JP2011151150A - 半導体集積回路 - Google Patents

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Abstract

【課題】ビット線フックアップ回路における配線層間の耐圧を保障できる半導体集積回路を提供する。
【解決手段】順次配置された第１〜第４のビット線を有するメモリセルアレイ１１と、メモリセルアレイ１１の一端側に配置され、第１，第３のビット線に電気的に接続された第１センス回路１２−１と、メモリセルアレイ１１の他端側に配置され、第２，第４のビット線に電気的に接続された第２センス回路と、メモリセルアレイ１１と第１センス回路１２−１との間に配置され、電流通路の一端が第１のビット線に接続され、他端が第１センス回路１２−１に接続される転送トランジスタＴＦ０を含む第１フックアップ領域１３−１と、第１フックアップ領域１３−１と第１センス回路１２−１との間に配置され、電流通路の一端が第３のビット線に接続され、他端が第１センス回路１２−１に接続される転送トランジスタＴＦ１を含む第２フックアップ領域１３−２とを具備する。
【選択図】図４

Description

本発明は、半導体集積回路に関し、例えばＮＡＮＤ型フラッシュメモリにおけるビット線フックアップ回路に関するものである。
近年、主記憶メモリとしてＮＡＮＤ型フラッシュメモリを使用した電子機器が数多く製品化されている。一方、電子機器の多機能化に伴い、ＮＡＮＤ型フラッシュメモリの記憶容量の大容量化が課題となっている（例えば、特許文献１参照）。
記憶容量の大容量化を図るに当たり、チップレイアウトは非常に重要である。例えば、メモリセルの微細化が顕著に進行しているが、導電線の断線、短絡などの問題を解消し、信頼性の向上を図るためには、導電線の形状やコンタクトホールに関しては、フォトリソグラフィの難易度と導電線間の耐圧を考慮してそのサイズやピッチを決定しなければならない。
特に、ビット線については、ライン＆スペースのパターンにより最小加工寸法で形成したとしても、ビット線フックアップ回路と呼ばれるスイッチ素子とビット線を接続するためには、導電線を曲げて接続するなど、レイアウト等を十分に工夫する必要がある。例えば、フォトリソグラフィの観点からは補償するランダムパターンの増加を抑制する必要があり、さらに配線ピッチの縮小の観点からは導電線の耐圧を保障する必要がある。
従って、ビット線フックアップ回路におけるレイアウトの検討は、フォトリソグラフィのマージン確保、配線層間の耐圧保障、チップサイズの縮小、さらには、記憶容量の大容量化にとって必須である。
しかし、微細化が進行すると、従来のビット線フックアップ回路の構成では、以下のような問題が生じている。
例えば、ＮＡＮＤ型フラッシュメモリの場合、データ消去動作時に、ビット線フックアップ回路における配線層間の電位差が２０Ｖ以上になり、配線層間にリーク電流が発生する。そのため、配線層の耐圧を保障することができない。
特に、ビット線フックアップ回路中の配線層では、センス回路に近いものほど混みあっているため、耐圧スペックを満たす距離を確保しつつ、マージンを確保することが困難となる。
前述したように、従来の半導体集積回路では、微細化が進行すると、ビット線フックアップ回路における配線層間の耐圧を保障できない、またフォトリソグラフィのマージンを確保できないという問題があった。
特開２００９−１４１２２２号公報
本発明は、ビット線フックアップ回路における配線層間の耐圧を保障でき、さらにフォトリソグラフィのマージンを確保することができる半導体集積回路を提供する。
本発明の一実施態様の半導体集積回路は、隣接して順次配置された第１、第２、第３、第４のビット線を含む複数のビット線と複数のワード線との交点にマトリクス状に配置された複数のメモリセルを有するメモリセルアレイと、前記メモリセルアレイの一端側に配置され、前記第１、第３のビット線に電気的に接続され、前記メモリセルのデータを読み出す第１センス回路と、前記メモリセルアレイの他端側に配置され、前記第２、第４のビット線に電気的に接続され、前記メモリセルのデータを読み出す第２センス回路と、前記メモリセルアレイと前記第１センス回路との間に配置され、電流通路の一端が前記第１のビット線に接続され、前記電流通路の他端が前記第１センス回路に電気的に接続される第１転送トランジスタが配置される第１フックアップ領域と、第１フックアップ領域と前記第１センス回路との間に配置され、電流通路の一端が前記第３のビット線に接続され、前記電流通路の他端が前記第１センス回路に電気的に接続される第２転送トランジスタが配置される第２フックアップ領域とを具備することを特徴とする。
本発明によれば、ビット線フックアップ回路における配線層間の耐圧を保障でき、さらにフォトリソグラフィのマージンを確保することができる半導体集積回路を提供できる。
第１実施形態の半導体集積回路の主要な構成を示すブロック図である。 第１実施形態の半導体集積回路におけるブロックの構成を示す回路図である。 第１実施形態の半導体集積回路におけるメモリセルアレイ、センス回路、及びビット線フックアップ回路のレイアウトを示す概略図である。 第１実施形態の半導体集積回路における第１、第２フックアップ領域内のレイアウトと回路構成を示す回路図である。 第１実施形態の半導体集積回路におけるフックアップ領域のレイアウト図である。 第１実施形態の半導体集積回路におけるフックアップ領域のレイアウト図である。 第１実施形態の半導体集積回路におけるフックアップ領域のレイアウト図である。 第１実施形態の半導体集積回路におけるフックアップ領域のレイアウト図である。 第１実施形態の半導体集積回路におけるフックアップ領域のレイアウト図である。 第１実施形態の半導体集積回路におけるフックアップ領域の断面図である。 第１実施形態の半導体集積回路におけるフックアップ領域の断面図である。 第１実施形態の半導体集積回路における消去動作時のビット線フックアップ回路のタイミングチャートである。 第２実施形態の半導体集積回路におけるメモリセルアレイ、センス回路、及びビット線フックアップ回路のレイアウトを示す概略図である。 第２実施形態におけるビット線フックアップ回路の構成を示す回路図である。 第２実施形態の変形例の半導体集積回路におけるメモリセルアレイ、センス回路、及びビット線フックアップ回路のレイアウトを示す概略図である。 第２実施形態の変形例におけるビット線フックアップ回路の構成を示す回路図である。 比較例の半導体集積回路におけるレイアウトを示す概略図である。 比較例の半導体集積回路におけるフックアップ領域の回路図である。 比較例の半導体集積回路におけるフックアップ領域のレイアウト図である。 比較例の半導体集積回路におけるフックアップ領域のレイアウト図である。
以下、図面を参照して本発明の実施形態の半導体集積回路について説明する。ここでは、半導体集積回路として、ＮＡＮＤ型フラッシュメモリを例に取る。説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
［１］第１実施形態
本発明の第１実施形態のＮＡＮＤ型フラッシュメモリについて説明する。
［１−１］ＮＡＮＤ型フラッシュメモリの全体構成例
図１は、第１実施形態のＮＡＮＤ型フラッシュメモリの主要な構成を示すブロック図である。
図示するように、本実施形態のＮＡＮＤ型フラッシュメモリは、メモリセルアレイ１１、センス回路１２、ビット線フックアップ回路１３、入出力(Ｉ／Ｏ)回路１４、カラムデコーダ１５、アドレスバッファ１６、ローデコーダ１７、ドライバ回路１８、電圧制御回路１９、基板電位制御回路２０、及び電圧発生回路２１を備えている。
メモリセルアレイ１１は、複数のブロックＢＬＫ０，ＢＬＫ１，…，ＢＬＫｊから構成される。複数のブロックＢＬＫ０，ＢＬＫ１，…，ＢＬＫｊの各々は、複数のメモリセルユニットを有する。複数のメモリセルユニットの各々は、直列接続された複数のメモリセルからなるＮＡＮＤストリングで構成され、その両端に１つずつ接続される２つのセレクトゲートトランジスタにより選択される。
センス回路１２は、メモリセルアレイ１１中のメモリセルからのデータを読み出す。また、図示しないが、センス回路１２は、データラッチ回路を有している。データラッチ回路は、読み出し／書き込み時にデータを一時的にラッチする機能を有し、例えば、フリップフロップ回路等から構成される。
ビット線フックアップ回路１３は、メモリセルアレイ１１とセンス回路１２との間に配置され、Ｍ１配線層であるビット線を、Ｍ１配線層より下層のＭ０配線層である接続線に接続するための回路である。ここで、上記Ｍｎ（ｎ＝０，１，…）とは、ｎが大きいほど半導体基板側から上層に配置された配線層を表記するものである。
入出力回路１４は、データのインターフェイス回路として働く。
アドレスバッファ１６は、アドレス信号のインターフェイス回路として機能する。
カラムデコーダ１５及びローデコーダ１７は、アドレス信号に基づいてメモリセルアレイ１１内のメモリセルを選択する。
ドライバ回路（ワード線ドライバ）１８は、選択されたブロック（ＢＬＫ０，ＢＬＫ１，…，ＢＬＫｊ）内の選択されたワード線を駆動する。
制御回路１９は、例えば、基板電圧制御回路２０及び電圧発生回路２１の動作を制御する。
基板電圧制御回路２０は、半導体基板の電圧を制御する。具体的には、ｐ型半導体基板内に、ｎ型ウェル領域とｐ型ウェル領域からなるダブルウェル領域が形成され、メモリセルがｐ型ウェル領域内に形成される場合、ｐ型ウェル領域の電圧を動作モードに応じて制御する。例えば、基板電圧制御回路２０は、読み出し／書き込み時には、ｐ型ウェル領域を０Ｖに設定し、消去時には、ｐ型ウェル領域を１５Ｖ以上４０Ｖ以下の電圧に設定する。
電圧発生回路２１は、選択されたブロック内のワード線に与える電圧を発生する。例えば、読み出し時には、電圧発生回路２１は、読み出し電圧と中間電圧（読み出しパス電圧）を発生する。読み出し電圧は、選択されたブロック内の選択されたワード線に与え、中間電圧は、選択されたブロック内の非選択のワード線に与える。また、書き込み時には、電圧発生回路２１は、書き込み電圧と中間電圧（書込みパス電圧）を発生する。書き込み電圧は、選択されたブロック内の選択されたワード線に与え、中間電圧は、選択されたブロック内の非選択のワード線に与える。
［１−２］ブロックの構成例
次に、図２を用いて、第１実施形態におけるメモリセルアレイ１１内のブロック（ＢＬＫ０，ＢＬＫ１，…，ＢＬＫｊ）の構成例を説明する。この説明では、ブロックＢＬＫ０を一例に挙げて説明する。ここで、ＮＡＮＤ型フラッシュメモリの消去動作は、このブロック単位で一括して行われる。そのため、ブロックは、消去単位である。
ブロックＢＬＫ０は、ワード線方向に配置された複数のメモリセルユニットＭＵおよびメモリセルユニットＭＵを選択するセレクトゲートトランジスタＳ１，Ｓ２により構成される。
メモリセルユニットＭＵは、３２個のメモリセルトランジスタＭＴの電流通路が直列接続されたＮＡＮＤストリングから構成される。選択トランジスタＳ１の電流通路の一端は、メモリセルユニットＭＵの電流通路の一端に接続される。選択トランジスタＳ２の電流通路の一端は、メモリセルユニットＭＵの電流通路の他端に接続される。本例では、メモリセルユニットＭＵは、３２個のメモリセルＭＴから構成されるが、２つ以上のメモリセルから構成されていればよく、特に３２個に限定されるというものではない。
メモリセルトランジスタＭＴは、複数のビット線ＢＬ０〜ＢＬｎ−１と複数のワード線ＷＬ０〜ＷＬ３１との交差位置にマトリクス状に配置されている。メモリセルトランジスタＭＴのそれぞれは、半導体基板上に順次、トンネル絶縁膜、浮遊電極ＦＧ、ゲート間絶縁膜、および制御電極ＣＧが積層された構造である。
ワード線ＷＬ０〜ＷＬ３１ごとにページ（ＰＡＧＥ）が設けられる。ここで、ＮＡＮＤ型フラッシュメモリの読み出し動作および書き込み動作は、このページ（ＰＡＧＥ）単位で一括して行われる。そのため、ページは、読み出しおよび書き込み単位である。
選択トランジスタＳ１の電流通路の他端は、ソース線ＳＬに接続される。選択トランジスタＳ２の電流通路の他端は、ビット線ＢＬに接続される。
ワード線ＷＬ０〜ＷＬ３１は、ワード線方向に延び、ワード線方向の複数のメモリセルトランジスタＭＴの制御電極ＣＧに共通に接続される。セレクトゲート線ＳＧＳは、ワード線方向に延び、ワード線方向の複数の選択トランジスタＳ１のゲート電極に共通に接続される。セレクトゲート線ＳＧＤも、ワード線方向に延び、ワード線方向の複数の選択トランジスタＳ２のゲート電極に共通に接続される。
ビット線ＢＬ０〜ＢＬｎ−１は、ビット線方向に延び、ビット線フックアップ回路１３を介して、センス回路１２に接続され、メモリセルトランジスタＭＴのデータが読み出される。
［１−３］ビット線フックアップ回路の構成例
次に、第１実施形態のＮＡＮＤ型フラッシュメモリにおけるビット線フックアップ回路の構成について説明する。
図３は、第１実施形態のＮＡＮＤ型フラッシュメモリにおけるメモリセルアレイ、センス回路、及びビット線フックアップ回路のレイアウトを示す概略図である。
図示するように、メモリセルアレイ１１を挟むように、一端及び他端にそれぞれ第１センス回路１２−１及び第２センス回路１２−２が配置されている。メモリセルアレイ１１とセンス回路１２−１との間には、第１フックアップ領域１３−１、第２フックアップ領域１３−２が配置されている。メモリセルアレイ１１とセンス回路１２−２との間には、第３フックアップ領域１３−３、第４フックアップ領域１３−４が配置されている。
メモリセルアレイ１１のブロック内には、複数のビット線が配列されている。配列された複数のビット線は、１本置きに、センス回路１２−１とセンス回路１２−２に交互に接続されている。例えば、複数のビット線のうち、偶数番目のビット線はセンス回路１２−１に接続され、奇数番目のビット線はセンス回路１２−２に接続されている。
次に、メモリセルアレイ１１とセンス回路１２−１との間に配置される第１フックアップ領域１３−１、第２フックアップ領域１３−２について説明する。
図４は、第１実施形態における第１、第２フックアップ領域内のレイアウトと回路構成を示す回路図である。
ビット線フックアップ回路１３は、第１フックアップ領域１３−１、第２フックアップ領域１３−２、第１転送制御回路２２−１、及び第２転送制御回路２２−２から構成されている。
ブロック内に配列される複数のビット線は、前述したように、１本置きに、センス回路１２−１とセンス回路１２−２とに交互に接続されている。ここでは、センス回路１２−１に接続されるビット線を、ビット線ＢＬ０，ＢＬ１，ＢＬ２，ＢＬ３，…，ＢＬ７として説明する。
第１フックアップ領域１３−１は、４つの転送トランジスタＴＦ０，ＴＦ２，ＴＦ４，ＴＦ６を有している。転送トランジスタＴＦ０，ＴＦ２，ＴＦ４，ＴＦ６の各々は、ドレインがドレインコンタクトを介してビット線ＢＬ０，ＢＬ２，ＢＬ４，ＢＬ６にそれぞれ電気的に接続されている。これら転送トランジスタＴＦ０，ＴＦ２，ＴＦ４，ＴＦ６の各々のソースは、ソースコンタクトを介してセンス回路１２−１内のセンスアンプＳＡ０，ＳＡ２，ＳＡ４，ＳＡ６にそれぞれ電気的に接続されている。
第２フックアップ領域１３−２は、４つの転送トランジスタＴＦ１，ＴＦ３，ＴＦ５，ＴＦ７を有している。転送トランジスタＴＦ１，ＴＦ３，ＴＦ５，ＴＦ７の各々は、ドレインがドレインコンタクトを介してビット線ＢＬ１，ＢＬ３，ＢＬ５，ＢＬ７にそれぞれ電気的に接続されている。これら転送トランジスタＴＦ１，ＴＦ３，ＴＦ５，ＴＦ７の各々のソースは、ソースコンタクトを介してセンス回路１２−１内のセンスアンプＳＡ１，ＳＡ３，ＳＡ５，ＳＡ７にそれぞれに電気的に接続されている。
以下に、ビット線の接続を詳述する。
ビット線ＢＬ０は、第１フックアップ領域１３−１内の転送トランジスタＴＦ０を介して内部ビット線ＢＬＩ０に接続され、内部ビット線ＢＬＩ０はセンスアンプＳＡ０に接続されている。ビット線ＢＬ１は、第２フックアップ領域１３−２内の転送トランジスタＴＦ１を介して内部ビット線ＢＬＩ１に接続され、内部ビット線ＢＬＩ１はセンスアンプＳＡ１に接続されている。
ビット線ＢＬ２は、第１フックアップ領域１３−１内の転送トランジスタＴＦ２を介して内部ビット線ＢＬＩ２に接続され、内部ビット線ＢＬＩ２はセンスアンプＳＡ２に接続されている。ビット線ＢＬ３は、第２フックアップ領域１３−２内の転送トランジスタＴＦ３を介して内部ビット線ＢＬＩ３に接続され、内部ビット線ＢＬＩ３はセンスアンプＳＡ３に接続されている。
ビット線ＢＬ４は、第１フックアップ領域１３−１内の転送トランジスタＴＦ４を介して内部ビット線ＢＬＩ４に接続され、内部ビット線ＢＬＩ４はセンスアンプＳＡ４に接続されている。ビット線ＢＬ５は、第２フックアップ領域１３−２内の転送トランジスタＴＦ５を介して内部ビット線ＢＬＩ５に接続され、内部ビット線ＢＬＩ５はセンスアンプＳＡ５に接続されている。
さらに、ビット線ＢＬ６は、第１フックアップ領域１３−１内の転送トランジスタＴＦ６を介して内部ビット線ＢＬＩ６に接続され、内部ビット線ＢＬＩ６はセンスアンプＳＡ６に接続されている。ビット線ＢＬ７は、第２フックアップ領域１３−２内の転送トランジスタＴＦ７を介して内部ビット線ＢＬＩ７に接続され、内部ビット線ＢＬＩ７はセンスアンプＳＡ７に接続されている。
また、第１フックアップ領域１３−１には、第１転送制御回路２２−１が設けられている。第１転送制御回路２２−１は複数の制御線ＢＬＳを有し、制御線ＢＬＳの各々は転送トランジスタＴＦ０，ＴＦ２，ＴＦ４，ＴＦ６のゲートにそれぞれ接続されている。
第１転送制御回路２２−１は、転送トランジスタＴＦ０，ＴＦ２，ＴＦ４，ＴＦ６のゲートに接続された制御線ＢＬＳに与える電圧を制御することにより、転送トランジスタＴＦ０，ＴＦ２，ＴＦ４，ＴＦ６の導通状態を制御する。例えば、制御線ＢＬＳには、データ消去動作の際、基準電位、例えば接地電圧Ｖssが与えられる。
第２フックアップ領域１３−２には、第２転送制御回路２２−２が設けられている。第２転送制御回路２２−２は複数の制御線ＢＬＳを有し、制御線ＢＬＳの各々は転送トランジスタＴＦ１，ＴＦ３，ＴＦ５，ＴＦ７のゲートにそれぞれ接続されている。
第２転送制御回路２２−２は、転送トランジスタＴＦ１，ＴＦ３，ＴＦ５，ＴＦ７のゲートに接続された制御線ＢＬＳに与える電圧を制御することにより、転送トランジスタＴＦ１，ＴＦ３，ＴＦ５，ＴＦ７の導通状態を制御する。例えば、制御線ＢＬＳには、データ消去動作の際、接地電圧Ｖssが与えられる。
次に、図５〜図１１を用いて、ビット線フックアップ回路のレイアウトとその断面構造について説明する。
図５〜図９は、第１実施形態におけるフックアップ領域のレイアウト図であり、図１０及び図１１はフックアップ領域の断面図である。
まず、図５〜図９及び図１０を用いて、ビット線ＢＬ０のレイアウト及び配線方向（Ａ−Ａ線）の断面構造を述べる。以下、ＧＣ配線層は、転送トランジスタのゲート電極（制御線ＢＬＳ）と同じ配線層によって形成される配線である。Ｍ０配線層は、ＧＣ配線層上に層間絶縁膜を介して形成される１層目の配線層である。Ｍ１配線層は、Ｍ０配線層上に層間絶縁膜を介して形成される２層目の配線層である。ＧＣ配線層は転送トランジスタのゲート電極の配線層を用いて形成されるため、ＧＣ配線層として新たな配線層を設ける必要はない。
図１０に示すように、ビット線ＢＬ０であるＭ１配線層１ａは、コンタクトプラグＶ１によりＭ０配線層２ａに接続されている。Ｍ０配線層２ａは、コンタクトプラグＶ２によりＧＣ配線層３ａに接続されている。さらに、ＧＣ配線層３ａは、コンタクトプラグＶ３によりＭ０配線層２ｂに接続されている。ここまでの断面構造に対応するレイアウトを図５に示す。なお、ＧＣ配線層は、ゲート電極層であるが、ここでは配線として使用している。
Ｍ０配線層２ｂは、コンタクトプラグＣＳ１により第１フックアップ領域１３−１内の転送トランジスタＴＦ０のドレインＤに接続される。転送トランジスタＴＦ０のソースＳは、コンタクトプラグＣＳ２により内部ビット線ＢＬＩ０であるＭ０配線層２ｃに接続されている。なお、ＧＣ配線層３ｂは、転送トランジスタＴＦ０のゲート電極である。ここまでの断面構造に対応するレイアウトを図６に示す。
Ｍ０配線層２ｃは、コンタクトプラグＶ４によりＧＣ配線層３ｃに接続されている。ここまでの断面構造に対応するレイアウトを図７に示す。
ＧＣ配線層３ｃは、コンタクトプラグＶ５によりＭ０配線層２ｄに接続されている。Ｍ０配線層２ｄは、コンタクトプラグＶ６によりＭ１配線層１ｂに接続されている。ここまでの断面構造に対応するレイアウトを図８、図９に示す。さらに、Ｍ１配線層１ｂはセンス回路１２−１に接続される。
また、図５〜図９及び図１１を用いて、ビット線ＢＬ１のレイアウト及び配線方向（Ｂ−Ｂ線）の断面構造を述べる。
図１１に示すように、ビット線ＢＬ１であるＭ１配線層４ａは、コンタクトプラグＶ７によりＭ０配線層５ａに接続されている。Ｍ０配線層５ａは、コンタクトプラグＶ８によりＭ１配線層４ｂに戻され接続される。ここまでの断面構造に対応するレイアウトを図５、図６に示す。
Ｍ１配線層４ｂは、コンタクトプラグＶ９によりＭ０配線層５ｂに接続されている。ここまでの断面構造に対応するレイアウトを図７、図８に示す。
Ｍ０配線層５ｂは、コンタクトプラグＣＳ３により第２フックアップ領域１３−２内の転送トランジスタＴＦ１のドレインＤに接続される。転送トランジスタＴＦ１のソースＳは、コンタクトプラグＣＳ４によりＭ０配線層５ｃに接続されている。ＧＣ配線層６ａは、転送トランジスタＴＦ１のゲート電極である。この断面構造に対応するレイアウトを図９に示す。さらに、Ｍ０配線層５ｃはセンス回路１２−１に接続される。
前述したように、メモリセルアレイ１１の両側にセンス回路１２−１，１２−２をそれぞれ配置しているため、ビット線は両側のセンス回路１２−１，１２−２に交互に引き出される。
図５に示したように、Ｍ１配線層１ａを下層のＭ０配線層２ａに接続するために、コンタクトプラグＶ１が用いられ、Ｍ１配線層４ａを下層のＭ０配線層５ａに接続するために、コンタクトプラグＶ７が用いられている。
さらに、Ｍ０配線層２ａはコンタクトプラグＶ２によりＧＣ配線層３ａに接続される。Ｍ０配線層２ａの長辺方向の長さは、コンタクトプラグＶ１，Ｖ２をコンタクトするために必要な領域で決まるため、長さはそれほど必要なく島状の形状になる。Ｍ０配線層２ａから物理的にショートしないスペースを確保して、Ｍ０配線層５ａを配置する。
このＭ０配線層５ａにＭ１配線層（ビット線ＢＬ１）４ａを接続するコンタクトプラグＶ７は、コンタクトプラグＶ１と“４Ｆ”離れた位置に配置する。“Ｆ”はライン＆スペースが配列されるピッチのハーフピッチであり、最小加工寸法を示す。ここでは、“Ｆ”はビット線が配列されるピッチのハーフピッチを表す。
これにより、“２Ｆ”ピッチで配列されたビット線ＢＬから引き出したＭ０配線層、コンタクトプラグ、及びＧＣ配線層のピッチを“８Ｆ”ピッチにまで緩和することが可能になる。
ビット線ＢＬは、ＮＡＮＤ型フラッシュメモリのチップ内で最小加工寸法を使用するセルアレイ１１内に形成されるため、フォトリソグラフィ及び加工の面では難易度が高い。メモリセルアレイ以外では、配線ピッチ、配線寸法、またはコンタクトプラグの径、コンタクトプラグのピッチを緩和したレイアウトが望ましく、厳しいレイアウトは配線のショート、オープンまたはコンタクトホールの未開口を引き起こし易くなり、歩留まり低下を招くリスクが考えられる。本実施形態では、フォトリソグラフィ及び加工の難易度を下げて歩留まり低下を抑えることが可能である。
また、図６に示したように、ビット線ＢＬ１の電位が印加されたＭ１配線層４ｂは、図６に示す領域では通過配線である。また、ゲート電極であるＧＣ配線層３ｂが活性領域７を通過することにより、ｎチャネルＭＯＳ電界効果トランジスタからなる転送トランジスタＴＦ０が構成されている。
ビット線ＢＬ０の電位が印加されたＭ０配線層２ｂは、コンタクトプラグＣＳ１により転送トランジスタＴＦ０のドレインＤに接続される。転送トランジスタＴＦ０のソースＳは、コンタクトプラグＣＳ２によりＭ０配線層２ｃに接続される。ビット線ＢＬ０は、転送トランジスタＴＦ０を通過して内部ビット線ＢＬＩ０に接続される。
ＮＡＮＤ型フラッシュメモリの消去動作時に、ビット線ＢＬは２５Ｖ程度まで昇圧されるが、転送トランジスタがオフしているため、ビット線ＢＬと内部ビット線ＢＬＩは電気的に切り離される。このときの内部ビット線ＢＬＩの電位は、電源電圧Ｖdd（例えば、３Ｖ）程度である。
領域Ｃ１では、従来、ビット線ＢＬのＭ０配線層と内部ビット線ＢＬＩのＭ０配線層が対向する領域が出現していた。この場合、消去動作時における、ビット線ＢＬのＭ０配線層と内部ビット線ＢＬＩのＭ０配線層との電位差は２５Ｖ−３Ｖ＝２２Ｖであり、ショートや断線などの信頼性問題を起こす可能性があった。
これを防ぐためには、高電圧差がかかる配線間距離を離すことが有効である。そこで、本実施形態では、１本置きに引き出すことで“４Ｆ”ピッチとしたビット線を、さらに図６に示したように、Ｍ０配線層２ｃとＭ１配線層４ｂに割り振ることによって、“８Ｆ”ピッチとすることにより、高電圧差が生じるＭ０配線層間の距離を確保する。これは、メモリセルアレイが微細化されて、ビット線などの配線間距離が確保できない場合に非常に有効である。
また、図７では、Ｍ０配線層２ｃは全て内部ビット線ＢＬＩに変換されている。ビット線の半数のＭ０配線層２ｃは、コンタクトプラグＶ４によりＧＣ配線層３ｃに接続される。
図５において、Ｍ１配線層４ｂに接続したビット線を、図７に示すように、コンタクトプラグＶ９によりＭ０配線層５ｂに接続する。ビット線の残りの半数、例えばビット線ＢＬ２のＭ０配線層２ｃは、コンタクトプラグＶ１０によりＭ１配線層１ｃに接続される。この領域では、内部ビット線ＢＬＩをＭ０配線層２ｃからＭ１配線層１ｃに上げて、さらにビット線ＢＬをＭ１配線層４ｂからＭ０配線層５ｂに下げることを行う。
ＧＣ配線層３ｃを使用する目的は、この領域でのＭ０配線層の出現を減らすためであり、これにより領域Ｃ２に示すように、ビット線ＢＬと内部ビット線ＢＬＩ間の高電圧差を緩和する距離を確保することができる。
また図８は、レイアウトの一方が図７に接し、他方が図６と同様な図９に示したトランジスタ配列領域に接するレイアウト図である。ビット線ＢＬＩのＧＣ配線層３ｃは、ビット線ＢＬのＭ０配線層５ｂを回避してコンタクトプラグＶ５、Ｍ０配線層２ｄ、コンタクトプラグＶ６を介して、Ｍ１配線層１ｂに接続される。
この領域では、図７においてＧＣ配線層に接続した内部ビット線ＢＬＩをＭ１配線層に上げることを行い、ビット線ＢＬのＭ０配線層と内部ビット線ＢＬＩのＭ０配線層の距離を考慮してレイアウトされる。
ビット線ＢＬのＭ０配線層５ｂは、図６と同じレイアウトである図９に接続され、転送トランジスタを介して内部ビット線ＢＬＩのＭ０配線層５ｃに変換される。さらに、Ｍ０配線層５ｃは、低電圧駆動のセンス回路１２−１に接続される。
以上述べたように、ビット線ＢＬと内部ビット線ＢＬＩとの間には、消去動作時に高電圧差が生じてしまう。電圧関係の緩和ができない場合、ビット線ＢＬと内部ビット線ＢＬＩとの距離を離す必要があるが、微細化により適切な距離を確保するのが難しく、特にＭ０配線層において配線間の距離を確保するのが厳しい。そこで、本実施形態では、図５〜図９に示したレイアウトのようにＭ０配線層の出現する頻度を減らすことにより、高電圧差が生じるＭ０配線間の距離を確保することが可能である。
［１−４］データ消去動作
次に、図１２を用いて、第１実施形態のＮＡＮＤ型フラッシュメモリにおける消去動作について説明する。
図１２は、第１実施形態のＮＡＮＤ型フラッシュメモリにおける消去動作時のビット線フックアップ回路のタイミングチャートである。
図示するように、まず、消去動作に入るため、メモリセルアレイ１１のウェル電位CPWELLが、接地電圧Ｖssから消去電圧Ｖera（例えば、２５Ｖ程度）まで昇圧する。
この際、ビット線ＢＬ０〜ＢＬｎは、ウェル電位CPWLLに追随して、消去電圧程度〜Ｖeraのレベルまで充電される。一方、センス回路１２側の内部ビット線ＢＬＩ０〜ＢＬＩｎは、制御線ＢＬＳが接地電圧Ｖssであるため、メモリセルアレイ１１側のビット線ＢＬ０〜ＢＬｎと電気的に切り離されている。このため、内部ビット線ＢＬＩ０〜ＢＬＩｎの電圧は、電源電圧Ｖdd（例えば、３Ｖ）に維持される。
したがって、メモリセルアレイ１１側のビット線ＢＬ０〜ＢＬｎとセンス回路１２側の内部ビット線ＢＬＩ０〜ＢＬＩｎとの間には、２２Ｖ程度の電位差が生じる。
［１−５］効果
本実施形態によれば、複数のビット線をメモリセルアレイの両側に交互に引き出すことにより、ビット線（特に、Ｍ０配線層）形成時のフォトリソグラフィのマージンを稼ぎつつ、さらに配線間の耐圧を緩和するために、ビット線からセンス回路までの配線層を３つの配線層（Ｍ１配線層、Ｍ０配線層、ＧＣ配線層）用いて形成する。これにより、Ｍ０配線層の出現頻度を下げて、高電圧のビット線ノードと転送トランジスタを通過した低電圧の内部ビット線ノードとが対向する距離、すなわちビット線ノードと内部ビット線ノード間の距離を耐圧スペックが満たせる距離まで離すことができる。
また、Ｍ０配線層、Ｍ１配線層に加えて、ゲート電極層と同一の層及び材料からなるＧＣ配線層を使用することにより、工程を増やすことなく、ビット線フックアップ回路におけるビット線を３層の配線層にて形成できる。
また、メモリセルアレイの両側にセンス回路を設け、偶数番目のビット線を一端側のセンス回路に接続し、奇数番目のビット線を他端側のセンス回路に接続することにより、ビット線フックアップ領域に配置されるビット線間のピッチを緩和することができる。
また、ビット線フックアップ領域におけるビット線の配列ピッチを“４Ｆ”の一定に保持し、パターンの配列周期性を保つことにより、フォトリソグラフィ及び加工のマージンを増大することができる。
また、本実施形態では、半導体基板の平面方向に配列されたビット線を、層方向に配分することで高電位と低電位の配線が最小スペースで対向しない配線レイアウトを実現している。また、配線の配列周期性を崩さず、フォトリソグラフィのマージンを削ることなく、配線の短絡及び断線の問題を防止し、記憶素子の大容量化と高信頼性を両立する半導体記憶装置を実現できる。
以上説明したように本実施形態によれば、ビット線フックアップ回路における配線層間の耐圧を保障でき、さらにフォトリソグラフィのマージンを確保することができる半導体集積回路を提供できる。
［２］第２実施形態
本発明の第２実施形態のＮＡＮＤ型フラッシュメモリについて説明する。第２実施形態は、ビット線フックアップ回路内のビット線の一部に転送トランジスタをシリーズに配置したものである。第２実施形態では、全体構成やブロック構成等の第１実施形態と重複する部分の記載は省略する。
［２−１］ビット線フックアップ回路の構成例
以下に、図１３及び図１４を用いて、メモリセルアレイ１１とセンス回路１２−１との間に配置されるビット線フックアップ回路１３について説明する。
図１３は、第２実施形態のＮＡＮＤ型フラッシュメモリにおけるメモリセルアレイ、センス回路、及びビット線フックアップ回路のレイアウトを示す概略図である。図１４は、第２実施形態におけるビット線フックアップ回路の構成を示す回路図である。
ビット線フックアップ回路１３は、第１フックアップ領域１３−１、第２フックアップ領域１３−２、第１転送制御回路２２−１、及び第２転送制御回路２２−２から構成されている。ここでは、ビット線ＢＬ０〜ＢＬ３のレイアウト及び回路構成を述べる。ビット線ＢＬ４以降のレイアウト及び回路構成は、ビット線ＢＬ０〜ＢＬ３の繰り返しであるため、記載を省略する。
第１フックアップ領域１３−１は転送トランジスタＴＦＸ０を有し、第２フックアップ領域１３−２は４つの転送トランジスタＴＦ０〜ＴＦ３を有している。
Ｍ１配線層のビット線ＢＬ０は、コンタクトプラグＶ１、Ｍ０配線層、コンタクトプラグＣＳ１を介して転送トランジスタＴＦＸ０のドレインに接続される。転送トランジスタＴＦＸ０のソースは、コンタクトプラグＣＳ２、Ｍ０配線層、コンタクトプラグＶ１を介してＭ１配線層に接続される。
このＭ１配線層は、コンタクトプラグＶ１、Ｍ０配線層、コンタクトプラグＣＳ１を介して転送トランジスタＴＦ０のドレインに接続される。転送トランジスタＴＦ０のソースは、コンタクトプラグＣＳ２を介してＭ０配線層の内部ビット線ＢＬＩ０に接続される。さらに、内部ビット線ＢＬＩ０は、センス回路１２−１内のセンスアンプＳＡ０に接続されている。
Ｍ１配線層のビット線ＢＬ１〜ＢＬ３は、コンタクトプラグＶ１、Ｍ０配線層、コンタクトプラグＶ１を介してＭ１配線層に接続される。このＭ１配線層は、コンタクトプラグＶ１、Ｍ０配線層、コンタクトプラグＣＳ１を介して転送トランジスタＴＦ１〜ＴＦ３のドレインにそれぞれ接続される。転送トランジスタＴＦ１〜ＴＦ３のソースは、コンタクトプラグＣＳ２を介してＭ０配線層の内部ビット線ＢＬＩ１〜ＢＬＩ３にそれぞれ接続される。さらに、内部ビット線ＢＬＩ１〜ＢＬＩ３は、センス回路１２−１内のセンスアンプＳＡ１〜ＳＡ３にそれぞれ接続されている。
第１転送制御回路２２−１は制御線ＢＬＳＸを有し、制御線ＢＬＳＸは転送トランジスタＴＦＸ０のゲートに接続されている。第１転送制御回路２２−１は、転送トランジスタＴＦＸ０のゲートに接続された制御線ＢＬＳＸに与える電圧を制御することにより、転送トランジスタＴＦＸ０の導通状態を制御する。例えば、制御線ＢＬＳＸには、データ消去動作の際、ビット線の転送出力線ＢＬＸ０を、ビット線電圧が２０Ｖ程度ならば半分の１０Ｖ程度で出力するような電圧、すなわち消去電圧Ｖeraの半分の電圧と閾値電圧Ｖthとの和（(〜Ｖera／２)＋Ｖth）が与えられる。
第２転送制御回路２２−２は制御線ＢＬＳを有し、制御線ＢＬＳは転送トランジスタＴＦ１〜ＴＦ３のゲートにそれぞれ接続されている。第２転送制御回路２２−２は、転送トランジスタＴＦ１〜ＴＦ３のゲートに接続された制御線ＢＬＳに与える電圧を制御することにより、転送トランジスタＴＦ１〜ＴＦ３の導通状態を制御する。例えば、制御線ＢＬＳには、データ消去動作の際、基準電圧、例えば接地電圧Ｖssが与えられる。
前記のように、第１、第２フックアップ領域１３−１、１３−２において、転送トランジスタＴＦＸ０、ＴＦ０がビット線方向に直列に接続されている。このため、ビット線ＢＬの配線の周期性を崩すことがなく、フォトリソグラフィのマージンを削ることがないため、配線の短絡、断線等を防止できる点で有利である。
また、第１、第２フックアップ領域１３−１、１３−２に配置されるＭ１配線層であるビット線ＢＬ０〜ＢＬ３は、共通に同一ピッチで配列される。このため、ランダムパターンを低減して、フォトリソグフィのマージンを増大することができる。
なお、本実施形態の第１フックアップ領域１３−１では、センス回路１２から近い位置に転送トランジスタを有するビット線ＢＬ０に、転送トランジスタＴＦＸ０を配置した例を示した。これは、センス回路１２−１から近い第２フックアップ領域１３−２のトランジスタ群のＭ０配線層が込み合うため、配線間距離を確保し、耐圧の信頼性を向上するためである。しかし、これに限らず、第１フックアップ領域１３−１には、ビット線ＢＬ１〜ＢＬ３に転送トランジスタをさらに配置しても良い。
［２−２］ビット線フックアップ回路の変形例
次に、第２実施形態の変形例について説明する。この変形例では、ビット線フックアップ回路の構成のみが第２実施形態と異なり、その他の構成は第２実施形態と同様である。
第２実施形態は第１フックアップ領域と第２フックアップ領域を有していたが、この変形例は、第２フックアップ領域を２つの領域に分けて、３つのフックアップ領域を備えている。
図１５は、第２実施形態の変形例のＮＡＮＤ型フラッシュメモリにおけるメモリセルアレイ、センス回路、及びビット線フックアップ回路のレイアウトを示す概略図である。図１６は、第２実施形態の変形例におけるビット線フックアップ回路の構成を示す回路図である。
ビット線フックアップ回路１３は、第１フックアップ領域１３−１、第２フックアップ領域１３−２、第３フックアップ領域１３−３、第１転送制御回路２２−１、第２転送制御回路２２−２、及び第３転送制御回路２２−３から構成されている。ここでも、ビット線ＢＬ０〜ＢＬ３のレイアウト及び回路構成を述べる。ビット線ＢＬ４以降のレイアウト及び回路構成は、ビット線ＢＬ０〜ＢＬ３の繰り返しである。
第１フックアップ領域１３−１は転送トランジスタＴＦＸ０を有し、第２フックアップ領域１３−２は２つの転送トランジスタＴＦ０，ＴＦ１を有し、第３フックアップ領域１３−３は２つの転送トランジスタＴＦ２，ＴＦ３を有している。
Ｍ１配線層のビット線ＢＬ０は、コンタクトプラグＶ１、Ｍ０配線層、コンタクトプラグＣＳ１を介して転送トランジスタＴＦＸ０のドレインに接続される。転送トランジスタＴＦＸ０のソースは、コンタクトプラグＣＳ２、Ｍ０配線層、コンタクトプラグＶ１を介してＭ１配線層に接続される。
このＭ１配線層は、コンタクトプラグＶ１、Ｍ０配線層、コンタクトプラグＣＳ１を介して転送トランジスタＴＦ０のドレインに接続される。転送トランジスタＴＦ０のソースは、コンタクトプラグＣＳ２、Ｍ０配線層、コンタクトプラグＶ１を介してＭ１配線層に接続される。
このＭ１配線層は、コンタクトプラグＶ１、Ｍ０配線層、コンタクトプラグＶ１を介してまたＭ１配線層に接続され、さらにこのＭ１配線層はコンタクトプラグＶ１を介してＭ０配線層の内部ビット線ＢＬＩ０に接続される。さらに、内部ビット線ＢＬＩ０は、センス回路１２−１内のセンスアンプＳＡ０に接続されている。
Ｍ１配線層のビット線ＢＬ１は、コンタクトプラグＶ１、Ｍ０配線層、コンタクトプラグＶ１を介してＭ１配線層に接続される。このＭ１配線層は、コンタクトプラグＶ１、Ｍ０配線層、コンタクトプラグＣＳ１を介して転送トランジスタＴＦ１のドレインに接続される。転送トランジスタＴＦ１のソースは、コンタクトプラグＣＳ２、Ｍ０配線層、コンタクトプラグＶ１を介してＭ１配線層に接続される。
このＭ１配線層は、コンタクトプラグＶ１、Ｍ０配線層、コンタクトプラグＶ１を介してまたＭ１配線層に接続され、さらにこのＭ１配線層はコンタクトプラグＶ１を介してＭ０配線層の内部ビット線ＢＬＩ１に接続される。さらに、内部ビット線ＢＬＩ１は、センス回路１２−１内のセンスアンプＳＡ１に接続されている。
Ｍ１配線層のビット線ＢＬ２，ＢＬ３は、コンタクトプラグＶ１、Ｍ０配線層、コンタクトプラグＶ１を介してＭ１配線層に接続される。このＭ１配線層は、コンタクトプラグＶ１、Ｍ０配線層、コンタクトプラグＶ１を介してＭ１配線層に接続される。さらに、このＭ１配線層は、コンタクトプラグＶ１、Ｍ０配線層、コンタクトプラグＣＳ１を介して転送トランジスタＴＦ２，ＴＦ３のドレインにそれぞれ接続される。転送トランジスタＴＦ２，ＴＦ３のソースは、コンタクトプラグＣＳ２を介して、Ｍ０配線層の内部ビット線ＢＬＩ２，ＢＬＩ３にそれぞれ接続される。さらに、内部ビット線ＢＬＩ２，ＢＬＩ３は、センス回路１２−１内のセンスアンプＳＡ２，ＳＡ３にそれぞれ接続されている。
［２−３］データ消去動作
第２実施形態及びその変形例における消去動作は以下のようになる。
まず、消去動作に入るため、メモリセルアレイ１１のウェル電位CPWELLが、接地電圧Ｖssから消去電圧Ｖera（２５Ｖ程度）まで昇圧する。
この際、ビット線ＢＬ０〜ＢＬ３は、ウェル電位CPWLLに追随して、消去電圧程度〜Ｖeraのレベルまで充電される。一方、センス回路１２−１側の内部ビット線ＢＬＩ０〜ＢＬＩ３は、制御線ＢＬＳが接地電圧Ｖssのため、メモリセルアレイ１１側のビット線ＢＬ０〜ＢＬ３と電気的に切り離されている。
この際、制御線ＢＬＳＸに消去電圧Ｖeraの半分の電圧と閾値電圧Ｖthとの和（(Ｖera／２)+Ｖth）程度の電圧が印加されている。このため、第２，第３フックアップ領域１３−２，１３−３の転送ノードである配線ＢＬＸ０は、ビット線配線ＢＬ０と接続され、消去電圧Ｖeraの半分程度（〜Ｖera／２）の電圧レベルまでは充電される。
しかし、続いてビット線ＢＬ０〜ＢＬ３が、消去電圧Ｖeraの半分の電圧と閾値電圧Ｖthとの和（(Ｖera／２)+Ｖth）程度の電圧レベルを超えた時に、転送トランジスタＴＦＸ０がカットオフする。このため、配線ＢＬＸ０は、消去電圧Ｖeraの半分程度（〜Ｖera／２）の電圧レベルで充電終了する。
このように制御線ＢＬＳＸを、消去電圧Ｖeraの半分の電圧と閾値電圧Ｖthとの和（(Ｖera／２)+Ｖth）程度の電圧で制御することにより、転送出力線ＢＬＸ０を、消去電圧Ｖeraの半分程度（〜Ｖera／２）の電圧レベルに設定することができる。これにより、ワード線方向に隣接するビット線ＢＬＩ間の電位差を低減でき、耐圧を緩和することができる。
［２−４］効果
第２実施形態及びその変形例では、ビット線フックアップ回路にビット線電圧を降圧させる転送トランジスタを配置し、中間電位のノードを設けて、配線間に高電位ノードと低電位ノードが最小加工寸法で対向しないレイアウトを形成できる。さらに、配線レイアウトの周期性を保つことにより、フォトリソグラフィのマージンを確保することができる。
換言すると、ビット線フックアップ領域内のビット線の一部に転送出力を中間電位で出力する転送トランジスタを直列に接続することにより、高電位と低電位のビット線が最小加工寸法で対向しない配線レイアウトを形成できる。さらに、直列に転送トランジスタを設けることにより、配線の配列周期性を崩すことなく、配線の短絡、断線が発生するのを防止できる。これにより、記憶素子の大容量化と高信頼性を両立する半導体記憶装置を実現できる。
以上説明したように本実施形態によれば、ビット線フックアップ回路における配線層間の耐圧を保障でき、さらにフォトリソグラフィのマージンを確保することができる半導体集積回路を提供できる。
［比較例］
次に、前記実施形態のＮＡＮＤ型フラッシュメモリと比較するために、比較例に係るＮＡＮＤ型フラッシュメモリについて、図１７乃至図２０を用いて説明する。この説明において、前記実施形態と重複する部分の詳細な説明は省略する。
＜等価回路構成例＞
図１７に示すように、セルアレイ１１１の上下に、それぞれセンス回路１１２−１、１１２−２、ビット線フックアップ領域１１０−１、１１０−２が配置されている。このように、比較例に係る構成は、ビット線１本置きに上下のフックアップ領域が接続される一例である。
図１８に示すように、ビット線ＢＬ０〜ＢＬ８は、例えば、メタル配線で形成されている。この配線層を、上記と同様に仮にＭ１配線層と称する。コンタクトプラグＶ１は、Ｍ１配線層と下層のＭ０配線層を接続する。
下部フックアップ領域１１０−１は、Ｍ１配線層であるビット線を、下層のＭ０配線層に繋ぐ領域である。ソースコンタクトＣＳは、ビット線のＭ０配線層をソース拡散層に接続する。ドレインコンタクトＣＤはドレイン側の拡散層をＭ０配線層と接続する。
下部フックアップ領域１１０−１には、ビット線とセンス回路１１２−１のスイッチングをコントロールする転送トランジスタＮ０、Ｎ１、…、Ｎ７が存在する。
＜平面レイアウト構成例＞
次に、比較例に係る平面レイアウト構成例について、図１９、図２０を用いて説明する。
図１９に示すように、Ｍ１配線層は、ラインとスペースが同じ間隔で配置される。この単位を仮に“Ｆ”（Ｆは最小加工寸法）とすると、ピッチは２Ｆとなる。但し、ここでは、トランジスタ群等の図示を省略している。
Ｍ０配線層は、上下にビット線を引き出しているので、ワード線方向に隣接する距離は“４Ｆ”となる。コンタクトプラグＶ１は、隣接するビット線との合わせズレを考えれば、“１Ｆ”幅で形成されることが望ましい。Ｍ０配線層であるダミー配線ＤＭ０は、Ｍ０配線層の周期性を保つために配置されるものであるが、このレイアウトはシミュレーションや実験で決められる。
図２０では、Ｍ１配線層は省略しており、破線で示すように、第１段目〜第４段目の転送トランジスタ群が配置されている。ここでは、４本ビット線を繰り返し単位としている例である。ここで、第４段目の転送トランジスタ群（Ｎ３，Ｎ７）がメモリセルアレイ１１１に一番近く、第１段目の転送トランジスタ群（Ｎ０，Ｎ４）がセンス回路１１２に一番近い構成となる。
このようなレイアウト構成において、大容量化による微細化が進むと、Ｍ１配線層であるビット線のラインとスペースの“Ｆ”は限界の値に近づく。そのため、前世代では許されていたＭ０配線層のランダムパターンであっても、ピッチが縮小されリソグラフィのマージンを確保するためには“Ｆ”の周期性が求められる。
また、微細化が進んだ前記世代では、配線間距離が縮小されるが、配線の電圧関係は前世代と同じであるために、配線間耐圧による配線間リーク電流も悪化してメモリチップの信頼性を確保できなくなる。ＮＡＮＤ型フラッシュメモリの場合、メモリセルの消去動作時に、ビット線ＢＬｎと内部ビット線ＢＬＩｎの電位差が２０Ｖ以上になり、配線間リークでメモリチップとしての消費電力スペックを満たせず信頼性が保証できなくなる。
例えば、消去動作時に電位差が２０Ｖ以上になる配線間は、第１段目のトランジスタ群（Ｎ０，Ｎ４）においては、コンタクトプラグＶ１で接続されるビット線ＢＬ０のＭ０配線層とビット線ＢＬＩ１のＭ０配線層との間である。または、第２段目のトランジスタ群（Ｎ１，Ｎ５，…）においては、コンタクトプラグＶ１で接続されるビット線ＢＬ１のＭ０配線層とビット線ＢＬＩ２のＭ０配線層との間である。
一方、第３、第４段目のトランジスタ群（Ｎ２、Ｎ６）、（Ｎ３、Ｎ７）においては、第１、第２段目の上記トランジスタ群のＭ０配線層がなくなるため、“Ｆ”の周期性を崩さない範囲においてＭ０配線を曲げる等の配置により、配線間距離を確保することは可能である。
すなわち、フォトリソグラフィのマージンを確保するようなレイアウトでは、センス回路１１２に近くなるほど、Ｍ０配線層は混みあって耐圧スペックを満たす距離を確保できない。
以上、本発明は上記実施形態および比較例に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記実施形態および比較例には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば、各実施形態および比較例に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
１１…メモリセルアレイ、１２…センス回路、１２−１…第１センス回路、１２−２…第２センス回路、１３…ビット線フックアップ回路、１３−１…第１フックアップ領域、１３−２…第２フックアップ領域、１３−３…第３フックアップ領域、１３−４…第４フックアップ領域、 １４…入出力(Ｉ／Ｏ)回路、１５…カラムデコーダ、１６…アドレスバッファ、１７…ローデコーダ、１８…ドライバ回路、１９…電圧制御回路、２０…基板電位制御回路、２１…電圧発生回路、２２−１…第１転送制御回路、２２−２…第２転送制御回路、２２−３…第３転送制御回路。

Claims (5)

  1. 隣接して順次配置された第１、第２、第３、第４のビット線を含む複数のビット線と複数のワード線との交点にマトリクス状に配置された複数のメモリセルを有するメモリセルアレイと、
    前記メモリセルアレイの一端側に配置され、前記第１、第３のビット線に電気的に接続され、前記メモリセルのデータを読み出す第１センス回路と、
    前記メモリセルアレイの他端側に配置され、前記第２、第４のビット線に電気的に接続され、前記メモリセルのデータを読み出す第２センス回路と、
    前記メモリセルアレイと前記第１センス回路との間に配置され、電流通路の一端が前記第１のビット線に接続され、前記電流通路の他端が前記第１センス回路に電気的に接続される第１転送トランジスタが配置される第１フックアップ領域と、
    第１フックアップ領域と前記第１センス回路との間に配置され、電流通路の一端が前記第３のビット線に接続され、前記電流通路の他端が前記第１センス回路に電気的に接続される第２転送トランジスタが配置される第２フックアップ領域と、
    を具備することを特徴とする半導体集積回路。
  2. 前記第１フックアップ領域内及び前記第２フックアップ領域内に形成される前記第１のビット線は、前記第１、第２転送トランジスタのゲート電極層と同一の層及び材料により形成された電極配線層を含むことを特徴とする請求項１に記載の半導体集積回路。
  3. 前記第１転送トランジスタの前記電流通路の他端に接続された前記第１のビット線は、前記電極配線層上に形成された第１配線層を含み、前記第１配線層と対向するように配置された前記第２のビット線は、前記第１配線層上に形成された第２配線層を含むことを特徴とする請求項１または２に記載の半導体集積回路。
  4. 最小加工寸法を“Ｆ”としたとき、前記第１のビット線と前記第３のビット線は、４Ｆの間隔で配置されていることを特徴とする請求項１乃至３のいずれかに記載の半導体集積回路。
  5. 前記複数のビット線のうち、偶数番目のビット線は前記第１センス回路に電気的に接続され、奇数番目のビット線は前記第２センス回路に電気的に接続されていることを特徴とする請求項１乃至４のいずれかに記載の半導体集積回路。
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