CN109411003B

CN109411003B - 半导体存储装置

Info

Publication number: CN109411003B
Application number: CN201810149423.8A
Authority: CN
Inventors: 驹井宏充
Original assignee: Kioxia Corp
Current assignee: Kioxia Corp
Priority date: 2017-08-17
Filing date: 2018-02-13
Publication date: 2022-11-11
Anticipated expiration: 2038-02-13
Also published as: TW201913680A; CN109411003A; TWI658461B; JP2019036375A; US11037634B2; US20190057746A1

Abstract

实施方式提供一种能够提高处理能力的半导体存储装置。根据实施方式，半导体存储装置包含：第1至第6存储器单元(MT)；依次配置的第1至第3位线(BL)；依次配置的第4至第6位线(BL)；读出放大器(20)，包含分别连接在第1至第6位线(BL)的第1至第6读出电路(SAU)，且第1及第4读出电路(SAU)、第2及第5读出电路(SAU)、及第3及第6读出电路(SAU)分别相邻；数据寄存器(21)，包含连接在第1及第4读出电路(SAU)的第1及第4锁存电路(XDL)、连接在第2及第5读出电路(SAU)的第2及第5锁存电路(XDL)、及连接在第3及第6读出电路(SAU)的第3及第6锁存电路(XDL)；以及输入输出电路(10)。

Description

半导体存储装置

[相关申请案]

本申请案享有以日本专利申请案2017-157575号(申请日：2017年8月17日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的所有内容。

技术领域

本发明的实施方式涉及一种半导体存储装置。

背景技术

作为半导体存储装置，已知有NAND(与非)型闪速存储器。

发明内容

实施方式提供一种能够提高处理能力的半导体存储装置。

所述实施方式的半导体存储装置包括：存储器单元阵列，包含第1至第6存储器单元；第1至第3位线，分别连接在第1至第3存储器单元，且沿着第1方向依次配置；第4至第6位线，分别连接在第4至第6存储器单元，且沿着第1方向依次配置；读出放大器，包含分别连接在第1至第6位线的第1至第6读出电路，且第1读出电路与第4读出电路沿着第2方向相邻，第2读出电路与第5读出电路沿着第2方向相邻，第3读出电路与第6读出电路沿着第2方向相邻；所述数据寄存器，包含分别连接在第1至第6读出电路的第1至第6锁存电路，且第1及第4锁存电路经由第1总线而连接在第1及第4读出电路，第2及第5锁存电路经由第2总线而连接在第2及第5读出电路，第3及第6锁存电路经由第3总线而连接在第3及第6读出电路；以及输入输出电路，经由第1数据线而与第1及第4锁存电路连接，经由第2数据线而与第2及第5锁存电路连接，经由第3数据线而与第3及第6锁存电路连接。

附图说明

图1是具备第1实施方式的半导体存储装置的存储器系统的框图。

图2是第1实施方式的半导体存储装置的框图。

图3是第1实施方式的半导体存储装置所具备的存储器单元阵列的电路图。

图4是第1实施方式的半导体存储装置所具备的存储器单元阵列的剖视图。

图5是第1实施方式的半导体存储装置所具备的读出放大器的电路图。

图6是第1实施方式的半导体存储装置中的存储器单元阵列、BL连接(hookup)电路、读出放大器、及数据寄存器的布局图。

图7是第1实施方式的半导体存储装置中的位线、BL连接电路、及读出放大器的布局图。

图8是第1实施方式的半导体存储装置中的读出放大器及数据寄存器的布局图。

图9是表示第1实施方式的半导体存储装置中的位线、读出放大器线、读出放大器单元、总线DBUS、锁存电路XDL、及数据线IO的关系的表。

图10是具备第1实施方式的半导体存储装置的存储器系统中的第1单元读出及高速缓冲存储器读出时的各种信号的时序图。

图11是具备第1实施方式的半导体存储装置的存储器系统中的第2单元读出及高速缓冲存储器读出时的各种信号的时序图。

图12是第1实施方式的半导体存储装置中的读出动作时的流程图。

图13是表示第1实施方式的半导体存储装置中的读出动作时的数据传输的例的图。

图14是表示第1实施方式的半导体存储装置中的读出动作时的数据传输的例的图。

图15是表示第1实施方式的半导体存储装置中的读出动作时的数据传输的例的图。

图16是表示第1实施方式的半导体存储装置中的读出动作时的数据传输的例的图。

图17是表示第1实施方式的半导体存储装置中的读出动作时的数据传输的例的图。

图18是表示第1实施方式的半导体存储装置中的读出动作时的数据传输的例的图。

图19是具备第2实施方式的半导体存储装置的存储器系统中的第1单元读出及高速缓冲存储器读出时的各种信号的时序图。

图20是具备第2实施方式的半导体存储装置的存储器系统中的第2单元读出及高速缓冲存储器读出时的各种信号的时序图。

图21是具备第3实施方式的半导体存储装置的存储器系统中的第2单元读出及高速缓冲存储器读出时的各种信号的时序图。

具体实施方式

以下，参照附图对实施方式进行说明。在该说明时，在所有图中，对共通之部分标注共通之参照符号。

1.第1实施方式

对第1实施方式的半导体存储装置进行说明。以下，作为半导体存储装置，列举在半导体衬底上方三维地积层着存储器单元晶体管而成的三维积层型NAND型闪速存储器为例进行说明。

如图1所示，存储器系统1具备NAND型闪速存储器100及控制器200。控制器200及NAND型闪速存储器100例如也可以由它们的组合构成一个半导体存储装置，作为其例，可列举像SDTM(Secure Digital Touch Memory，安全数字接触式存储器)卡那样的存储卡、或SSD(solid state drive，固态驱动器)等。

NAND型闪速存储器100具备多个存储器单元晶体管，且非易失地存储数据。NAND型闪速存储器100利用NAND总线与控制器200连接，且基于来自控制器200的命令而动作。更具体来说，NAND型闪速存储器100与控制器200进行例如8位的信号DQ0～DQ7(以下，在不限定DQ0～DQ7的情况下仅表述为信号DQ、或信号DQ[7：0])的发送接收。信号DQ0～DQ7例如包含数据、地址、及指令。另外，NAND型闪速存储器100从控制器200接收例如芯片使能信号CEn、指令锁存使能信号CLE、地址锁存使能信号ALE、写入使能信号WEn、及读取使能信号REn。而且，NAND型闪速存储器100对控制器200发送就绪/忙碌信号R/Bn。

芯片使能信号CEn是用来使NAND型闪速存储器100启用的信号，例如以Low(低)(“L”)电平断定。指令锁存使能信号CLE是表示信号DQ为指令的信号，例如以High(高)(“H”)电平断定。地址锁存使能信号ALE是表示信号DQ为地址的信号，例如以“H”电平断定。写入使能信号WEn是用来将接收到的信号向NAND型闪速存储器100内取入的信号，且每次从控制器200接收指令、地址、及数据等时，例如以“L”电平断定。因此，每次触发写入使能信号WEn时，信号DQ被取入至NAND型闪速存储器100。读取使能信号REn是用来使控制器200从NAND型闪速存储器100读出数据的信号。读取使能信号REn例如以“L”电平断定。因此，NAND型闪速存储器100基于触发的读取使能信号REn，将信号DQ输出至控制器200。就绪/忙碌信号R/Bn是表示NAND型闪速存储器100为忙碌状态还是就绪状态(无法从控制器200接收指令的状态还是能够从控制器200接收指令的状态)的信号，且例如在NAND型闪速存储器100为忙碌状态时成为“L”电平。

控制器200响应来自主机设备2的命令，对NAND型闪速存储器100命令数据的读出、写入、删除等。另外，控制器200管理NAND型闪速存储器100的存储器空间。

控制器200包含主机接口电路210、内置存储器(RAM(Random Access Memory，随机存取存储器))220、处理器(CPU(Central Processing Unit，中央处理器))230、缓冲存储器240、NAND接口电路250、及ECC(Error Correcting Code，错误校正码)电路260。

主机接口电路210经由控制器总线而与主机设备2连接，负责与主机设备2的通信。主机接口电路210将从主机设备2接收的命令及数据传输至处理器230及缓冲存储器240。另外，主机接口电路210响应处理器230的命令，将缓冲存储器240内的数据向主机设备2传输。

NAND接口电路250经由NAND总线而与NAND型闪速存储器100连接，负责与NAND型闪速存储器100的通信。NAND接口电路250将从处理器230接收的命令传输至NAND型闪速存储器100。另外，NAND接口电路250在写入时，将缓冲存储器240内的写入数据传输至NAND型闪速存储器100。进而，NAND接口电路250在读出时，将从NAND型闪速存储器100读出的数据传输至缓冲存储器240。

处理器230对控制器200整体的动作进行控制。另外，处理器230根据主机设备2的命令而发行各种指令，并发送至NAND型闪速存储器100。例如，处理器230在从主机设备2接收到写入命令时，响应该写入命令，将写入命令发送至NAND型闪速存储器100。读出及删除时也相同。另外，处理器230执行损耗均衡(wear levelling)等用来管理NAND型闪速存储器100的各种处理。进而，处理器230执行各种运算。例如，处理器230执行数据的加密处理或随机化处理等。

ECC电路260执行数据的错误订正(ECC：Error Checking and Correcting，错误检验与校正)处理。

内置存储器220例如为DRAM(Dynamic Random Access Memory，动态随机存取存储器)等半导体存储器，且用作处理器230的作业区域。而且，内置存储器220保存用来管理NAND型闪速存储器100的固件或各种管理表等。

1.1.2关于半导体存储装置的构成

其次，使用图2对半导体存储装置的构成进行说明。此外，在图2中，由箭头线表示各区块间的连接的一部分，但区块间的连接并不限定于此。

如图2所示，NAND型闪速存储器100包含输入输出电路10、逻辑控制电路11、状态寄存器12、地址寄存器13、指令寄存器14、定序器15、就绪/忙碌电路16、电压产生电路17、存储器单元阵列18、行解码器19、读出放大器20、数据寄存器21、及列解码器22。

输入输出电路10对与控制器200的信号DQ的输入输出进行控制。更具体来说，输入输出电路10具备输入电路及输出电路。输入电路将从控制器200接收的数据DAT(写入数据WD)发送至数据寄存器21，将地址ADD发送至地址寄存器13，将指令CMD发送至指令寄存器14。输出电路将从状态寄存器12接收的状态信息STS、从数据寄存器21接收的数据DAT(读出数据RD)、及从地址寄存器13接收的地址ADD发送至控制器200。输入输出电路10与数据寄存器21经由数据总线而连接。更具体来说，例如，数据总线信号包含与DQ0～DQ7对应的8根数据线IO0～IO7。此外，数据线IO的根数并不限定于8根，也可以为16根或32根，能够任意地设定。

逻辑控制电路11从控制器200接收例如芯片使能信号CEn、指令锁存使能信号CLE、地址锁存使能信号ALE、写入使能信号WEn、及读取使能信号REn。而且，逻辑控制电路11根据接收到的信号，对输入输出电路10及定序器15进行控制。

状态寄存器12例如暂时保存数据的写入、读出、及删除动作中的状态信息STS，并对控制器200通知动作是否正常结束。

地址寄存器13暂时保存经由输入输出电路10而从控制器200接收的地址ADD。而且，地址寄存器13将行地址RA向行解码器19传输，将列地址CA传输至列解码器22。

指令寄存器14暂时保存经由输入输出电路10而从控制器200接收的指令CMD，并传输至定序器15。

定序器15对NAND型闪速存储器100整体的动作进行控制。更具体来说，定序器15根据指令寄存器14所保存的指令CMD，对例如状态寄存器12、就绪/忙碌电路16、电压产生电路17、行解码器19、读出放大器20、数据寄存器21、及列解码器22等进行控制，并执行写入动作、读出动作、及删除动作等。

就绪/忙碌电路16根据定序器15的动作状况，将就绪/忙碌信号R/Bn发送至控制器200。

电压产生电路17根据定序器15的控制，产生写入动作、读出动作、及删除动作所需要的电压，并将该产生的电压供给至例如存储器单元阵列18、行解码器19、及读出放大器20等。行解码器19及读出放大器20将从电压产生电路17供给的电压施加至存储器单元阵列18内的存储器单元晶体管。

存储器单元阵列18具备包含与行及列建立对应关系的非易失性的存储器单元晶体管(以下，也表述为“存储器单元”)的多个区块BLK(BLK0、BLK1…、BLK(L－1))(L为2以上的整数)。各区块BLK包含多个串单元SU(SU0、SU1、SU2、SU3、…)。而且，各串单元SU包含多个NAND串SR。此外，存储器单元阵列18内的区块BLK数及区块BLK内的串单元SU数为任意。关于存储器单元阵列18的详细情况将在下文叙述。

行解码器19将行地址RA解码。行解码器19基于解码结果，选择区块BLK的任一个，进而选择任一个串单元SU。而且，行解码器19将必要的电压施加至区块BLK。

读出放大器20在读出动作时将从存储器单元阵列18读出的数据读出。而且，读出放大器20将读出数据RD发送至数据寄存器21。另外，读出放大器20在写入动作时，将写入数据WD发送至存储器单元阵列18。

数据寄存器21具备多个锁存电路。锁存电路保存写入数据WD及读出数据RD。例如，在写入动作中，数据寄存器21暂时保存从输入输出电路10接收的写入数据WD，并发送至读出放大器20。另外，例如，在读出动作中，数据寄存器21暂时保存从读出放大器20接收的读出数据RD，并发送至输入输出电路10。

列解码器22例如在写入动作、读出动作、及删除动作时，将列地址CA解码，并根据解码结果选择数据寄存器21内的锁存电路。

1.1.3关于存储器单元阵列的构成

其次，使用图3对存储器单元阵列18的构成进行说明。图3的例表示了区块BLK0，但其它区块BLK的构成也相同。

如图3所示，区块BLK0包含例如4个串单元SU(SU0～SU3)。而且，各串单元SU包含多个NAND串SR。NAND串SR的各者包含例如8个存储器单元晶体管MT0～MT7、以及选择晶体管ST1及ST2。以下，在不限定存储器单元晶体管MT0～MT7的情况下，表述为存储器单元晶体管MT。存储器单元晶体管MT具备控制栅极及电荷储存层，且非易失地保存数据。

此外，存储器单元晶体管MT既可为电荷储存层使用绝缘膜的MONOS型，也可为电荷储存层使用导电层的FG型。以下，在本实施方式中，以MONOS型为例进行说明。另外，存储器单元晶体管MT的个数并不限定于8个，也可以为16个或32个、64个、128个等，其数量并不限定。进而，选择晶体管ST1及ST2的个数为任意，只要分别为1个以上即可。

存储器单元晶体管MT串联连接在选择晶体管ST1的源极与选择晶体管ST2的漏极之间。更具体来说，存储器单元晶体管MT0～MT7的电流路径串联连接。而且，存储器单元晶体管MT7的漏极连接在选择晶体管ST1的源极，存储器单元晶体管MT0的源极连接在选择晶体管ST2的漏极。

串单元SU0～SU3的各者中的选择晶体管ST1的栅极分别连接在选择栅极线SGD0～SGD3。同样地，串单元SU0～SU3的各者中的选择晶体管ST2的栅极分别连接在选择栅极线SGS0～SGS3。以下，在不限定选择栅极线SGD0～SGD3的情况下，表述为选择栅极线SGD。在不限定选择栅极线SGS0～SGS3的情况下，表述为选择栅极线SGS。此外，各串单元SU的选择栅极线SGS0～SGS3也可以共通地连接。

处于区块BLK内的存储器单元晶体管MT0～MT7的控制栅极分别共通连接在字线WL0～WL7。以下，在不限定字线WL0～WL7的情况下，表述为字线WL。

处于串单元SU内的各NAND串SR的选择晶体管ST1的漏极分别连接在不同的位线BL0～BL(N－1)(N为2以上的整数)。以下，在不限定位线BL0～BL(N－1)的情况下，表述为位线BL。各位线BL在多个区块BLK间将处于各串单元SU内的1个NAND串SR共通地连接。进而，多个选择晶体管ST2的源极共通连接在源极线SL。也就是说，串单元SU为连接在不同的位线BL，且连接在同一选择栅极线SGD及SGS的NAND串SR的集合体。另外，区块BLK为使字线WL共通的多个串单元SU的集合体。而且，存储器单元阵列18为使位线BL共通的多个区块BLK的集合体。

数据的写入及读出对连接在任一个串单元SU中的任一个字线WL的存储器单元晶体管MT一次进行。以下，在数据的写入及读出时，将一次选择的存储器单元晶体管MT的群称为“存储器单元群组MCG”。而且，将写入至1个存储器单元群组MCG或读出的1位的数据的集合称为“页”。

数据的删除能够以区块BLK单位、或小于区块BLK的单位进行。关于删除方法，例如记载在称为“NONVOLATILE SEMICONDUCTOR MEMORY DEVICE”的2011年9月18日申请的美国专利申请案13/235,389号。另外，记载在称为“NON-VOLATILE SEMICONDUCTOR STORAGEDEVICE”的2010年1月27日申请的美国专利申请案12/694,690号。进而，记载在称为“NONVOLATILE SEMICONDUCTOR MEMORY DEVICE AND DATA ERASE METHOD THEREOF”的2012年5月30日申请的美国专利申请案13/483,610号。这些专利申请案的全体在本申请案说明书中通过参照来引用。

进而，存储器单元阵列18的构成也可以为其它构成。也就是说，关于存储器单元阵列18的构成，例如，记载在称为“三维积层非易失性半导体存储器(THREE DIMENSIONALSTACKED NONVOLATILE SEMICONDUCTOR MEMORY)”的2009年3月19日申请的美国专利申请案12/407,403号。另外，记载在称为“三维积层非易失性半导体存储器(THREE DIMENSIONALSTACKED NONVOLATILE SEMICONDUCTOR MEMORY)”的2009年3月18日申请的美国专利申请案12/406,524号、称为“非易失性半导体存储装置及其制造方法(NON-VOLATILESEMICONDUCTOR STORAGE DEVICE AND METHOD OF MANUFACTURING THE SAME)”的2010年3月25日申请的美国专利申请案12/679,991号、称为“半导体存储器及其制造方法(SEMICONDUCTOR MEMORY AND METHOD FOR MANUFACTURING SAME)”的2009年3月23日申请的美国专利申请案12/532,030号。这些专利申请案的全体在本申请案说明书中通过参照来引用。

1.1.4关于存储器单元阵列的截面构成

其次，使用图4对存储器单元阵列18的截面构成进行说明。图4的例表示了串单元SU0及SU1的截面，串单元SU2及SU3的构成也相同。此外，在图4中，省略了层间绝缘膜。

如图4所示，沿着与半导体衬底30平行的第1方向D1，设置着在与半导体衬底30平行且与第1方向D1垂直的第2方向D2延伸的多个源极线接点LI。在2个源极线接点LI之间配置着1个串单元SU。源极线接点LI将半导体衬底30与设置在比NAND串SR靠上方的未图示的源极线SL连接。此外，源极线接点LI及NAND串SR的配置能够任意地设定。例如，也可以在2个源极线接点LI之间设置多个串单元SU。进而，在图4的例中，为了简化说明，表示了在1个串单元SU中，多个NAND串SR沿着第2方向D2排列为1列的情况，但1个串单元SU中的NAND串SR的排列能够任意地设定。例如，既可以沿着第2方向D2，2列并排地配置，也可以排列为4列的锯齿配置。

在各串单元SU中，NAND串SR沿着与半导体衬底30垂直的第3方向D3形成。更具体来说，在半导体衬底30的表面区域设置着n型阱31。而且，在n型阱31的表面区域设置着p型阱32。另外，在p型阱32的表面区域的一部分设置着n⁺型扩散层33。而且，在p型阱32的上方，选择栅极线SGS、连接在存储器单元晶体管MT0～MT7的字线WL0～WL7、及作为选择栅极线SGD而发挥功能的10层配线层34分别经由未图示的层间绝缘膜而依次积层。

而且，形成着贯通10层配线层34到达至p型阱32的柱状的半导体层35。在半导体层35的侧面，依次形成隧道绝缘膜36、电荷储存层37、及阻挡绝缘膜38。半导体层35例如使用多晶硅。隧道绝缘膜36及阻挡绝缘膜38例如使用氧化硅膜。电荷储存层37例如使用氮化硅膜。半导体层35成为作为NAND串SR的电流路径而发挥功能，且形成各晶体管的信道的区域。而且，半导体层35的上端经由接触插塞39而连接在沿着第1方向D1延伸的配线层40。配线层40作为位线BL而发挥功能。

此外，在图4的例中，作为选择栅极线SGD及SGS而发挥功能的配线层34分别设置着1层，但也可以设置多层。

源极线接点LI沿着第2方向D2具有线形状。源极线接点LI例如使用多晶硅。而且，源极线接点LI的底面连接在n⁺型扩散层33，上表面连接在作为源极线SL而发挥功能的配线层(未图示)。

1.1.5关于读出放大器及数据寄存器的构成

其次，使用图5对读出放大器20及数据寄存器21的构成进行说明。

读出放大器20包含与各位线BL(BL0～BL(N－1))对应而设置的多个读出放大器单元SAU(SAU0～SAU(N－1)。图5的例为与1根位线BL对应的读出放大器单元SAU的电路图。

此外，在本实施方式中，以将在位线BL流通的电流读出的电流读出方式的读出放大器单元SAU为例进行说明，但也可以使用电压读出方式的读出放大器单元SAU。在以下的说明中，将晶体管的源极或漏极的一者称为“晶体管的一端”，将源极或漏极的另一者称为“晶体管的另一端”。

数据寄存器21包含与各读出放大器单元SAU分别对应而设置的多个锁存电路XDL。锁存电路XDL暂时保存从读出放大器单元SAU接收的读出数据RD及从输入输出电路10接收的写入数据WD。更具体来说，输入输出电路10接收的写入数据WD经由锁存电路XDL而传输至读出放大器单元SAU。另外，从读出放大器单元SAU接收的读出数据RD经由锁存电路XDL而传输至输入输出电路10。

如图5所示，读出放大器单元SAU经由BL连接电路BHU而连接在位线BL。另外，读出放大器单元SAU经由DBUS开关电路DSW而连接在数据寄存器21内的锁存电路XDL。

BL连接电路BHU包含与各位线BL对应而设置的多个高耐压n信道MOS(metal oxidesemiconductor，金属氧化物半导体)晶体管50。晶体管50的一端连接在对应的位线BL，晶体管50的另一端经由对应的读出放大器线SAL而连接在读出放大器单元SAU。对晶体管50的栅极输入信号BLS。信号BLS是用来控制位线BL与读出放大器单元SAU的电连接的信号。

读出放大器单元SAU包含读出电路SA、锁存电路SDL，及预充电电路LPC。

读出电路SA包含低耐压n信道MOS晶体管51～60、低耐压p信道MOS晶体管61、及电容元件62。

对晶体管51的栅极输入信号BLC。晶体管51的一端连接在读出放大器线SAL，晶体管51的另一端连接在节点SCOM。晶体管51是用来将对应的位线BL箝位至与信号BLC对应的电位的晶体管。

对晶体管52的栅极输入信号BLX。晶体管52的一端连接在节点SCOM，晶体管52的另一端连接在节点SSRC。

晶体管53的栅极连接在节点INV_S。晶体管53的一端连接在节点SSRC，晶体管53的另一端连接在节点SRCGND。对节点SRCGND施加例如接地电压VSS。

晶体管61的栅极连接在节点INV_S。对晶体管61的一端施加电源电压VDDSA，晶体管61的另一端连接在节点SSRC。

对晶体管54的栅极输入信号XXL。晶体管54的一端连接在节点SCOM，晶体管54的另一端连接在节点SEN。

对晶体管55的栅极输入信号HLL。对晶体管55的一端施加电压VSENP，晶体管55的另一端连接在节点SEN。

电容元件62的一个电极连接在节点SEN，对电容元件62的另一个电极输入时钟信号CLK。

晶体管57的栅极连接在节点SEN。晶体管57的一端连接在晶体管58的一端，对晶体管57的另一端输入时钟信号CLK。晶体管57作为将节点SEN的电压读出的读出晶体管而发挥功能。

对晶体管58的栅极输入信号STB。晶体管58的另一端连接在总线LBUS。

对晶体管56的栅极输入信号BLQ。晶体管56的一端连接在节点SEN，晶体管56的另一端连接在总线LBUS。例如，在经由总线LBUS而对节点SEN进行充电的情况下，晶体管56成为导通状态。

晶体管59的栅极连接在总线LBUS。晶体管59的一端连接在晶体管60的一端，对晶体管59的另一端施加电压VLSA。电压VLSA例如也可以为接地电压VSS。

对晶体管60的栅极输入信号LSL。晶体管60的另一端连接在节点SEN。

在数据的写入时，读出电路SA根据锁存电路SDL的保存数据，控制位线BL。

锁存电路SDL包含低耐压n信道MOS晶体管70～73及低耐压p信道MOS晶体管74～77。

对晶体管70的栅极输入信号STL。晶体管70的一端连接在总线LBUS，晶体管70的另一端连接在节点LAT_S。

对晶体管71的栅极输入信号STI。晶体管71的一端连接在总线LBUS，晶体管71的另一端连接在节点INV_S。

晶体管72的栅极连接在节点INV_S。晶体管72的一端接地(连接在接地电压配线)，晶体管72的另一端连接在节点LAT_S。

晶体管73的栅极连接在节点LAT_S。晶体管73的一端接地，晶体管73的另一端连接在节点INV_S。

晶体管74的栅极连接在节点INV_S。晶体管74的一端连接在节点LAT_S，晶体管74的另一端连接在晶体管76的一端。

晶体管75的栅极连接在节点LAT_S。晶体管75的一端连接在节点INV_S，晶体管75的另一端连接在晶体管77的一端。

对晶体管76的栅极输入信号SLL。对晶体管76的另一端施加电源电压VDDSA。

对晶体管77的栅极输入信号SLI。对晶体管77的另一端施加电源电压VDDSA。

在锁存电路SDL中，由晶体管72及74构成第1反相器，由晶体管73及75构成第2反相器。锁存电路SDL将数据利用节点LAT_S保存，将其反相数据利用节点INV_S保存。

此外，读出放大器单元SAU例如也可以具备多个与锁存电路SDL相同的构成的锁存电路，作为各个存储器单元晶体管MT保存2位以上的数据的多值动作用锁存电路。在该情况下，锁存电路以能够进行数据的发送接收的方式连接在总线LBUS。

预充电电路LPC对总线LBUS进行预充电。预充电电路LPC例如包含低耐压n信道MOS晶体管80。对晶体管80的栅极输入信号LBP。晶体管80的一端连接在总线LBUS，对晶体管80的另一端施加电压VHLB。而且，预充电电路LPC通过将电压VHLB传输至总线LBUS，而对总线LBUS进行预充电。

DBUS开关电路DSW将总线LBUS与总线DBUS连接。也就是说，DBUS开关电路DSW将读出放大器单元SAU与数据寄存器21内的锁存电路XDL连接。DBUS开关电路DSW例如包含低耐压n信道MOS晶体管81。对晶体管81的栅极输入信号DBS。晶体管81的一端连接在总线LBUS，晶体管81的另一端经由总线DBUS而连接在数据寄存器21内的锁存电路XDL。

此外，所述构成的BL连接电路BHU、读出放大器单元SAU、及DBUS开关电路DSW中的各种信号例如由定序器15赋予。

1.2关于位线与读出放大器的连接

其次，对位线BL与读出放大器20的连接进行说明。

1.2.1关于BL连接电路、读出放大器及数据寄存器的配置

首先，使用图6对BL连接电路BHU、读出放大器20、及数据寄存器21的配置进行说明。图6的例表示了设置在半导体衬底上的存储器单元阵列18、BL连接电路BHU、读出放大器单元SAU、及数据寄存器21。

如图6所示，存储器单元阵列18经由在第1方向D1延伸的N根位线BL(BL0～BL(N－1))而连接在BL连接电路BHU。位线BL0～BL(N－1)经由层间绝缘膜(未图示)而沿着第2方向D2依次配置。

另外，BL连接电路BHU经由在第1方向D1延伸的M根(M为与整数N相同数量)读出放大器线SAL(SAL0～SAL(M－1))而连接在读出放大器20。读出放大器线SAL0～SAL(M－1)经由层间绝缘膜而沿着第2方向D2依次配置。在本实施方式中，位线BL与读出放大器线SAL设置着相同数量，但分别连接在位线BL0、BL1、BL2、…、BL(N－1)的读出放大器线SAL不成为SAL0、SAL1、SAL2、…、SAL(M－1)的顺序。关于BL连接电路BHU中的位线BL与读出放大器线SAL的连接将在下文叙述。

在读出放大器20中，各读出放大器线SAL分别连接在对应的读出放大器单元SAU。在本实施方式中，读出放大器线SAL与读出放大器单元SAU设置着相同数量，但分别连接在读出放大器线SAL0、SAL1、SAL2、…、BL(M－1)的读出放大器单元SAU不成为SAU0、SAU1、SAU2、…、SAU(N－1)的顺序。关于读出放大器线SAL与读出放大器单元SAU的连接将在下文叙述。

读出放大器20经由在第1方向D1延伸的K根(K为任意的整数)总线DBUS(DBUS0～DBUS(K－1))而连接在数据寄存器21。总线DBUS0～DBUS(K－1)经由层间绝缘膜而沿着第2方向D2依次配置。1个总线DBUS将读出放大器20内的多个读出放大器单元SAU和与它对应的数据寄存器21内的多个锁存电路XDL连接。

数据寄存器21经由8根数据线IO(IO0～IO7)而连接在输入输出电路10。此外，在图6的例中，数据线IO沿着第1方向D1延伸，但也可以沿着第2方向D2延伸。

1.2.2关于位线BL与读出放大器与数据寄存器的连接

其次，使用图7至图9对位线BL与读出放大器20与数据寄存器21的连接的详细情况进行说明。图7表示位线BL、BL连接电路、及读出放大器20的布局，图8表示读出放大器20及数据寄存器21的布局。另外，图9为表示位线BL、读出放大器线SAL、读出放大器单元SAU、锁存电路XDL、及数据线IO的关系的表。

图7及图8的例表示了64根位线BL0～BL63的一部分和与这些对应的BL连接电路BHU、读出放大器单元SAU、及锁存电路XDL的连接。此外，在图7的例中，关于BL连接电路BHU内的配线的布局，只要位线BL与读出放大器线SAL的连接关系不变，则能够任意地设定。

以下，将沿着第2方向D2依次配置的多个位线BL称为“位线群组BGP”。在本实施方式中，将沿着第2方向D2依次配置的8根位线BL作为1个位线群组BGP进行说明。例如，将位线BL0～BL7表述为位线群组BGP0。其位线BL也相同。

如图7所示，沿着第2方向D2依次排列着位线BL0～BL63。位线BL0～BL7包含在位线群组BGP0。同样地，位线BL8～BL15包含在位线群组BGP1，位线BL16～BL23包含在位线群组BGP2，位线BL24～BL31包含在位线群组BGP3。位线BL32～BL39包含在位线群组BGP4，位线BL40～BL47包含在位线群组BGP5。位线BL48～BL55包含在位线群组BGP6，位线BL56～BL63包含在位线群组BGP7。

在BL连接电路BHU中，沿着第2方向D2依次配置的1个位线群组BGP的8根位线BL分别连接在与图8所示的数据线IO0～IO7对应的8根读出放大器线SAL(8个读出放大器单元SAU)。更具体来说，例如，在位线群组BGP0的位线BL0～BL7中，位线BL0经由读出放大器线SAL0而连接在与数据线IO0对应的读出放大器单元SAU0。位线BL1经由读出放大器线SAL8而连接在与数据线IO1对应的读出放大器单元SAU1，位线BL2经由读出放大器线SAL16而连接在与数据线IO2对应的读出放大器单元SAU2。同样地，未图示的位线BL3经由读出放大器线SAL24而连接在与数据线IO3对应的读出放大器单元SAU3。位线BL4经由读出放大器线SAL32而连接在与数据线IO4对应的读出放大器单元SAU4。位线BL5经由读出放大器线SAL40而连接在与数据线IO5对应的读出放大器单元SAU5。位线BL6经由读出放大器线SAL48而连接在与数据线IO6对应的读出放大器单元SAU6。而且，位线BL7经由读出放大器线SAL56而连接在与数据线IO7对应的读出放大器单元SAU7。

另外，在位线群组BGP1的位线BL8～BL15中，位线BL8经由读出放大器线SAL1而连接在与数据线IO0对应的读出放大器单元SAU8。位线BL9经由读出放大器线SAL9而连接在与数据线IO1对应的读出放大器单元SAU9，位线BL10经由读出放大器线SAL17而连接在与数据线IO2对应的读出放大器单元SAU10。同样地，未图示的位线BL11经由读出放大器线SAL25而连接在与数据线IO3对应的读出放大器单元SAU11。位线BL12经由读出放大器线SAL33而连接在与数据线IO4对应的读出放大器单元SAU12。位线BL13经由读出放大器线SAL41而连接在与数据线IO5对应的读出放大器单元SAU13。位线BL14经由读出放大器线SAL49而连接在与数据线IO6对应的读出放大器单元SAU14。而且，位线BL15经由读出放大器线SAL57而连接在与数据线IO7对应的读出放大器单元SAU15。

其位线群组BGP也相同。此外，包含在1个位线群组BGP中的位线BL的根数能够任意地设定。例如，包含在位线群组BGP中的位线BL的个数也可以根据连接在1个DBUS的读出放大器单元SAU的个数、或数据线IO的根数来设定。

其次，对读出放大器单元SAU与锁存电路XDL的连接进行说明。

如图8所示，沿着第1方向D1以分别相邻的方式配置的8个读出放大器单元SAU、与以分别相邻的方式配置的8个锁存电路XDL经由1个总线DBUS而共通地连接。更具体来说，沿着第1方向D1配置的读出放大器单元SAU0、SAU8、SAU16、SAU24、SAU32、SAU40、SAU48、及SAU56经由总线DBUS0而连接在沿着第1方向D1配置的锁存电路XDL0、XDL8、XDL16、XDL24、XDL32、XDL40、XDL48、及XDL56。而且，锁存电路XDL0、XDL8、XDL16、XDL24、XDL32、XDL40、XDL48、及XDL56连接在数据线IO0。此外，读出放大器单元SAU0、SAU8、SAU16、SAU24、SAU32、SAU40、SAU48、及SAU56的配置也可以相互调换。同样地，锁存电路XDL0、XDL8、XDL16、XDL24、XDL32、XDL40、XDL48、及XDL56的配置也可以相互调换。

另外，沿着第1方向D1配置的读出放大器单元SAU1、SAU9、SAU17、SAU25、SAU33、SAU41、SAU49、及SAU57经由总线DBUS1而连接在沿着第1方向D1配置的锁存电路XDL1、XDL9、XDL17、XDL25、XDL33、XDL41、XDL49、及XDL57。而且，锁存电路XDL1、XDL9、XDL17、XDL25、XDL33、XDL41、XDL49、及XDL57连接在数据线IO1。连接在其其总线DBUS的读出放大器单元SAU及锁存电路XDL也相同。

其次，对位线BL、读出放大器线SAL、读出放大器单元SAU、锁存电路XDL、总线DBUS、数据线IO的关系进行说明。

如图9所示，位线BL0经由读出放大器线SAL0、读出放大器单元SAU0、总线DBUS0、及锁存电路XDL0而连接在数据线IO0。位线BL1经由读出放大器线SAL8、读出放大器单元SAU1、总线DBUS1、及锁存电路XDL1而连接在数据线IO1。位线BL2经由读出放大器线SAL16、读出放大器单元SAU2、总线DBUS2、及锁存电路XDL2而连接在数据线IO2。位线BL3经由读出放大器线SAL24、读出放大器单元SAU3、总线DBUS3、及锁存电路XDL3而连接在数据线IO3。位线BL4经由读出放大器线SAL32、读出放大器单元SAU4、总线DBUS4、及锁存电路XDL4而连接在数据线IO4。位线BL5经由读出放大器线SAL40、读出放大器单元SAU5、总线DBUS5、及锁存电路XDL5而连接在数据线IO5。位线BL6经由读出放大器线SAL48、读出放大器单元SAU6、总线DBUS6、及锁存电路XDL6而连接在数据线IO6。位线BL7经由读出放大器线SAL56、读出放大器单元SAU7、总线DBUS7、及锁存电路XDL7而连接在数据线IO7。其其位线BL的连接也相同。

例如，将包含在1个位线群组BGP中的位线BL的根数由变数a(a为满足a²≦N的关系的整数)表示，将位线BL、读出放大器单元SAU、及锁存电路XDL的编号由变数n(n为满足n≦(N－1)的关系的整数)表示，将读出放大器线SAL(读出放大器单元SAU)的编号由变数m(m为满足m≦(N－1)的关系的整数)表示。于是，位线BL和与它对应的读出放大器线SAL的关系，也就是说，变数a、n、及m的关系如以下所述。

m＝quotient(n,a)+a·mod(n,a)+(a²－a)·quotient(n,a²)

此处，例如，quotient(n,a)表示将n除以a所得的商，quotient(n,a²)为表示将n除以a²所得的商的quotient函数。另外，mod(n,a)为表示将n除以a所得的整数的余数的mod函数。

以下，将数据寄存器21经由例如8根数据线IO0～IO7而1次输出的8位量的数据表述为“列数据”。在经由沿着第2方向D2依次配置的8根位线BL而读出至读出放大器20的数据与列数据对应的情况下，读出放大器20能够通过1次的数据传输动作，将列数据传输至数据寄存器21。更具体来说，读出放大器20能够利用1次的数据传输动作，将连接在例如位线群组BGP0的位线BL0～BL7的读出放大器单元SAU0～SAU7的数据传输至数据寄存器21。而且，数据寄存器21能够输出与沿着第2方向D2依次配置的8根位线BL对应的列数据。

1.3关于读出动作

其次，对读出动作进行说明。读出动作大致包含单元读出与高速缓冲存储器读出。单元读出是从存储器单元阵列18将数据读出至数据寄存器21，也就是锁存电路XDL的动作，高速缓冲存储器读出是从数据寄存器21经由输入输出电路10而将数据读出(外部输出)至控制器200的动作。而且，单元读出动作有被称为“第1单元读出”与“第2单元读出”的2个模式，NAND型闪速存储器100基于从控制器200接收到的指令，在任一个模式中进行单元读出动作。第1单元读出与第2单元读出在单元读出动作中就绪/忙碌信号设为“L”电平的期间不同。也就是说，NAND型闪速存储器从接收到单元读出命令之后至能够接收高速缓冲存储器读出命令为止的期间不同。第2单元读出与第1单元读出相比就绪/忙碌信号为“L”电平的期间较短。此外，从存储器单元阵列18将数据传输至数据寄存器21的动作在第1单元读出与第2单元读出中相同。

1.3.1关于第1单元读出中的控制器的动作

首先，使用图10对第1单元读出中的控制器200的动作进行说明。在以下的说明中，将表示NAND型闪速存储器100为作业状态的信号称为“内部忙碌信号”。内部忙碌信号在NAND型闪速存储器100处于作业状态的情况下，设为“L”电平(忙碌状态)。例如，控制器200通过对NAND型闪速存储器100发送状态读取指令(“70h”)，能够确认内部忙碌信号(例如数据寄存器21是否为忙碌状态)。

如图10所示，控制器200将第1单元读出命令(指令CMD及地址ADD)发送至NAND型闪速存储器100。更具体来说，首先，控制器200将通知执行第1单元读出的指令“00h”发送至NAND型闪速存储器100，并且使指令锁存使能信号CLE为“H”电平并断定。

其次，控制器200发送地址ADD，并且使地址锁存使能信号ALE为“H”电平并断定。在图10的例中，表示了将列地址CA发送2个循环之后，将行地址RA发送3个循环的情况，但列地址CA及行地址RA的循环能够任意地设定。

进而，控制器200发送指示第1单元读出的执行的第1单元读取指令“30h”，并且使指令锁存使能信号CLE为“H”电平并断定。

NAND型闪速存储器100根据第1单元读取指令“30h”，开始单元读出。此时，就绪/忙碌信号R/Bn及内部忙碌信号均设为“L”电平(忙碌状态)。读出放大器20从存储器单元阵列18读出数据之后，将读出数据传输至寄存器21。以下，将读出放大器20从存储器单元阵列18开始数据读出之后至向数据寄存器21的读出数据传输结束为止的期间称为“期间tR1”。在第1单元读出中，在期间tR1之间，就绪/忙碌信号R/Bn及内部忙碌信号均设为“L”电平(就绪状态)。

当确认就绪/忙碌信号R/Bn恢复为“H”电平(就绪状态)时，控制器200将高速缓冲存储器读出命令发送至NAND型闪速存储器100。更具体来说，首先，控制器200将通知执行高速缓冲存储器读出的指令“05h”发送至NAND型闪速存储器100，并且使指令锁存使能信号CLE为“H”电平并断定。

其次，控制器200将列地址CA作为地址ADD发送2个循环，将行地址RA作为地址ADD发送3个循环，并且使地址锁存使能信号ALE为“H”电平并断定。在第1单元读出后的高速缓冲存储器读出中，在第1单元读出时发送的列地址CA与在高速缓冲存储器读出时发送的列地址CA也可以不同。另外，在高速缓冲存储器读出中的地址ADD中，也可以省略行地址RA。

其次，控制器200发送指示高速缓冲存储器读出的执行的高速缓冲存储器读取指令“E0h”，并且使指令锁存使能信号CLE为“H”电平并断定。

NAND型闪速存储器100根据高速缓冲存储器读取指令“E0h”，开始高速缓冲存储器读出。更具体来说，控制器200在与指令“E0h”对应的写入使能信号WEn从“L”电平上升至“H”电平之后，经过等待期间tWHR1后，发送“L”电平的读取使能信号REn。NAND型闪速存储器100基于读取使能信号REn，对控制器200发送读出数据RD。

1.3.2关于第2单元读出中的控制器的动作

其次，使用图11对第2单元读出中的控制器200的动作进行说明。以下，仅对与图10不同的方面进行说明。

如图11所示，控制器200将第2单元读出命令发送至NAND型闪速存储器100。更具体来说，首先，控制器200将通知执行第2单元读出的指令“XXh”发送至NAND型闪速存储器100。

其次，控制器200发送列地址CA及行地址RA之后，发送指示第2单元读出的执行的第2单元读取指令“YYh”。

NAND型闪速存储器100根据第2单元读取指令“YYh”，开始单元读出。此时，就绪/忙碌信号R/Bn及内部忙碌信号均设为“L”电平(忙碌状态)。读出放大器20从存储器单元阵列18读出数据之后，对数据寄存器21传输读出数据。此时，读出放大器20在向数据寄存器21的第1次的数据传输中，传输由第2单元读出指定的列地址CA的前导列的列数据。而且，NAND型闪速存储器100当前导列的列数据的传输结束时，将就绪/忙碌信号R/Bn设为“H”电平。以下，将从读出放大器20开始数据读出之后至向数据寄存器21的前导列的列数据传输结束为止的期间称为“期间tR2”。此外，在期间tR2传输的数据并不限定于前导列的列数据。在期间tR2传输数据的次数只要设定比数据传输结束的次数少的次数即可，期间tR2只要比期间tR1短即可。

读出放大器20在将就绪/忙碌信号R/Bn设为“H”电平之后，将剩余的数据传输至数据寄存器21。因此，内部忙碌信号直至期间tR1结束为止设为“L”电平。

当确认就绪/忙碌信号R/Bn恢复为“H”电平(就绪状态)时，控制器200将高速缓冲存储器读出命令发送至NAND型闪速存储器100。更具体来说，控制器200依次发送指令“05h”、列地址CA及行地址RA、高速缓冲存储器读取指令“E0h”。

在第2单元读出的情况下，使高速缓冲存储器读出的列地址CA与第2单元读出的列地址CA相同。在第1单元读出中，在从读出放大器20对数据寄存器21传输数据的情况下，按照预先设定的顺序传输数据。另一方面，在第2单元读出中，从读出放大器20对数据寄存器21传输的第1次的数据基于第2单元读出的列地址CA而决定。因此，当高速缓冲存储器读出的列地址CA与第2单元读出的列地址CA不同时，从读出放大器20向数据寄存器21的数据传输处于未完的状态，所以NAND型闪速存储器100无法输出数据。在该情况下，NAND型闪速存储器100也可以将表示无法读出的错误信号发送至控制器200。或者，NAND型闪速存储器100也可以直至期间tR1结束为止，也就是说，直至从读出放大器20向数据寄存器21的数据传输结束为止，使高速缓冲存储器读出为等待状态。也就是说，NAND型闪速存储器100也可以使等待期间tWHR1延长直至期间tR1结束为止。此外，在期间tR1结束后，向数据寄存器21的数据的传输结束，所以控制器200也可以在高速缓冲存储器读出中指定不同的列地址CA。以下，将取入第2单元读取指令“YYh”之后至期间tR1结束为止的期间称为“列地址变更禁止期间tIHB”。

NAND型闪速存储器100即便在期间tR2后，期间tR1未结束的状态下，也能够基于读取使能信号REn，开始读出数据RD的发送。因此，在期间tR2后至期间tR1结束为止的期间(以下，称为“期间t(R1－R2)”)中，NAND型闪速存储器100与高速缓冲存储器读出并行地将剩余的数据从读出放大器20传输至数据寄存器21。

1.3.3关于NAND型闪速存储器中的读出动作的整体的流程

其次，使用图12对NAND型闪速存储器100中的读出动作的整体的流程进行说明。

如图12所示，NAND型闪速存储器100从控制器200接收单元读出命令(步骤S1)。

定序器15在接收到第1单元读出命令的情况下(步骤S2_是)，开始第1单元读出(步骤S3)。此时，就绪/忙碌信号R/Bn设为“L”电平。更具体来说，读出放大器20从存储器单元阵列18读出数据，并将读出的数据传输至数据寄存器21。

当从读出放大器20向数据寄存器21的数据的传输结束时，定序器15使就绪/忙碌信号R/Bn为“H”电平，并结束第1单元读出(步骤S4)。

其次，定序器15从控制器200接收高速缓冲存储器读出命令(步骤S5)。

定序器15基于高速缓冲存储器读出命令，开始高速缓冲存储器读出(步骤S6)。更具体来说，定序器15基于读取使能信号REn，将数据发送至控制器200。

当向控制器200的数据的发送结束时，定序器15结束高速缓冲存储器读出(步骤S7)。

在步骤S2中，定序器15在接收到第2单元读出命令的情况下(步骤S2_否)，开始第2单元读出(步骤S4)。此时，就绪/忙碌信号R/Bn设为“L”电平。

当从读出放大器20向数据寄存器21的前导列的列数据的传输结束时，定序器15将就绪/忙碌信号R/Bn设为“H”电平(步骤S9)。

在将就绪/忙碌信号R/Bn设为“H”电平之后，读出放大器20也将剩余的数据传输至数据寄存器21。而且，当剩余的数据的传输结束时(步骤S10)，定序器15结束第2单元读出。

当读出放大器20将剩余的数据传输至数据寄存器21的期间，接收高速缓冲存储器读出命令时(步骤S5)，定序器15开始高速缓冲存储器读出命令(步骤S6)。而且，当读出放大器20的数据传输结束(步骤S10)，且向控制器200的数据的发送结束时，定序器15结束高速缓冲存储器读出(步骤S7)。

1.4关于第2单元读出中的数据传输的具体例

其次，关于第2单元读出中的数据传输的具体例说明2个例。

1.4.1关于传输与位线BL0～BL63对应的数据的情况

首先，使用图13～图17对传输与位线BL0～BL63对应的数据的情况进行说明。在图13～图17的例中，为了简化说明，对传输与位线BL0～BL63对应的数据的情况进行说明。

如图13所示，当接收第2单元读出命令时，定序器15将就绪/忙碌信号R/Bn及内部忙碌信号设为“L”电平，开始第2单元读出。也就是说，开始期间tR2及期间tR1。基于第2单元读出命令，读出放大器单元SAU0～SAU63经由对应的位线BL0～BL63而从存储器单元晶体管MT读出数据。以下，将与位线BL0～BL63对应的数据表述为数据D0～D63。

如图14所示，其次，读出放大器20通过向锁存电路XDL的第1次的数据传输，传输前导列的数据D0～D7。更具体来说，从读出放大器单元SAU0经由总线DBUS0而对锁存电路XDL0传输数据D0。同样地，从读出放大器单元SAU1～SAU7经由总线DBUS1～DBUS7而对锁存电路XDL1～XDL7传输数据D1～D7。第1次的数据传输结束后，将就绪/忙碌信号R/Bn设为“H”电平，期间tR2结束。也就是说，在期间tR2中，进行图13及图14中所说明的向读出放大器20的数据的读出、与从读出放大器20向数据寄存器21的前导列的数据传输。控制器200当确认就绪/忙碌信号R/Bn恢复为“H”电平时，将高速缓冲存储器读出命令发送至NAND型闪速存储器100。

如图15所示，其次，定序器15基于高速缓冲存储器读出命令，将储存在锁存电路XDL0～XDL7中的前导列的数据D0～D7经由数据线IO0～I07而输出至控制器200。NAND型闪速存储器100在接收高速缓冲存储器读出命令并输出前导列的数据的期间，也与这些处理并行地进行从读出放大器20向数据寄存器21的数据传输。更具体来说，读出放大器20在从第1次的数据传输将前导列的数据D0～D7输出至控制器200的期间，也继续向锁存电路XDL的数据的传输，例如，将第2～第5列的数据D8～D39传输至锁存电路XDL8～XDL39。

如图16所示，接下来，定序器15基于高速缓冲存储器读出命令，将第2列的数据D8～D15经由数据线IO0～IO7而输出至控制器200。该期间，在读出放大器20中，例如将第6～第8列的数据D40～D63传输至锁存电路XDL40～XDL63，从读出放大器20向数据寄存器21的数据传输结束。随着数据传输的结束，将内部忙碌信号设为“H”电平，期间tR1结束。因此，在期间t(R1－R2)中，高速缓冲存储器读出与从读出放大器20向数据寄存器21的数据传输并行地进行。

如图17所示，在从读出放大器20向数据寄存器21的数据传输结束后高速缓冲存储器读出也继续，例如，将第3列的数据D16～D23经由数据线IO0～IO7而输出至控制器200。然后，基于高速缓冲存储器读出命令，将储存在数据寄存器21中的其它数据也输出至控制器200。

1.4.2关于传输与位线BL0～BL6399对应的数据的情况

其次，使用图18对传输与位线BL0～BL6339对应的数据的情况进行说明。

如图18所示，与位线BL0～BL6399对应而设置着锁存电路XDL0～XDL6399。而且，通过从读出放大器20向数据寄存器21的第1次的数据传输，将与列0～99对应的列数据传输至锁存电路XDL0～XDL7、XDL64～XDL71、…、XDL6336～XDL6343。在第1次的数据传输结束后，将就绪/忙碌信号R/Bn设为“H”电平，NAND型闪速存储器100接收高速缓冲存储器读出命令。

定序器15基于高速缓冲存储器命令，将列0～99的列数据经由数据线IO0～I07而依次输出至控制器200。与此处理并行，读出放大器20进行第2次以后的数据传输，将其它列的列数据传输至数据寄存器21。与列0～99对应的列数据输出后，定序器15将列100～799的列数据经由数据线IO0～I07而依次输出至控制器200。

1.5关于本实施方式中的效果

如果为本实施方式的构成，那么能够提高处理能力。以下，对本效果进行详细叙述。

例如，从存储器单元阵列18向数据寄存器21的数据传输结束为止的期间tR1包含从存储器单元阵列18将数据读出至读出放大器20的读出期间、及从读出放大器20向数据寄存器21的数据传输期间。例如，在多个读出放大器单元SAU与多个锁存电路XDL由共通的总线DBUS连接的情况下，将数据系列地发送至多个锁存电路XDL(进行多次数据的传输)。更具体来说，例如，从存储器单元阵列18经由依次配置的8根位线BL而读出的8位的数据，相当于列数据。而且，在将连接在该依次配置的8根位线BL的8个读出放大器单元SAU经由1个总线DBUS而连接在8个锁存电路XDL的情况下，为了数据寄存器21输出1列量的数据，必须从读出放大器20对数据寄存器21传输8次数据。

相对于此，在本实施方式的构成中，依次配置的多个位线BL在BL连接电路BHU中，连接在与不同的数据线IO对应的读出放大器线SAL(读出放大器单元SAU)。因此，数据寄存器21能够通过1次的数据传输，从读出放大器20接收与依次配置的多个位线BL对应的列数据。由此，能够使成为数据寄存器21能够输出列数据的状态为止的期间变短。

进而，如果为本实施方式的构成，那么半导体存储装置在单元读出中具备第1单元读出与第2单元读出的2个模式。而且，控制器200在单元读出与高速缓冲存储器读出为相同的列地址CA的情况下，能够选择第2单元读出。在第1单元读出的情况下，在从读出放大器20向数据寄存器21的读出数据的传输结束之后，将就绪/忙碌信号设为“H”电平(就绪状态)，能够进行高速缓冲存储器读出。相对于此，在第2单元读出的情况下，读出放大器20能够在向数据寄存器21的第1次的数据传输中，将由第2单元读出指定的列地址CA的前导列的列数据传输至数据寄存器21。而且，半导体存储装置在前导列的列数据的传输结束之后，能够使就绪/忙碌信号为“H”电平(就绪状态)。而且，半导体存储装置即便在从读出放大器20向数据寄存器21的数据传输未结束的状态下，也能够接收高速缓冲存储器读出命令并开始数据的输出。例如，在从半导体存储装置读出8列量的列数据的情况下，在第1单元读出中，利用8次的数据传输，将8列量的列数据从读出放大器20传输至数据寄存器21之后，能够执行高速缓冲存储器读出。相对于此，在第2单元读出中，利用第1次的数据传输，将前导列的列数据从读出放大器20传输至数据寄存器21之后，能够执行高速缓冲存储器读出。而且，在第2单元读出中，与高速缓冲存储器读出并行，将剩余的7列量的列数据从读出放大器20传输至数据寄存器21。因此，在第2单元读出中，能够使高速缓冲存储器读出动作早开始7次数据传输期间的量。也就是说，半导体存储装置能够使从接收单元读出命令之后至接收高速缓冲存储器读出命令为止的期间变短。因此，能够提高半导体存储装置的处理能力。

2.第2实施方式

其次，对第2实施方式进行说明。在第2实施方式中，对无高速缓冲存储器读出的读出命令的情况进行说明。以下，仅对与第1实施方式不同的方面进行说明。

2.1关于第1单元读出中的控制器的动作

首先，使用图19对第1单元读出中的控制器200的动作进行说明。

如图19所示，控制器200与第1实施方式的图10同样地，将第1单元读出命令发送至NAND型闪速存储器100。更具体来说，控制器200依次发送指令“00h”、列地址CA及行地址RA、第1读取指令“30h”。

NAND型闪速存储器100在开始单元读出，向数据寄存器21的数据传输结束为止的期间tR1中，使就绪/忙碌信号R/Bn及内部忙碌信号为“L”电平。

控制器200在就绪/忙碌信号R/Bn成为“H”电平之后，发送“L”电平的读取使能信号REn。

2.2关于第2单元读出中的控制器的动作

其次，使用图20对第2单元读出中的控制器200的动作进行说明。以下，仅对与图19不同的方面进行说明。

如图20所示，控制器200与第1实施方式的图11同样地，将第2单元读出命令发送至NAND型闪速存储器100。更具体来说，控制器200依次发送指令“XXh”、列地址CA及行地址RA、第2单元读取指令“YYh”。

NAND型闪速存储器100在开始单元读出，向数据寄存器21的前导列的列数据传输结束为止的期间tR2中，使就绪/忙碌信号R/Bn为“L”电平。

控制器200在就绪/忙碌信号R/Bn成为“H”电平之后，发送“L”电平的读取使能信号REn。NAND型闪速存储器100基于读取使能信号REn，将读出数据RD发送至控制器200。

2.3关于本实施方式的效果

如果为本实施方式的构成，那么获得与第1实施方式相同的效果。

3.第3实施方式

其次，对第3实施方式进行说明。在第3实施方式中，对在第2单元读出中，从读出放大器20对数据寄存器21传输数据之前，将就绪/忙碌信号R/Bn设为“H”电平的情况进行说明。以下，仅对与第1及第2实施方式不同的方面进行说明。

3.1关于第2单元读出中的控制器的动作

使用图21对第2单元读出中的控制器200的动作进行说明。

如图21所示，控制器200与第1实施方式的图11同样地，将第2单元读出命令发送至NAND型闪速存储器100。更具体来说，控制器200依次发送指令“XXh”、列地址CA及行地址RA、第2单元读取指令“YYh”。

NAND型闪速存储器100根据第2单元读取指令“YYh”，开始从存储器单元阵列18向读出放大器20的数据读出。此时，就绪/忙碌信号R/Bn及内部忙碌信号均设为“L”电平(忙碌状态)。在本实施方式中，在第2单元读出中，不执行从读出放大器20向数据寄存器21的数据传输。当从存储器单元阵列18向读出放大器20的数据的读出结束时，NAND型闪速存储器100使就绪/忙碌信号R/Bn及内部忙碌信号为“H”电平。

以下，将读出放大器20开始数据读出之后至结束为止的期间称为“期间tR3”。期间tR3由于不包含向数据寄存器21的数据传输期间，所以成为比期间tR2短的期间。

控制器200当确认就绪/忙碌信号R/Bn恢复为“H”电平(就绪状态)时，将高速缓冲存储器读出命令发送至NAND型闪速存储器100。更具体来说，控制器200依次发送指令“05h”、列地址CA及行地址RA、高速缓冲存储器读取指令“E0h”。

在本实施方式中，由于在第2单元读出结束的时间点不进行从读出放大器20向数据寄存器21的数据传输，所以高速缓冲存储器读出的列地址CA与第2单元读出的列地址CA也可以不同。

NAND型闪速存储器100基于高速缓冲存储器读出的列地址CA，执行从读出放大器20向数据寄存器21的数据传输(以下，将该期间设为“期间tCT”)。

控制器200在与第2单元读取指令“YYh”对应的写入使能信号WEn从“L”电平上升至“H”电平之后，经过等待期间tWHR2之后，发送“L”电平的读取使能信号REn。在该情况下，等待期间tWHR2设定比将由高速缓冲存储器读出指定的列地址CA的前导列的列数据传输至数据寄存器21为止的期间长的期间。例如，等待期间tWHR2由于包含列数据的传输期间，所以比在第1实施方式中所说明的等待期间tWHR1长。

NAND型闪速存储器100基于读取使能信号REn，将读出数据RD发送至控制器200。而且，NAND型闪速存储器100与高速缓冲存储器读出并行，将数据从读出放大器20传输至数据寄存器21。

3.2关于本实施方式中的效果

如果为本实施方式的构成，那么获得与第1及第2实施方式相同的效果。

进而，如果为本实施方式的构成，那么在高速缓冲存储器读出中，能够选择与第2单元读出不同的列地址CA。

4.变化例等

所述实施方式的半导体存储装置包括：存储器单元阵列(18)，包含第1至第6存储器单元(MT)；第1至第3位线(BL0-BL2)，分别连接在第1至第3存储器单元，且沿着第1方向依次配置；第4至第6位线(BL8-BL10)，分别连接在第4至第6存储器单元，且沿着第1方向依次配置；读出放大器，包含分别连接在第1至第6位线的第1至第6读出电路(SAU0～SAU2、SAU8～SAD10)，且第1读出电路(SAU0)与第4读出电路(SAU8)沿着第2方向相邻，第2读出电路(SAU1)与第5读出电路(SAU9)沿着第2方向相邻，第3读出电路(SAU2)与第6读出电路(SAU10)沿着第2方向相邻；所述数据寄存器，包含分别连接在第1至第6读出电路的第1至第6锁存电路(XDL0～XDL2、XDL8～XDL10)，且第1及第4锁存电路(XDL0、XDL8)经由第1总线(DBUS0)而连接在第1及第4读出电路，第2及第5锁存电路(XDL1、XDL9)经由第2总线(DBUS1)而连接在第2及第5读出电路，第3及第6锁存电路(XDL2、XDL10)经由第3总线(DBUS2)而连接在第3及第6读出电路；以及输入输出电路(10)，与第1及第4锁存电路经由第1数据线(IO0)而连接，与第2及第5锁存电路经由第2数据线(IO1)而连接，与第3及第6锁存电路经由第3数据线(IO2)而连接。

通过应用所述实施方式，能够提供能够提高处理能力的半导体存储装置。

此外，实施方式并不限定于所述说明的方式，能够进行各种变化。

例如，所述实施方式也可以应用于在半导体衬底上二维地配置着存储器单元晶体管MT的平面型NAND型闪速存储器。

进而，所谓所述实施方式中的“连接”，也包含其间介置例如晶体管或电阻等其它某些构件而间接地连接的状态。

进而，所谓所述实施方式中的“相邻”，也包含其间介置层间绝缘膜而配置的状态。

此外，在与本发明相关的各实施方式中，也可以如以下所述。例如，存储器单元晶体管MT能够保存2位(4值)的数据，且在使保存4值的任一个时的阈值电平从低到高为Er电平(删除电平)、A电平、B电平、及C电平时，

(1)在读出动作中，

对在A电平的读出动作中选择的字线施加的电压例如为0V～0.55V之间。并不限定于此，也可以设为0.1V～0.24V、0.21V～0.31V、0.31V～0.4V、0.4V～0.5V、及0.5V～0.55V的任一者之间。

对在B电平的读出动作中选择的字线施加的电压例如为1.5V～2.3V之间。并不限定于此，也可以设为1.65V～1.8V、1.8V～1.95V、1.95V～2.1V、及2.1V～2.3V的任一者之间。

对在C电平的读出动作中选择的字线施加的电压例如为3.0V～4.0V之间。并不限定于此，也可以设为3.0V～3.2V、3.2V～3.4V、3.4V～3.5V、3.5V～3.6V、及3.6V～4.0V的任一者之间。

作为读出动作时间(tR)，也可以设为例如25μs～38μs、38μs～70μs、或70μs～80μs之间。

(2)写入动作如上所述包含编程动作及验证动作。在写入动作中，

对在编程动作时选择的字线最初施加的电压例如为13.7V～14.3V之间。并不限定于此，例如也可以设为13.7V～14.0V及14.0V～14.6V的任一者之间。

也可以改变写入第奇数个字线时的对所选择的字线最初施加的电压与写入第偶数个字线时的对所选择的字线最初施加的电压。

在使编程动作为ISPP方式(Incremental Step Pulse Program，增量步进脉冲编程)时，作为步进(stepup)电压，例如可列举0.5V左右。

作为施加至非选择的字线的电压，例如也可以设为6.0V～7.3V之间。并不限定于该情况，例如也可以设为7.3V～8.4V之间，也可以设为6.0V以下。

也可以利用非选择的字线为第奇数个字线还是第偶数个字线来改变施加的通路电压。

作为写入动作的时间(tProg)，例如也可以设为1700μs～1800μs、1800μs～1900μs、或1900μs～2000μs之间。

(3)在删除动作中，

对形成在半导体衬底上部且在上方配置着所述存储器单元的阱最初施加的电压例如为12V～13.6V之间。并不限定于该情况，例如也可以为13.6V～14.8V、14.8V～19.0V、19.0～19.8V、或19.8V～21V之间。

作为删除动作的时间(tErase)，例如也可以设为3000μs～4000μs、4000μs～5000μs、或4000μs～9000μs之间。

(4)平面型NAND型闪速存储器中的存储器单元的构造，

具有在半导体衬底(硅衬底)上经由膜厚为4～10nm的隧道绝缘膜而配置的电荷储存层。该电荷储存层能够设为膜厚为2～3nm的SiN、或SiON等绝缘膜与膜厚为3～8nm的多晶硅的积层构造。另外，也可以在多晶硅中添加Ru等金属。在电荷储存层之上具有绝缘膜。该绝缘膜例如具有由膜厚为3～10nm的下层High-k膜与膜厚为3～10nm的上层High-k膜夹持的膜厚为4～10nm的氧化硅膜。High-k膜可列举HfO等。另外，氧化硅膜的膜厚能够设为比High-k膜的膜厚更厚。在绝缘膜上经由膜厚为3～10nm的功函数调整用的材料而形成着膜厚为30nm～70nm的控制电极。此处，功函数调整用的材料为TaO等金属氧化膜、TaN等金属氮化膜。控制电极能够使用W等。

另外，能够在存储器单元间形成气隙。

对本发明几个实施方式进行了说明，但这些实施方式是作为示例而提出的，并不意图限定发明的范围。这些实施方式能够以其其各种方式实施，在不脱离发明的主旨的范围内，能够进行各种省略、置换、变更。这些实施方式或实施方式的变化包含在发明的范围或主旨中，并且包含在权利要求书中所记载的发明与其均等的范围中。

[符号的说明]

1 存储器系统

2 主机设备

10 输入输出电路

11 逻辑控制电路

12 状态寄存器

13 地址寄存器

14 指令寄存器

15 定序器

16 就绪/忙碌电路

17 电压产生电路

18 存储器单元阵列

19 行解码器

20 读出放大器

21 数据寄存器

22 列解码器

30 半导体衬底

31 n型阱

32 p型阱

33 n⁺型扩散层

34、40 配线层

35 半导体层

36 隧道绝缘膜

37 电荷储存层

38 阻挡绝缘膜

39 接触插塞

50～61、70～77、80、81 晶体管

62 电容元件

100 NAND型闪速存储器

200 控制器

210 主机接口电路

220 内置存储器

230 处理器

240 缓冲存储器

250 NAND接口电路

260 ECC电路

Claims

1.一种半导体存储装置，其特征在于具备：

存储器单元阵列，包含第1至第6存储器单元；

第1至第3位线，分别连接在所述第1至第3存储器单元，且沿着第1方向依次配置；

第4至第6位线，分别连接在所述第4至第6存储器单元，且沿着所述第1方向依次配置；

读出放大器，包含分别连接在所述第1至第6位线的第1至第6读出电路，且所述第1读出电路与所述第4读出电路沿着第2方向相邻，所述第2读出电路与所述第5读出电路沿着所述第2方向相邻，所述第3读出电路与所述第6读出电路沿着所述第2方向相邻；

数据寄存器，包含分别连接在所述第1至第6读出电路的第1至第6锁存电路，且所述第1及第4锁存电路经由第1总线而连接在所述第1及第4读出电路，所述第2及第5锁存电路经由第2总线而连接在所述第2及第5读出电路，所述第3及第6锁存电路经由第3总线而连接在所述第3及第6读出电路；以及

输入输出电路，与所述第1及第4锁存电路经由第1数据线而连接，与所述第2及第5锁存电路经由第2数据线而连接，与所述第3及第6锁存电路经由第3数据线而连接；且

在从所述读出放大器对所述数据寄存器传输数据的情况下，利用第1次的传输动作，将所述第1至第3读出电路读出的所述数据分别传输至所述第1至第3锁存电路，利用第2次的所述传输动作，将所述第4至第6读出电路读出的所述数据分别传输至所述第4至第6锁存电路。

2.一种半导体存储装置，其特征在于具备：

存储器单元阵列，包含第1至第6存储器单元；

读出动作包含：第1读出动作，将数据从所述存储器单元阵列读出至所述数据寄存器；及第2读出动作，将所述数据从所述数据寄存器经由所述输入输出电路而输出至外部；

在所述第1读出动作的列地址与所述第2读出动作的列地址不一致的情况下，就绪/忙碌信号在从所述存储器单元阵列向所述读出放大器的所述数据的读出开始之后至向所述数据寄存器的所述数据的传输结束为止的第1期间，表示忙碌状态，

在所述第1读出动作的所述列地址与所述第2读出动作的所述列地址一致的情况下，所述就绪/忙碌信号在从所述存储器单元阵列向所述读出放大器的所述数据的所述读出开始之后至向所述数据寄存器的第1次的所述数据的传输结束为止的第2期间，表示所述忙碌状态。

3.根据权利要求2所述的半导体存储装置，其特征在于：所述第2期间比所述第1期间短。

4.根据权利要求2所述的半导体存储装置，其特征在于：在所述第2期间将所述第1至第3存储器单元的数据从所述读出放大器传输至所述数据寄存器之后，与在所述第2读出动作中将所述第1至第3存储器单元的所述数据从所述数据寄存器输出至所述输入输出电路并行地，将所述第4至第6存储器单元的数据从所述读出放大器传输至所述数据寄存器。

5.一种半导体存储装置，其特征在于具备：

存储器单元阵列，包含第1至第6存储器单元；

读出动作包含：第1读出动作，将数据从所述存储器单元阵列经由所述读出放大器而读出至所述数据寄存器；及第2读出动作，将所述数据从所述数据寄存器经由所述输入输出电路而输出至外部；

在所述第1读出动作中，就绪/忙碌信号在从所述存储器单元阵列向所述读出放大器的所述数据的读出开始之后，至从所述存储器单元阵列向所述读出放大器的所述数据的所述读出结束为止的第3期间，表示忙碌状态，且从所述读出放大器向所述数据寄存器的所述数据的传输基于所述第2读出动作的列地址执行。

6.根据权利要求5所述的半导体存储装置，其特征在于：在将所述第1至第3存储器单元的数据从所述读出放大器传输至所述数据寄存器之后，与在所述第2读出动作中将所述第1至第3存储器单元的所述数据从所述数据寄存器输出至所述输入输出电路并行地，将所述第4至第6存储器单元的数据从所述读出放大器传输至所述数据寄存器。

7.根据权利要求2或5所述的半导体存储装置，其特征在于：在从所述读出放大器对所述数据寄存器传输数据的情况下，利用第1次的传输动作，将所述第1至第3读出电路读出的所述数据分别传输至所述第1至第3锁存电路，利用第2次的所述传输动作，将所述第4至第6读出电路读出的所述数据分别传输至所述第4至第6锁存电路。