半導體記憶裝置
本發明之實施形態係關於一種半導體記憶裝置。
作為半導體記憶裝置，已知有NAND型快閃記憶體。
實施形態提供一種能夠提高處理能力之半導體記憶裝置。 上述實施形態之半導體記憶裝置包括：記憶胞陣列，其包含第1至第6記憶胞；第1至第3位元線，其等分別連接於第1至第3記憶胞，且沿著第1方向依次配置；第4至第6位元線，其等分別連接於第4至第6記憶胞，且沿著第1方向依次配置；感測放大器，其包含分別連接於第1至第6位元線之第1至第6感測電路，且第1感測電路與第4感測電路沿著第2方向相鄰，第2感測電路與第5感測電路沿著第2方向相鄰，第3感測電路與第6感測電路沿著第2方向相鄰；上述資料暫存器，其包含分別連接於第1至第6感測電路之第1至第6鎖存電路，且第1及第4鎖存電路經由第1匯流排而連接於第1及第4感測電路，第2及第5鎖存電路經由第2匯流排而連接於第2及第5感測電路，第3及第6鎖存電路經由第3匯流排而連接於第3及第6感測電路；以及輸入輸出電路，其經由第1資料線而與第1及第4鎖存電路連接，經由第2資料線而與第2及第5鎖存電路連接，經由第3資料線而與第3及第6鎖存電路連接。
以下，參照圖式對實施形態進行說明。於該說明時，於所有圖中，對共通之部分標註共通之參照符號。 1.第1實施形態 對第1實施形態之半導體記憶裝置進行說明。以下，作為半導體記憶裝置，列舉於半導體基板上方三維地積層有記憶胞電晶體而成之三維積層型NAND型快閃記憶體為例進行說明。 如圖1所示，記憶體系統1具備NAND型快閃記憶體100及控制器200。控制器200及NAND型快閃記憶體100例如亦可以由其等之組合構成一個半導體記憶裝置，作為其例，可列舉如SDTM(Secure Digital Touch Memory，安全數位接觸式記憶體)卡般之記憶卡、或SSD(solid state drive，固態驅動器)等。 NAND型快閃記憶體100具備複數個記憶胞電晶體，且非揮發地記憶資料。NAND型快閃記憶體100利用NAND匯流排與控制器200連接，且基於來自控制器200之命令而動作。更具體而言，NAND型快閃記憶體100與控制器200進行例如8位元之信號DQ0～DQ7(以下，於不限定DQ0～DQ7之情形時僅表述為信號DQ、或信號DQ[7：0])之發送接收。信號DQ0～DQ7例如包含資料、位址、及指令。又，NAND型快閃記憶體100自控制器200接收例如晶片使能信號CEn、指令鎖存使能信號CLE、位址鎖存使能信號ALE、寫入使能信號WEn、及讀取使能信號REn。而且，NAND型快閃記憶體100對控制器200發送就緒/忙碌信號R/Bn。 晶片使能信號CEn係用以使NAND型快閃記憶體100啟用之信號，例如以Low(低)(“L”)位準斷定。指令鎖存使能信號CLE係表示信號DQ為指令之信號，例如以High(高)(“H”)位準斷定。位址鎖存使能信號ALE係表示信號DQ為位址之信號，例如以“H”位準斷定。寫入使能信號WEn係用以將接收到之信號向NAND型快閃記憶體100內取入之信號，且每次自控制器200接收指令、位址、及資料等時，例如以“L”位準斷定。因此，每次觸發寫入使能信號WEn時，信號DQ被取入至NAND型快閃記憶體100。讀取使能信號REn係用以使控制器200自NAND型快閃記憶體100讀出資料之信號。讀取使能信號REn例如以“L”位準斷定。因此，NAND型快閃記憶體100基於觸發之讀取使能信號REn，將信號DQ輸出至控制器200。就緒/忙碌信號R/Bn係表示NAND型快閃記憶體100為忙碌狀態還是就緒狀態(無法自控制器200接收指令之狀態還是能夠自控制器200接收指令之狀態)之信號，且例如於NAND型快閃記憶體100為忙碌狀態時成為“L”位準。 控制器200響應來自主機設備2之命令，對NAND型快閃記憶體100命令資料之讀出、寫入、刪除等。又，控制器200管理NAND型快閃記憶體100之記憶體空間。 控制器200包含主機介面電路210、內置記憶體(RAM(Random Access Memory，隨機存取記憶體))220、處理器(CPU(Central Processing Unit，中央處理單元))230、緩衝記憶體240、NAND介面電路250、及ECC(Error Correcting Code，錯誤校正碼)電路260。 主機介面電路210經由控制器匯流排而與主機設備2連接，負責與主機設備2之通信。主機介面電路210將自主機設備2接收之命令及資料傳輸至處理器230及緩衝記憶體240。又，主機介面電路210響應處理器230之命令，將緩衝記憶體240內之資料向主機設備2傳輸。 NAND介面電路250經由NAND匯流排而與NAND型快閃記憶體100連接，負責與NAND型快閃記憶體100之通信。NAND介面電路250將自處理器230接收之命令傳輸至NAND型快閃記憶體100。又，NAND介面電路250於寫入時，將緩衝記憶體240內之寫入資料傳輸至NAND型快閃記憶體100。進而，NAND介面電路250於讀出時，將自NAND型快閃記憶體100讀出之資料傳輸至緩衝記憶體240。 處理器230對控制器200整體之動作進行控制。又，處理器230根據主機設備2之命令而發行各種指令，並發送至NAND型快閃記憶體100。例如，處理器230於自主機設備2接收到寫入命令時，響應該寫入命令，將寫入命令發送至NAND型快閃記憶體100。讀出及刪除時亦相同。又，處理器230執行損耗均衡(wear levelling)等用以管理NAND型快閃記憶體100之各種處理。進而，處理器230執行各種運算。例如，處理器230執行資料之加密處理或隨機化處理等。 ECC電路260執行資料之錯誤訂正(ECC：Error Checking and Correcting，錯誤檢驗與校正)處理。 內置記憶體220例如為DRAM(Dynamic Random Access Memory，動態隨機存取記憶體)等半導體記憶體，且用作處理器230之作業區域。而且，內置記憶體220保持用以管理NAND型快閃記憶體100之韌體或各種管理表等。 1.1.2關於半導體記憶裝置之構成 其次，使用圖2對半導體記憶裝置之構成進行說明。再者，於圖2中，由箭頭線表示各區塊間之連接之一部分，但區塊間之連接並不限定於此。 如圖2所示，NAND型快閃記憶體100包含輸入輸出電路10、邏輯控制電路11、狀態暫存器12、位址暫存器13、指令暫存器14、定序器15、就緒/忙碌電路16、電壓產生電路17、記憶胞陣列18、列解碼器19、感測放大器20、資料暫存器21、及行解碼器22。 輸入輸出電路10對與控制器200之信號DQ之輸入輸出進行控制。更具體而言，輸入輸出電路10具備輸入電路及輸出電路。輸入電路將自控制器200接收之資料DAT(寫入資料WD)發送至資料暫存器21，將位址ADD發送至位址暫存器13，將指令CMD發送至指令暫存器14。輸出電路將自狀態暫存器12接收之狀態資訊STS、自資料暫存器21接收之資料DAT(讀出資料RD)、及自位址暫存器13接收之位址ADD發送至控制器200。輸入輸出電路10與資料暫存器21經由資料匯流排而連接。更具體而言，例如，資料匯流排信號包含與DQ0～DQ7對應之8根資料線IO0～IO7。再者，資料線IO之根數並不限定於8根，亦可為16根或32根，能夠任意地設定。 邏輯控制電路11自控制器200接收例如晶片使能信號CEn、指令鎖存使能信號CLE、位址鎖存使能信號ALE、寫入使能信號WEn、及讀取使能信號REn。而且，邏輯控制電路11根據接收到之信號，對輸入輸出電路10及定序器15進行控制。 狀態暫存器12例如暫時保持資料之寫入、讀出、及刪除動作中之狀態資訊STS，並對控制器200通知動作是否正常結束。 位址暫存器13暫時保持經由輸入輸出電路10而自控制器200接收之位址ADD。而且，位址暫存器13將列位址RA向列解碼器19傳輸，將行位址CA傳輸至行解碼器22。 指令暫存器14暫時保存經由輸入輸出電路10而自控制器200接收之指令CMD，並傳輸至定序器15。 定序器15對NAND型快閃記憶體100整體之動作進行控制。更具體而言，定序器15根據指令暫存器14所保持之指令CMD，對例如狀態暫存器12、就緒/忙碌電路16、電壓產生電路17、列解碼器19、感測放大器20、資料暫存器21、及行解碼器22等進行控制，並執行寫入動作、讀出動作、及刪除動作等。 就緒/忙碌電路16根據定序器15之動作狀況，將就緒/忙碌信號R/Bn發送至控制器200。 電壓產生電路17根據定序器15之控制，產生寫入動作、讀出動作、及刪除動作所需要之電壓，並將該產生之電壓供給至例如記憶胞陣列18、列解碼器19、及感測放大器20等。列解碼器19及感測放大器20將自電壓產生電路17供給之電壓施加至記憶胞陣列18內之記憶胞電晶體。 記憶胞陣列18具備包含與列及行建立對應關係之非揮發性之記憶胞電晶體(以下，亦表述為「記憶胞」)之複數個區塊BLK(BLK0、BLK1…、BLK(L－1))(L為2以上之整數)。各區塊BLK包含複數個串單元SU(SU0、SU1、SU2、SU3、…)。而且，各串單元SU包含複數個NAND串SR。再者，記憶胞陣列18內之區塊BLK數及區塊BLK內之串單元SU數為任意。關於記憶胞陣列18之詳細情況將於下文敍述。 列解碼器19將列位址RA解碼。列解碼器19基於解碼結果，選擇區塊BLK之任一個，進而選擇任一個串單元SU。而且，列解碼器19將必要之電壓施加至區塊BLK。 感測放大器20於讀出動作時將自記憶胞陣列18讀出之資料感測。而且，感測放大器20將讀出資料RD發送至資料暫存器21。又，感測放大器20於寫入動作時，將寫入資料WD發送至記憶胞陣列18。 資料暫存器21具備複數個鎖存電路。鎖存電路保持寫入資料WD及讀出資料RD。例如，於寫入動作中，資料暫存器21暫時保持自輸入輸出電路10接收之寫入資料WD，並發送至感測放大器20。又，例如，於讀出動作中，資料暫存器21暫時保持自感測放大器20接收之讀出資料RD，並發送至輸入輸出電路10。 行解碼器22例如於寫入動作、讀出動作、及刪除動作時，將行位址CA解碼，並根據解碼結果選擇資料暫存器21內之鎖存電路。 1.1.3關於記憶胞陣列之構成 其次，使用圖3對記憶胞陣列18之構成進行說明。圖3之例表示了區塊BLK0，但其他區塊BLK之構成亦相同。 如圖3所示，區塊BLK0包含例如4個串單元SU(SU0～SU3)。而且，各串單元SU包含複數個NAND串SR。NAND串SR之各者包含例如8個記憶胞電晶體MT0～MT7、以及選擇電晶體ST1及ST2。以下，於不限定記憶胞電晶體MT0～MT7之情形時，表述為記憶胞電晶體MT。記憶胞電晶體MT具備控制閘極及電荷儲存層，且非揮發地保持資料。 再者，記憶胞電晶體MT既可為電荷儲存層使用絕緣膜之MONOS型，亦可為電荷儲存層使用導電層之FG型。以下，於本實施形態中，以MONOS型為例進行說明。又，記憶胞電晶體MT之個數並不限定於8個，亦可以為16個或32個、64個、128個等，其數量並不限定。進而，選擇電晶體ST1及ST2之個數為任意，只要分別為1個以上即可。 記憶胞電晶體MT串聯連接於選擇電晶體ST1之源極與選擇電晶體ST2之汲極之間。更具體而言，記憶胞電晶體MT0～MT7之電流路徑串聯連接。而且，記憶胞電晶體MT7之汲極連接於選擇電晶體ST1之源極，記憶胞電晶體MT0之源極連接於選擇電晶體ST2之汲極。 串單元SU0～SU3之各者中之選擇電晶體ST1之閘極分別連接於選擇閘極線SGD0～SGD3。同樣地，串單元SU0～SU3之各者中之選擇電晶體ST2之閘極分別連接於選擇閘極線SGS0～SGS3。以下，於不限定選擇閘極線SGD0～SGD3之情形時，表述為選擇閘極線SGD。於不限定選擇閘極線SGS0～SGS3之情形時，表述為選擇閘極線SGS。再者，各串單元SU之選擇閘極線SGS0～SGS3亦可共通地連接。 處於區塊BLK內之記憶胞電晶體MT0～MT7之控制閘極分別共通連接於字元線WL0～WL7。以下，於不限定字元線WL0～WL7之情形時，表述為字元線WL。 處於串單元SU內之各NAND串SR之選擇電晶體ST1之汲極分別連接於不同之位元線BL0～BL(N－1)(N為2以上之整數)。以下，於不限定位元線BL0～BL(N－1)之情形時，表述為位元線BL。各位元線BL於複數個區塊BLK間將處於各串單元SU內之1個NAND串SR共通地連接。進而，複數個選擇電晶體ST2之源極共通連接於源極線SL。即，串單元SU為連接於不同之位元線BL，且連接於同一選擇閘極線SGD及SGS之NAND串SR之集合體。又，區塊BLK為使字元線WL共通之複數個串單元SU之集合體。而且，記憶胞陣列18為使位元線BL共通之複數個區塊BLK之集合體。 資料之寫入及讀出對連接於任一個串單元SU中之任一個字元線WL之記憶胞電晶體MT一次進行。以下，於資料之寫入及讀出時，將一次選擇之記憶胞電晶體MT之群稱為「記憶胞群組MCG」。而且，將寫入至1個記憶胞群組MCG或讀出之1位元之資料之集合稱為「頁」。 資料之刪除能夠以區塊BLK單位、或小於區塊BLK之單位進行。關於刪除方法，例如記載於稱為“NONVOLATILE SEMICONDUCTOR MEMORY DEVICE”之2011年9月18日申請之美國專利申請案13/235,389號。又，記載於稱為“NON-VOLATILE SEMICONDUCTOR STORAGE DEVICE”之2010年1月27日申請之美國專利申請案12/694,690號。進而，記載於稱為“NONVOLATILE SEMICONDUCTOR MEMORY DEVICE AND DATA ERASE METHOD THEREOF”之2012年5月30日申請之美國專利申請案13/483,610號。該等專利申請案之全體於本申請案說明書中藉由參照而引用。 進而，記憶胞陣列18之構成亦可以為其他構成。即，關於記憶胞陣列18之構成，例如，記載於稱為“三維積層非揮發性半導體記憶體(THREE DIMENSIONAL STACKED NONVOLATILE SEMICONDUCTOR MEMORY)”之2009年3月19日申請之美國專利申請案12/407,403號。又，記載於稱為“三維積層非揮發性半導體記憶體(THREE DIMENSIONAL STACKED NONVOLATILE SEMICONDUCTOR MEMORY)”之2009年3月18日申請之美國專利申請案12/406,524號、稱為“非揮發性半導體記憶裝置及其製造方法(NON-VOLATILE SEMICONDUCTOR STORAGE DEVICE AND METHOD OF MANUFACTURING THE SAME)”之2010年3月25日申請之美國專利申請案12/679,991號、稱為“半導體記憶體及其製造方法(SEMICONDUCTOR MEMORY AND METHOD FOR MANUFACTURING SAME)”之2009年3月23日申請之美國專利申請案12/532,030號。該等專利申請案之全體於本申請案說明書中藉由參照而引用。 1.1.4關於記憶胞陣列之剖面構成 其次，使用圖4對記憶胞陣列18之剖面構成進行說明。圖4之例表示了串單元SU0及SU1之剖面，串單元SU2及SU3之構成亦相同。再者，於圖4中，省略了層間絕緣膜。 如圖4所示，沿著與半導體基板30平行之第1方向D1，設置有於與半導體基板30平行且與第1方向D1垂直之第2方向D2延伸之複數個源極線接點LI。於2個源極線接點LI之間配置有1個串單元SU。源極線接點LI將半導體基板30與設置於較NAND串SR靠上方之未圖示之源極線SL連接。再者，源極線接點LI及NAND串SR之配置能夠任意地設定。例如，亦可於2個源極線接點LI之間設置複數個串單元SU。進而，於圖4之例中，為了簡化說明，表示了於1個串單元SU中，複數個NAND串SR沿著第2方向D2排列為1行之情況，但1個串單元SU中之NAND串SR之排列能夠任意地設定。例如，既可沿著第2方向D2，2行並排地配置，亦可排列為4行之鋸齒配置。 於各串單元SU中，NAND串SR沿著與半導體基板30垂直之第3方向D3形成。更具體而言，於半導體基板30之表面區域設置有n型阱31。而且，於n型阱31之表面區域設置有p型阱32。又，於p型阱32之表面區域之一部分設置有n
+型擴散層33。而且，於p型阱32之上方，選擇閘極線SGS、連接於記憶胞電晶體MT0～MT7之字元線WL0～WL7、及作為選擇閘極線SGD而發揮功能之10層配線層34分別經由未圖示之層間絕緣膜而依次積層。 而且，形成有貫通10層配線層34到達至p型阱32之柱狀之半導體層35。於半導體層35之側面，依次形成隧道絕緣膜36、電荷儲存層37、及阻擋絕緣膜38。半導體層35例如使用多晶矽。隧道絕緣膜36及阻擋絕緣膜38例如使用氧化矽膜。電荷儲存層37例如使用氮化矽膜。半導體層35成為作為NAND串SR之電流路徑而發揮功能，且形成各電晶體之通道之區域。而且，半導體層35之上端經由接觸插塞39而連接於沿著第1方向D1延伸之配線層40。配線層40作為位元線BL而發揮功能。 再者，於圖4之例中，作為選擇閘極線SGD及SGS而發揮功能之配線層34分別設置有1層，但亦可設置複數層。 源極線接點LI沿著第2方向D2具有線形狀。源極線接點LI例如使用多晶矽。而且，源極線接點LI之底面連接於n
+型擴散層33，上表面連接於作為源極線SL而發揮功能之配線層(未圖示)。 1.1.5關於感測放大器及資料暫存器之構成 其次，使用圖5對感測放大器20及資料暫存器21之構成進行說明。 感測放大器20包含與各位元線BL(BL0～BL(N－1))對應而設置之複數個感測放大器單元SAU(SAU0～SAU(N－1)。圖5之例為與1根位元線BL對應之感測放大器單元SAU之電路圖。 再者，於本實施形態中，以將於位元線BL流通之電流感測之電流感測方式之感測放大器單元SAU為例進行說明，但亦可使用電壓感測方式之感測放大器單元SAU。於以下之說明中，將電晶體之源極或汲極之一者稱為「電晶體之一端」，將源極或汲極之另一者稱為「電晶體之另一端」。 資料暫存器21包含與各感測放大器單元SAU分別對應而設置之複數個鎖存電路XDL。鎖存電路XDL暫時保持自感測放大器單元SAU接收之讀出資料RD及自輸入輸出電路10接收之寫入資料WD。更具體而言，輸入輸出電路10接收之寫入資料WD經由鎖存電路XDL而傳輸至感測放大器單元SAU。又，自感測放大器單元SAU接收之讀出資料RD經由鎖存電路XDL而傳輸至輸入輸出電路10。 如圖5所示，感測放大器單元SAU經由BL連接電路BHU而連接於位元線BL。又，感測放大器單元SAU經由DBUS開關電路DSW而連接於資料暫存器21內之鎖存電路XDL。 BL連接電路BHU包含與各位元線BL對應而設置之複數個高耐壓n通道MOS(metal oxide semiconductor，金屬氧化物半導體)電晶體50。電晶體50之一端連接於對應之位元線BL，電晶體50之另一端經由對應之感測放大器線SAL而連接於感測放大器單元SAU。對電晶體50之閘極輸入信號BLS。信號BLS係用以控制位元線BL與感測放大器單元SAU之電連接之信號。 感測放大器單元SAU包含感測電路SA、鎖存電路SDL、及預充電電路LPC。 感測電路SA包含低耐壓n通道MOS電晶體51～60、低耐壓p通道MOS電晶體61、及電容元件62。 對電晶體51之閘極輸入信號BLC。電晶體51之一端連接於感測放大器線SAL，電晶體51之另一端連接於節點SCOM。電晶體51係用以將對應之位元線BL箝位至與信號BLC對應之電位之電晶體。 對電晶體52之閘極輸入信號BLX。電晶體52之一端連接於節點SCOM，電晶體52之另一端連接於節點SSRC。 電晶體53之閘極連接於節點INV_S。電晶體53之一端連接於節點SSRC，電晶體53之另一端連接於節點SRCGND。對節點SRCGND施加例如接地電壓VSS。 電晶體61之閘極連接於節點INV_S。對電晶體61之一端施加電源電壓VDDSA，電晶體61之另一端連接於節點SSRC。 對電晶體54之閘極輸入信號XXL。電晶體54之一端連接於節點SCOM，電晶體54之另一端連接於節點SEN。 對電晶體55之閘極輸入信號HLL。對電晶體55之一端施加電壓VSENP，電晶體55之另一端連接於節點SEN。 電容元件62之一個電極連接於節點SEN，對電容元件62之另一個電極輸入時脈信號CLK。 電晶體57之閘極連接於節點SEN。電晶體57之一端連接於電晶體58之一端，對電晶體57之另一端輸入時脈信號CLK。電晶體57作為感測節點SEN之電壓之感測電晶體發揮功能。 對電晶體58之閘極輸入信號STB。電晶體58之另一端連接於匯流排LBUS。 對電晶體56之閘極輸入信號BLQ。電晶體56之一端連接於節點SEN，電晶體56之另一端連接於匯流排LBUS。例如，於經由匯流排LBUS而將節點SEN進行充電之情形時，電晶體56成為導通狀態。 電晶體59之閘極連接於匯流排LBUS。電晶體59之一端連接於電晶體60之一端，對電晶體59之另一端施加電壓VLSA。電壓VLSA亦可為例如接地電壓VSS。 對電晶體60之閘極輸入信號LSL。電晶體60之另一端連接於節點SEN。 於資料之寫入時，感測電路SA根據鎖存電路SDL之保持資料，控制位元線BL。 鎖存電路SDL包含低耐壓n通道MOS電晶體70～73及低耐壓p通道MOS電晶體74～77。 對電晶體70之閘極輸入信號STL。電晶體70之一端連接於匯流排LBUS，電晶體70之另一端連接於節點LAT_S。 對電晶體71之閘極輸入信號STI。電晶體71之一端連接於匯流排LBUS，電晶體71之另一端連接於節點INV_S。 電晶體72之閘極連接於節點INV_S。電晶體72之一端接地(連接於接地電壓配線)，電晶體72之另一端連接於節點LAT_S。 電晶體73之閘極連接於節點LAT_S。電晶體73之一端接地，電晶體73之另一端連接於節點INV_S。 電晶體74之閘極連接於節點INV_S。電晶體74之一端連接於節點LAT_S，電晶體74之另一端連接於電晶體76之一端。 電晶體75之閘極連接於節點LAT_S。電晶體75之一端連接於節點INV_S，電晶體75之另一端連接於電晶體77之一端。 對電晶體76之閘極輸入信號SLL。對電晶體76之另一端施加電源電壓VDDSA。 對電晶體77之閘極輸入信號SLI。對電晶體77之另一端施加電源電壓VDDSA。 於鎖存電路SDL中，由電晶體72及74構成第1反相器，由電晶體73及75構成第2反相器。鎖存電路SDL以節點LAT_S保持資料時，以節點INV_S保持其反相資料。 再者，感測放大器單元SAU例如亦可具備複數個與鎖存電路SDL相同之構成之鎖存電路，作為各個記憶胞電晶體MT保持2位元以上之資料之多值動作用鎖存電路。於該情形時，鎖存電路以能夠進行資料之發送接收之方式連接於匯流排LBUS。 預充電電路LPC對匯流排LBUS進行預充電。預充電電路LPC例如包含低耐壓n通道MOS電晶體80。對電晶體80之閘極輸入信號LBP。電晶體80之一端連接於匯流排LBUS，對電晶體80之另一端施加電壓VHLB。而且，預充電電路LPC藉由將電壓VHLB傳輸至匯流排LBUS，而對匯流排LBUS進行預充電。 DBUS開關電路DSW將匯流排LBUS與匯流排DBUS連接。即，DBUS開關電路DSW將感測放大器單元SAU與資料暫存器21內之鎖存電路XDL連接。DBUS開關電路DSW例如包含低耐壓n通道MOS電晶體81。對電晶體81之閘極輸入信號DBS。電晶體81之一端連接於匯流排LBUS，電晶體81之另一端經由匯流排DBUS而連接於資料暫存器21內之鎖存電路XDL。 再者，上述構成之BL連接電路BHU、感測放大器單元SAU、及DBUS開關電路DSW中之各種信號例如由定序器15賦予。 1.2關於位元線與感測放大器之連接 其次，對位元線BL與感測放大器20之連接進行說明。 1.2.1關於BL連接電路、感測放大器及資料暫存器之配置 首先，使用圖6對BL連接電路BHU、感測放大器20、及資料暫存器21之配置進行說明。圖6之例表示了設置於半導體基板上之記憶胞陣列18、BL連接電路BHU、感測放大器單元SAU、及資料暫存器21。 如圖6所示，記憶胞陣列18經由於第1方向D1延伸之N根位元線BL(BL0～BL(N－1))而連接於BL連接電路BHU。位元線BL0～BL(N－1)經由層間絕緣膜(未圖示)而沿著第2方向D2依次配置。 又，BL連接電路BHU經由於第1方向D1延伸之M根(M為與整數N相同數量)感測放大器線SAL(SAL0～SAL(M－1))而連接於感測放大器20。感測放大器線SAL0～SAL(M－1)經由層間絕緣膜而沿著第2方向D2依次配置。於本實施形態中，位元線BL與感測放大器線SAL設置有相同數量，但分別連接於位元線BL0、BL1、BL2、…、BL(N－1)之感測放大器線SAL不成為SAL0、SAL1、SAL2、…、SAL(M－1)之順序。關於BL連接電路BHU中之位元線BL與感測放大器線SAL之連接將於下文敍述。 於感測放大器20中，各感測放大器線SAL分別連接於對應之感測放大器單元SAU。於本實施形態中，感測放大器線SAL與感測放大器單元SAU設置有相同數量，但分別連接於感測放大器線SAL0、SAL1、SAL2、…、BL(M－1)之感測放大器單元SAU不成為SAU0、SAU1、SAU2、…、SAU(N－1)之順序。關於感測放大器線SAL與感測放大器單元SAU之連接將於下文敍述。 感測放大器20經由於第1方向D1延伸之K根(K為任意之整數)匯流排DBUS(DBUS0～DBUS(K－1))而連接於資料暫存器21。匯流排DBUS0～DBUS(K－1)經由層間絕緣膜而沿著第2方向D2依次配置。1個匯流排DBUS將感測放大器20內之複數個感測放大器單元SAU和與其對應之資料暫存器21內之複數個鎖存電路XDL連接。 資料暫存器21經由8根資料線IO(IO0～IO7)而連接於輸入輸出電路10。再者，於圖6之例中，資料線IO沿著第1方向D1延伸，但亦可沿著第2方向D2延伸。 1.2.2關於位元線BL與感測放大器與資料暫存器之連接 其次，使用圖7至圖9對位元線BL與感測放大器20與資料暫存器21之連接之詳細情況進行說明。圖7表示位元線BL、BL連接電路、及感測放大器20之佈局，圖8表示感測放大器20及資料暫存器21之佈局。又，圖9為表示位元線BL、感測放大器線SAL、感測放大器單元SAU、鎖存電路XDL、及資料線IO之關係之表。 圖7及圖8之例表示了64根位元線BL0～BL63之一部分和與該等對應之BL連接電路BHU、感測放大器單元SAU、及鎖存電路XDL之連接。再者，於圖7之例中，關於BL連接電路BHU內之配線之佈局，只要位元線BL與感測放大器線SAL之連接關係不變，則能夠任意地設定。 以下，將沿著第2方向D2依次配置之複數個位元線BL稱為「位元線群組BGP」。於本實施形態中，將沿著第2方向D2依次配置之8根位元線BL作為1個位元線群組BGP進行說明。例如，將位元線BL0～BL7表述為位元線群組BGP0。其他位元線BL亦相同。 如圖7所示，沿著第2方向D2依次排列有位元線BL0～BL63。位元線BL0～BL7包含於位元線群組BGP0。同樣地，位元線BL8～BL15包含於位元線群組BGP1，位元線BL16～BL23包含於位元線群組BGP2，位元線BL24～BL31包含於位元線群組BGP3。位元線BL32～BL39包含於位元線群組BGP4，位元線BL40～BL47包含於位元線群組BGP5。位元線BL48～BL55包含於位元線群組BGP6，位元線BL56～BL63包含於位元線群組BGP7。 於BL連接電路BHU中，沿著第2方向D2依次配置之1個位元線群組BGP之8根位元線BL分別連接於與圖8所示之資料線IO0～IO7對應之8根感測放大器線SAL(8個感測放大器單元SAU)。更具體而言，例如，於位元線群組BGP0之位元線BL0～BL7中，位元線BL0經由感測放大器線SAL0而連接於與資料線IO0對應之感測放大器單元SAU0。位元線BL1經由感測放大器線SAL8而連接於與資料線IO1對應之感測放大器單元SAU1，位元線BL2經由感測放大器線SAL16而連接於與資料線IO2對應之感測放大器單元SAU2。同樣地，未圖示之位元線BL3經由感測放大器線SAL24而連接於與資料線IO3對應之感測放大器單元SAU3。位元線BL4經由感測放大器線SAL32而連接於與資料線IO4對應之感測放大器單元SAU4。位元線BL5經由感測放大器線SAL40而連接於與資料線IO5對應之感測放大器單元SAU5。位元線BL6經由感測放大器線SAL48而連接於與資料線IO6對應之感測放大器單元SAU6。而且，位元線BL7經由感測放大器線SAL56而連接於與資料線IO7對應之感測放大器單元SAU7。 又，於位元線群組BGP1之位元線BL8～BL15中，位元線BL8經由感測放大器線SAL1而連接於與資料線IO0對應之感測放大器單元SAU8。位元線BL9經由感測放大器線SAL9而連接於與資料線IO1對應之感測放大器單元SAU9，位元線BL10經由感測放大器線SAL17而連接於與資料線IO2對應之感測放大器單元SAU10。同樣地，未圖示之位元線BL11經由感測放大器線SAL25而連接於與資料線IO3對應之感測放大器單元SAU11。位元線BL12經由感測放大器線SAL33而連接於與資料線IO4對應之感測放大器單元SAU12。位元線BL13經由感測放大器線SAL41而連接於與資料線IO5對應之感測放大器單元SAU13。位元線BL14經由感測放大器線SAL49而連接於與資料線IO6對應之感測放大器單元SAU14。而且，位元線BL15經由感測放大器線SAL57而連接於與資料線IO7對應之感測放大器單元SAU15。 其他位元線群組BGP亦相同。再者，包含於1個位元線群組BGP中之位元線BL之根數能夠任意地設定。例如，包含於位元線群組BGP中之位元線BL之個數亦可根據連接於1個DBUS之感測放大器單元SAU之個數、或資料線IO之根數來設定。 其次，對感測放大器單元SAU與鎖存電路XDL之連接進行說明。 如圖8所示，沿著第1方向D1以分別相鄰之方式配置之8個感測放大器單元SAU、與以分別相鄰之方式配置之8個鎖存電路XDL經由1個匯流排DBUS而共通地連接。更具體而言，沿著第1方向D1配置之感測放大器單元SAU0、SAU8、SAU16、SAU24、SAU32、SAU40、SAU48、及SAU56經由匯流排DBUS0而連接於沿著第1方向D1配置之鎖存電路XDL0、XDL8、XDL16、XDL24、XDL32、XDL40、XDL48、及XDL56。而且，鎖存電路XDL0、XDL8、XDL16、XDL24、XDL32、XDL40、XDL48、及XDL56連接於資料線IO0。再者，感測放大器單元SAU0、SAU8、SAU16、SAU24、SAU32、SAU40、SAU48、及SAU56之配置亦可相互調換。同樣地，鎖存電路XDL0、XDL8、XDL16、XDL24、XDL32、XDL40、XDL48、及XDL56之配置亦可相互調換。 又，沿著第1方向D1配置之感測放大器單元SAU1、SAU9、SAU17、SAU25、SAU33、SAU41、SAU49、及SAU57經由匯流排DBUS1而連接於沿著第1方向D1配置之鎖存電路XDL1、XDL9、XDL17、XDL25、XDL33、XDL41、XDL49、及XDL57。而且，鎖存電路XDL1、XDL9、XDL17、XDL25、XDL33、XDL41、XDL49、及XDL57連接於資料線IO1。連接於其他匯流排DBUS之感測放大器單元SAU及鎖存電路XDL亦相同。 其次，對位元線BL、感測放大器線SAL、感測放大器單元SAU、鎖存電路XDL、匯流排DBUS、資料線IO之關係進行說明。 如圖9所示，位元線BL0經由感測放大器線SAL0、感測放大器單元SAU0、匯流排DBUS0、及鎖存電路XDL0而連接於資料線IO0。位元線BL1經由感測放大器線SAL8、感測放大器單元SAU1、匯流排DBUS1、及鎖存電路XDL1而連接於資料線IO1。位元線BL2經由感測放大器線SAL16、感測放大器單元SAU2、匯流排DBUS2、及鎖存電路XDL2而連接於資料線IO2。位元線BL3經由感測放大器線SAL24、感測放大器單元SAU3、匯流排DBUS3、及鎖存電路XDL3而連接於資料線IO3。位元線BL4經由感測放大器線SAL32、感測放大器單元SAU4、匯流排DBUS4、及鎖存電路XDL4而連接於資料線IO4。位元線BL5經由感測放大器線SAL40、感測放大器單元SAU5、匯流排DBUS5、及鎖存電路XDL5而連接於資料線IO5。位元線BL6經由感測放大器線SAL48、感測放大器單元SAU6、匯流排DBUS6、及鎖存電路XDL6而連接於資料線IO6。位元線BL7經由感測放大器線SAL56、感測放大器單元SAU7、匯流排DBUS7、及鎖存電路XDL7而連接於資料線IO7。其他位元線BL之連接亦相同。 例如，將包含於1個位元線群組BGP中之位元線BL之根數由變數a(a為滿足a
2≦N之關係之整數)表示，將位元線BL、感測放大器單元SAU、及鎖存電路XDL之編號由變數n(n為滿足n≦(N－1)之關係之整數)表示，將感測放大器線SAL(感測放大器單元SAU)之編號由變數m(m為滿足m≦(N－1)之關係之整數)表示。於是，位元線BL和與其對應之感測放大器線SAL之關係，即，變數a、n、及m之關係如以下所述。 m=quotient(n,a)＋a•mod(n,a)＋(a
2－a)•quotient(n,a
2) 此處，例如，quotient(n,a)表示將n除以a所得之商，quotient(n,a
2)為表示將n除以a
2所得之商之quotient函數。又，mod(n,a)為表示將n除以a所得之整數之餘數之mod函數。 以下，將資料暫存器21經由例如8根資料線IO0～IO7而1次輸出之8位元量之資料表述為「行資料」。於經由沿著第2方向D2依次配置之8根位元線BL而讀出至感測放大器20之資料與行資料對應之情形時，感測放大器20能夠藉由1次之資料傳輸動作，將行資料傳輸至資料暫存器21。更具體而言，感測放大器20能夠利用1次之資料傳輸動作，將連接於例如位元線群組BGP0之位元線BL0～BL7之感測放大器單元SAU0～SAU7之資料傳輸至資料暫存器21。而且，資料暫存器21能夠輸出與沿著第2方向D2依次配置之8根位元線BL對應之行資料。 1.3關於讀出動作 其次，對讀出動作進行說明。讀出動作大致包含胞讀出與快取讀出。胞讀出係自記憶胞陣列18將資料讀出至資料暫存器21，即鎖存電路XDL之動作，快取讀出係自資料暫存器21經由輸入輸出電路10而將資料讀出(外部輸出)至控制器200之動作。而且，胞讀出動作有被稱為「第1胞讀出」與「第2胞讀出」之2個模式，NAND型快閃記憶體100基於自控制器200接收到之指令，於任一個模式中進行胞讀出動作。第1胞讀出與第2胞讀出於胞讀出動作中就緒/忙碌信號設為“L”位準之期間不同。即，NAND型快閃記憶體自接收到胞讀出命令之後至能夠接收快取讀出命令為止之期間不同。第2胞讀出與第1胞讀出相比就緒/忙碌信號為“L”位準之期間較短。再者，自記憶胞陣列18將資料傳輸至資料暫存器21之動作於第1胞讀出與第2胞讀出中相同。 1.3.1關於第1胞讀出中之控制器之動作 首先，使用圖10對第1胞讀出中之控制器200之動作進行說明。於以下之說明中，將表示NAND型快閃記憶體100為作業狀態之信號稱為「內部忙碌信號」。內部忙碌信號於NAND型快閃記憶體100處於作業狀態之情形時，設為“L”位準(忙碌狀態)。例如，控制器200藉由對NAND型快閃記憶體100發送狀態讀取指令(“70h”)，能夠確認內部忙碌信號(例如資料暫存器21是否為忙碌狀態)。 如圖10所示，控制器200將第1胞讀出命令(指令CMD及位址ADD)發送至NAND型快閃記憶體100。更具體而言，首先，控制器200將通知執行第1胞讀出之指令“00h”發送至NAND型快閃記憶體100，並且使指令鎖存使能信號CLE為“H”位準並斷定。 其次，控制器200發送位址ADD，並且使位址鎖存使能信號ALE為“H”位準並斷定。於圖10之例中，表示了將行位址CA發送2個循環之後，將列位址RA發送3個循環之情形，但行位址CA及列位址RA之循環能夠任意地設定。 進而，控制器200發送指示第1胞讀出之執行之第1胞讀指令“30h”，並且使指令鎖存使能信號CLE為“H”位準並斷定。 NAND型快閃記憶體100根據第1胞讀指令“30h”，開始胞讀出。此時，就緒/忙碌信號R/Bn及內部忙碌信號均設為“L”位準(忙碌狀態)。感測放大器20自記憶胞陣列18讀出資料之後，將讀出資料傳輸至暫存器21。以下，將感測放大器20自記憶胞陣列18開始資料讀出之後至向資料暫存器21之讀出資料傳輸結束為止之期間稱為「期間tR1」。於第1胞讀出中，於期間tR1之間，就緒/忙碌信號R/Bn及內部忙碌信號均設為“L”位準(就緒狀態)。 當確認就緒/忙碌信號R/Bn恢復為“H”位準(就緒狀態)時，控制器200將快取讀出命令發送至NAND型快閃記憶體100。更具體而言，首先，控制器200將通知執行快取讀出之指令“05h”發送至NAND型快閃記憶體100，並且使指令鎖存使能信號CLE為“H”位準並斷定。 其次，控制器200將行位址CA作為位址ADD發送2個循環，將列位址RA作為位址ADD發送3個循環，並且使位址鎖存使能信號ALE為“H”位準並斷定。於第1胞讀出後之快取讀出中，於第1胞讀出時發送之行位址CA與於快取讀出時發送之行位址CA亦可不同。又，於快取讀出中之位址ADD中，亦可省略列位址RA。 其次，控制器200發送指示快取讀出之執行之快取讀取指令“E0h”，並且使指令鎖存使能信號CLE為“H”位準並斷定。 NAND型快閃記憶體100根據快取讀取指令“E0h”，開始快取讀出。更具體而言，控制器200於與指令“E0h”對應之寫入使能信號WEn自“L”位準上升至“H”位準之後，經過等待期間tWHR1後，發送“L”位準之讀取使能信號REn。NAND型快閃記憶體100基於讀取使能信號REn，對控制器200發送讀出資料RD。 1.3.2關於第2胞讀出中之控制器之動作 其次，使用圖11對第2胞讀出中之控制器200之動作進行說明。以下，僅對與圖10不同之方面進行說明。 如圖11所示，控制器200將第2胞讀出命令發送至NAND型快閃記憶體100。更具體而言，首先，控制器200將通知執行第2胞讀出之指令“XXh”發送至NAND型快閃記憶體100。 其次，控制器200發送行位址CA及列位址RA之後，發送指示第2胞讀出之執行之第2胞讀指令“YYh”。 NAND型快閃記憶體100根據第2胞讀指令“YYh”，開始胞讀出。此時，就緒/忙碌信號R/Bn及內部忙碌信號均設為“L”位準(忙碌狀態)。感測放大器20自記憶胞陣列18讀出資料之後，對資料暫存器21傳輸讀出資料。此時，感測放大器20於向資料暫存器21之第1次之資料傳輸中，傳輸由第2胞讀出指定之行位址CA之起始行之行資料。而且，NAND型快閃記憶體100當起始行之行資料之傳輸結束時，將就緒/忙碌信號R/Bn設為“H”位準。以下，將自感測放大器20開始資料讀出之後至向資料暫存器21之起始行之行資料傳輸結束為止之期間稱為「期間tR2」。再者，於期間tR2傳輸之資料並不限定於起始行之行資料。於期間tR2傳輸資料之次數只要設定較資料傳輸結束之次數少之次數即可，期間tR2只要較期間tR1短即可。 感測放大器20於將就緒/忙碌信號R/Bn設為“H”位準之後，將剩餘之資料傳輸至資料暫存器21。因此，內部忙碌信號直至期間tR1結束為止設為“L”位準。 當確認就緒/忙碌信號R/Bn恢復為“H”位準(就緒狀態)時，控制器200將快取讀出命令發送至NAND型快閃記憶體100。更具體而言，控制器200依次發送指令“05h”、行位址CA及列位址RA、快取讀取指令“E0h”。 於第2胞讀出之情形時，使快取讀出之行位址CA與第2胞讀出之行位址CA相同。於第1胞讀出中，於自感測放大器20對資料暫存器21傳輸資料之情形時，按照預先設定之順序傳輸資料。另一方面，於第2胞讀出中，自感測放大器20對資料暫存器21傳輸之第1次之資料基於第2胞讀出之行位址CA而決定。因此，當快取讀出之行位址CA與第2胞讀出之行位址CA不同時，自感測放大器20向資料暫存器21之資料傳輸處於未完之狀態，故而NAND型快閃記憶體100無法輸出資料。於該情形時，NAND型快閃記憶體100亦可將表示無法讀出之錯誤信號發送至控制器200。或者，NAND型快閃記憶體100亦可直至期間tR1結束為止，即，直至自感測放大器20向資料暫存器21之資料傳輸結束為止，使快取讀出為等待狀態。即，NAND型快閃記憶體100亦可使等待期間tWHR1延長直至期間tR1結束為止。再者，於期間tR1結束後，向資料暫存器21之資料之傳輸結束，故而控制器200亦可於快取讀出中指定不同之行位址CA。以下，將取入第2胞讀指令“YYh”之後至期間tR1結束為止之期間稱為「行位址變更禁止期間tIHB」。 NAND型快閃記憶體100即便於期間tR2後，期間tR1未結束之狀態下，亦能夠基於讀取使能信號REn，開始讀出資料RD之發送。因此，於期間tR2後至期間tR1結束為止之期間(以下，稱為「期間t(R1－R2)」)中，NAND型快閃記憶體100與快取讀出並行地將剩餘之資料自感測放大器20傳輸至資料暫存器21。 1.3.3關於NAND型快閃記憶體中之讀出動作之整體之流程 其次，使用圖12對NAND型快閃記憶體100中之讀出動作之整體之流程進行說明。 如圖12所示，NAND型快閃記憶體100自控制器200接收胞讀出命令(步驟S1)。 定序器15於接收到第1胞讀出命令之情形時(步驟S2_是)，開始第1胞讀出(步驟S3)。此時，就緒/忙碌信號R/Bn設為“L”位準。更具體而言，感測放大器20自記憶胞陣列18讀出資料，並將讀出之資料傳輸至資料暫存器21。 當自感測放大器20向資料暫存器21之資料之傳輸結束時，定序器15使就緒/忙碌信號R/Bn為“H”位準，並結束第1胞讀出(步驟S4)。 其次，定序器15自控制器200接收快取讀出命令(步驟S5)。 定序器15基於快取讀出命令，開始快取讀出(步驟S6)。更具體而言，定序器15基於讀取使能信號REn，將資料發送至控制器200。 當向控制器200之資料之發送結束時，定序器15結束快取讀出(步驟S7)。 於步驟S2中，定序器15於接收到第2胞讀出命令之情形時(步驟S2_否)，開始第2胞讀出(步驟S4)。此時，就緒/忙碌信號R/Bn設為“L”位準。 當自感測放大器20向資料暫存器21之起始行之行資料之傳輸結束時，定序器15將就緒/忙碌信號R/Bn設為“H”位準(步驟S9)。 於將就緒/忙碌信號R/Bn設為“H”位準之後，感測放大器20亦將剩餘之資料傳輸至資料暫存器21。而且，當剩餘之資料之傳輸結束時(步驟S10)，定序器15結束第2胞讀出。 當感測放大器20將剩餘之資料傳輸至資料暫存器21之期間，接收快取讀出命令時(步驟S5)，定序器15開始快取讀出命令(步驟S6)。而且，當感測放大器20之資料傳輸結束(步驟S10)，且向控制器200之資料之發送結束時，定序器15結束快取讀出(步驟S7)。 1.4關於第2胞讀出中之資料傳輸之具體例 其次，關於第2胞讀出中之資料傳輸之具體例說明2個例。 1.4.1關於傳輸與位元線BL0～BL63對應之資料之情形 首先，使用圖13～圖17，對傳輸與位元線BL0～BL63對應之資料之情形進行說明。於圖13～圖17之例中，為了簡化說明，對傳輸與位元線BL0～BL63對應之資料之情形進行說明。 如圖13所示，當接收第2胞讀出命令時，定序器15將就緒/忙碌信號R/Bn及內部忙碌信號設為“L”位準，開始第2胞讀出。即，期間tR2及期間tR1開始。基於第2胞讀出命令，感測放大器單元SAU0～SAU63經由對應之位元線BL0～BL63而自記憶胞電晶體MT讀出資料。以下，將與位元線BL0～BL63對應之資料表述為資料D0～D63。 如圖14所示，其次，感測放大器20藉由向鎖存電路XDL進行第1次資料傳輸，而傳輸起始行之資料D0～D7。更具體而言，自感測放大器單元SAU0經由匯流排DBUS0而對鎖存電路XDL0傳輸資料D0。同樣地，自感測放大器單元SAU1～SAU7經由匯流排DBUS1～DBUS7而對鎖存電路XDL1～XDL7傳輸資料D1～D7。第1次之資料傳輸結束後，將就緒/忙碌信號R/Bn設為“H”位準，期間tR2結束。即，於期間tR2中，進行圖13及圖14中所說明之向感測放大器20之資料之讀出、與自感測放大器20向資料暫存器21之起始行之資料傳輸。控制器200當確認就緒/忙碌信號R/Bn恢復為“H”位準時，將快取讀出命令發送至NAND型快閃記憶體100。 如圖15所示，其次，定序器15基於快取讀出命令，將儲存於鎖存電路XDL0～XDL7中之起始行之資料D0～D7經由資料線IO0～IO7而輸出至控制器200。NAND型快閃記憶體100於接收快取讀出命令而輸出起始行之資料之期間，亦與該等處理並行地進行自感測放大器20向資料暫存器21之資料傳輸。更具體而言，感測放大器20於自第1次之資料傳輸將起始行之資料D0～D7輸出至控制器200之期間，亦繼續向鎖存電路XDL傳輸資料，例如，將第2～第5行之資料D8～D39傳輸至鎖存電路XDL8～XDL39。 如圖16所示，接下來，定序器15基於快取讀出命令，將第2行之資料D8～D15經由資料線IO0～IO7而輸出至控制器200。該期間，於感測放大器20中，將例如第6～第8行之資料D40～D63傳輸至鎖存電路XDL40～XDL63，自感測放大器20向資料暫存器21之資料傳輸結束。隨著資料傳輸之結束，將內部忙碌信號設為“H”位準，期間tR1結束。因此，於期間t(R1－R2)中，快取讀出與自感測放大器20向資料暫存器21之資料傳輸並行地進行。 如圖17所示，於自感測放大器20向資料暫存器21之資料傳輸結束後仍繼續快取讀出，例如，將第3行之資料D16～D23經由資料線IO0～IO7而輸出至控制器200。然後，基於快取讀出命令，將儲存於資料暫存器21中之其他資料亦輸出至控制器200。 1.4.2關於傳輸與位元線BL0～BL6399對應之資料之情形 其次，使用圖18對傳輸與位元線BL0～BL6339對應之資料之情形進行說明。 如圖18所示，與位元線BL0～BL6399對應而設置有鎖存電路XDL0～XDL6399。而且，藉由自感測放大器20向資料暫存器21之第1次之資料傳輸，將與行0～99對應之行資料傳輸至鎖存電路XDL0～XDL7、XDL64～XDL71、…、XDL6336～XDL6343。於第1次之資料傳輸結束後，將就緒/忙碌信號R/Bn設為“H”位準，NAND型快閃記憶體100接收快取讀出命令。 定序器15基於快取命令，將行0～99之行資料經由資料線IO0～IO7而依次輸出至控制器200。與此處理並行，感測放大器20進行第2次以後之資料傳輸，將其他行之行資料傳輸至資料暫存器21。與行0～99對應之行資料輸出後，定序器15將行100～799之行資料經由資料線IO0～IO7而依次輸出至控制器200。 1.5關於本實施形態中之效果 若為本實施形態之構成，則能夠提高處理能力。以下，對本效果進行詳細敍述。 例如，自記憶胞陣列18向資料暫存器21之資料傳輸結束為止之期間tR1包含自記憶胞陣列18將資料讀出至感測放大器20之讀出期間、及自感測放大器20向資料暫存器21之資料傳輸期間。例如，於複數個感測放大器單元SAU與複數個鎖存電路XDL由共通之匯流排DBUS連接之情形時，將資料系列地發送至複數個鎖存電路XDL(進行多次資料之傳輸)。更具體而言，例如，自記憶胞陣列18經由依次配置之8根位元線BL而讀出之8位元之資料，相當於行資料。而且，於將連接於該依次配置之8根位元線BL之8個感測放大器單元SAU經由1個匯流排DBUS而連接於8個鎖存電路XDL之情形時，為了資料暫存器21輸出1行量之資料，必須自感測放大器20對資料暫存器21傳輸8次資料。 相對於此，於本實施形態之構成中，依次配置之複數個位元線BL於BL連接電路BHU中，連接於與不同之資料線IO對應之感測放大器線SAL(感測放大器單元SAU)。因此，資料暫存器21能夠藉由1次之資料傳輸，自感測放大器20接收與依次配置之複數個位元線BL對應之行資料。藉此，能夠使成為資料暫存器21能夠輸出行資料之狀態為止之期間變短。 進而，若為本實施形態之構成，則半導體記憶裝置於胞讀出中具備第1胞讀出與第2胞讀出之2個模式。而且，控制器200於胞讀出與快取讀出為相同之行位址CA之情形時，能夠選擇第2胞讀出。於第1胞讀出之情形時，於自感測放大器20向資料暫存器21之讀出資料之傳輸結束之後，將就緒/忙碌信號設為“H”位準(就緒狀態)，能夠進行快取讀出。相對於此，於第2胞讀出之情形時，感測放大器20能夠於向資料暫存器21之第1次之資料傳輸中，將由第2胞讀出指定之行位址CA之起始行之行資料傳輸至資料暫存器21。而且，半導體記憶裝置於起始行之行資料之傳輸結束之後，能夠使就緒/忙碌信號為“H”位準(就緒狀態)。而且，半導體記憶裝置即便於自感測放大器20向資料暫存器21之資料傳輸未結束之狀態下，亦能夠接收快取讀出命令並開始資料之輸出。例如，於自半導體記憶裝置讀出8行量之行資料之情形時，於第1胞讀出中，利用8次之資料傳輸，將8行量之行資料自感測放大器20傳輸至資料暫存器21之後，能夠執行快取讀出。相對於此，於第2胞讀出中，利用第1次之資料傳輸，將起始行之行資料自感測放大器20傳輸至資料暫存器21之後，能夠執行快取讀出。而且，於第2胞讀出中，與快取讀出並行，將剩餘之7行量之行資料自感測放大器20傳輸至資料暫存器21。因此，於第2胞讀出中，能夠使快取讀出動作早開始7次資料傳輸期間之量。即，半導體記憶裝置能夠使自接收胞讀出命令之後至接收快取讀出命令為止之期間變短。因此，能夠提高半導體記憶裝置之處理能力。 2.第2實施形態 其次，對第2實施形態進行說明。於第2實施形態中，對無快取讀出之讀出命令之情形進行說明。以下，僅對與第1實施形態不同之方面進行說明。 2.1關於第1胞讀出中之控制器之動作 首先，使用圖19對第1胞讀出中之控制器200之動作進行說明。 如圖19所示，控制器200與第1實施形態之圖10同樣地，將第1胞讀出命令發送至NAND型快閃記憶體100。更具體而言，控制器200依次發送指令“00h”、行位址CA及列位址RA、第1讀取指令“30h”。 NAND型快閃記憶體100於開始胞讀出，向資料暫存器21之資料傳輸結束為止之期間tR1中，使就緒/忙碌信號R/Bn及內部忙碌信號為“L”位準。 控制器200於就緒/忙碌信號R/Bn成為“H”位準之後，發送“L”位準之讀取使能信號REn。 2.2關於第2胞讀出中之控制器之動作 其次，使用圖20對第2胞讀出中之控制器200之動作進行說明。以下，僅對與圖19不同之方面進行說明。 如圖20所示，控制器200與第1實施形態之圖11同樣地，將第2胞讀出命令發送至NAND型快閃記憶體100。更具體而言，控制器200依次發送指令“XXh”、行位址CA及列位址RA、第2胞讀指令“YYh”。 NAND型快閃記憶體100於開始胞讀出，向資料暫存器21之起始行之行資料傳輸結束為止之期間tR2中，使就緒/忙碌信號R/Bn為“L”位準。 控制器200於就緒/忙碌信號R/Bn成為“H”位準之後，發送“L”位準之讀取使能信號REn。NAND型快閃記憶體100基於讀取使能信號REn，將讀出資料RD發送至控制器200。 2.3關於本實施形態之效果 若為本實施形態之構成，則獲得與第1實施形態相同之效果。 3.第3實施形態 其次，對第3實施形態進行說明。於第3實施形態中，對於第2胞讀出中，自感測放大器20對資料暫存器21傳輸資料之前，將就緒/忙碌信號R/Bn設為“H”位準之情形進行說明。以下，僅對與第1及第2實施形態不同之方面進行說明。 3.1關於第2胞讀出中之控制器之動作 使用圖21對第2胞讀出中之控制器200之動作進行說明。 如圖21所示，控制器200與第1實施形態之圖11同樣地，將第2胞讀出命令發送至NAND型快閃記憶體100。更具體而言，控制器200依次發送指令“XXh”、行位址CA及列位址RA、第2胞讀指令“YYh”。 NAND型快閃記憶體100根據第2胞讀指令“YYh”，開始自記憶胞陣列18向感測放大器20之資料讀出。此時，就緒/忙碌信號R/Bn及內部忙碌信號均設為“L”位準(忙碌狀態)。於本實施形態中，於第2胞讀出中，不執行自感測放大器20向資料暫存器21之資料傳輸。當自記憶胞陣列18向感測放大器20之資料之讀出結束時，NAND型快閃記憶體100使就緒/忙碌信號R/Bn及內部忙碌信號為“H”位準。 以下，將感測放大器20開始資料讀出之後至結束為止之期間稱為「期間tR3」。期間tR3由於不包含向資料暫存器21之資料傳輸期間，故而成為較期間tR2短之期間。 控制器200當確認就緒/忙碌信號R/Bn恢復為“H”位準(就緒狀態)時，將快取讀出命令發送至NAND型快閃記憶體100。更具體而言，控制器200依次發送指令“05h”、行位址CA及列位址RA、快取讀取指令“E0h”。 於本實施形態中，由於在第2胞讀出結束之時間點不進行自感測放大器20向資料暫存器21之資料傳輸，故而快取讀出之行位址CA與第2胞讀出之行位址CA亦可不同。 NAND型快閃記憶體100基於快取讀出之行位址CA，執行自感測放大器20向資料暫存器21之資料傳輸(以下，將該期間設為「期間tCT」)。 控制器200於與第2胞讀指令“YYh”對應之寫入使能信號WEn自“L”位準上升至“H”位準之後，經過等待期間tWHR2之後，發送“L”位準之讀取使能信號REn。於該情形時，等待期間tWHR2設定較將由快取讀出指定之行位址CA之起始行之行資料傳輸至資料暫存器21為止之期間長之期間。例如，等待期間tWHR2由於包含行資料之傳輸期間，故而較於第1實施形態中所說明之等待期間tWHR1長。 NAND型快閃記憶體100基於讀取使能信號REn，將讀出資料RD發送至控制器200。而且，NAND型快閃記憶體100與快取讀出並行，將資料自感測放大器20傳輸至資料暫存器21。 3.2關於本實施形態中之效果 若為本實施形態之構成，則獲得與第1及第2實施形態相同之效果。 進而，若為本實施形態之構成，則於快取讀出中，能夠選擇與第2胞讀出不同之行位址CA。 4.變化例等 上述實施形態之半導體記憶裝置包括：記憶胞陣列(18)，其包含第1至第6記憶胞(MT)；第1至第3位元線(BL0-BL2)，其等分別連接於第1至第3記憶胞，且沿著第1方向依次配置；第4至第6位元線(BL8-BL10)，其等分別連接於第4至第6記憶胞，且沿著第1方向依次配置；感測放大器，其包含分別連接於第1至第6位元線之第1至第6感測電路(SAU0～SAU2、SAU8～SAU10)，且第1感測電路(SAU0)與第4感測電路(SAU8)沿著第2方向相鄰，第2感測電路(SAU1)與第5感測電路(SAU9)沿著第2方向相鄰，第3感測電路(SAU2)與第6感測電路(SAU10)沿著第2方向相鄰；上述資料暫存器，其包含分別連接於第1至第6感測電路之第1至第6鎖存電路(XDL0～XDL2、XDL8～XDL10)，且第1及第4鎖存電路(XDL0、XDL8)經由第1匯流排(DBUS0)而連接於第1及第4感測電路，第2及第5鎖存電路(XDL1、XDL9)經由第2匯流排(DBUS1)而連接於第2及第5感測電路，第3及第6鎖存電路(XDL2、XDL10)經由第3匯流排(DBUS2)而連接於第3及第6感測電路；以及輸入輸出電路(10)，其與第1及第4鎖存電路經由第1資料線(IO0)而連接，與第2及第5鎖存電路經由第2資料線(IO1)而連接，與第3及第6鎖存電路經由第3資料線(IO2)而連接。 藉由應用上述實施形態，能夠提供能夠提高處理能力之半導體記憶裝置。 再者，實施形態並不限定於上述說明之形態，能夠進行各種變化。 例如，上述實施形態亦可應用於在半導體基板上二維地配置有記憶胞電晶體MT之平面型NAND型快閃記憶體。 進而，所謂上述實施形態中之「連接」，亦包含其間介置例如電晶體或電阻等其他某些構件而間接地連接之狀態。 進而，所謂上述實施形態中之「相鄰」，亦包含其間介置層間絕緣膜而配置之狀態。 再者，於與本發明相關之各實施形態中，亦可如以下所述。例如，記憶胞電晶體MT能夠保持2位元(4值)之資料，且於使保持4值之任一個時之閾值位準自低到高為Er位準(刪除位準)、A位準、B位準、及C位準時， (1)於讀出動作中， 對於A位準之讀出動作中選擇之字元線施加之電壓例如為0 V～0.55 V之間。並不限定於此，亦可設為0.1 V～0.24 V、0.21 V～0.31 V、0.31 V～0.4 V、0.4 V～0.5 V、及0.5 V～0.55 V之任一者之間。 對於B位準之讀出動作中選擇之字元線施加之電壓例如為1.5 V～2.3 V之間。並不限定於此，亦可設為1.65 V～1.8 V、1.8 V～1.95 V、1.95 V～2.1 V、及2.1 V～2.3 V之任一者之間。 對於C位準之讀出動作中選擇之字元線施加之電壓例如為3.0 V～4.0 V之間。並不限定於此，亦可設為3.0 V～3.2 V、3.2 V～3.4 V、3.4 V～3.5 V、3.5 V～3.6 V、及3.6 V～4.0 V之任一者之間。 作為讀出動作時間(tR)，亦可設為例如25 μs～38 μs、38 μs～70 μs、或70 μs～80 μs之間。 (2)寫入動作如上所述包含編程動作及驗證動作。於寫入動作中， 對於編程動作時選擇之字元線最初施加之電壓例如為13.7 V～14.3 V之間。並不限定於此，例如亦可設為13.7 V～14.0 V及14.0 V～14.6 V之任一者之間。 亦可改變寫入第奇數個字元線時之對所選擇之字元線最初施加之電壓與寫入第偶數個字元線時之對所選擇之字元線最初施加之電壓。 於使編程動作為ISPP方式(Incremental Step Pulse Program，增量步進脈衝編程)時，作為步進(stepup)電壓，例如可列舉0.5 V左右。 作為施加至非選擇之字元線之電壓，例如亦可設為6.0 V～7.3 V之間。並不限定於該情形，例如亦可設為7.3 V～8.4 V之間，亦可設為6.0 V以下。 亦可利用非選擇之字元線為第奇數個字元線還是第偶數個字元線來改變施加之通路電壓。 作為寫入動作之時間(tProg)，例如亦可設為1700 μs～1800 μs、1800 μs～1900 μs、或1900 μs～2000 μs之間。 (3)於刪除動作中， 對形成於半導體基板上部且於上方配置有上述記憶胞之阱最初施加之電壓例如為12 V～13.6 V之間。並不限定於該情形，例如亦可為13.6 V～14.8 V、14.8 V～19.0 V、19.0～19.8 V、或19.8 V～21 V之間。 作為刪除動作之時間(tErase)，例如亦可設為3000 μs～4000 μs、4000 μs～5000 μs、或4000 μs～9000 μs之間。 (4)平面型NAND型快閃記憶體中之記憶胞之構造， 具有於半導體基板(矽基板)上經由膜厚為4～10 nm之隧道絕緣膜而配置之電荷儲存層。該電荷儲存層能夠設為膜厚為2～3 nm之SiN、或SiON等絕緣膜與膜厚為3～8 nm之多晶矽之積層構造。又，亦可於多晶矽中添加Ru等金屬。於電荷儲存層之上具有絕緣膜。該絕緣膜例如具有由膜厚為3～10 nm之下層High-k膜與膜厚為3～10 nm之上層High-k膜夾持之膜厚為4～10 nm之氧化矽膜。High-k膜可列舉HfO等。又，氧化矽膜之膜厚能夠設為較High-k膜之膜厚更厚。於絕緣膜上經由膜厚為3～10 nm之功函數調整用之材料而形成有膜厚為30 nm～70 nm之控制電極。此處，功函數調整用之材料為TaO等金屬氧化膜、TaN等金屬氮化膜。控制電極能夠使用W等。 又，能夠於記憶胞間形成氣隙。 對本發明幾個實施形態進行了說明，但該等實施形態係作為示例而提出，並不意圖限定發明之範圍。該等實施形態能夠以其他各種形態實施，於不脫離發明之主旨之範圍內，能夠進行各種省略、置換、變更。該等實施形態或實施形態之變化包含於發明之範圍或主旨中，並且包含於申請專利範圍中所記載之發明與其均等之範圍中。 [相關申請案] 本申請案享有以日本專利申請案2017-157575號(申請日：2017年8月17日)為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之所有內容。
1 記憶體系統 2 主機設備 10 輸入輸出電路 11 邏輯控制電路 12 狀態暫存器 13 位址暫存器 14 指令暫存器 15 定序器 16 就緒/忙碌電路 17 電壓產生電路 18 記憶胞陣列 19 列解碼器 20 感測放大器 21 資料暫存器 22 行解碼器 30 半導體基板 31 n型阱 32 p型阱 33 n
+型擴散層 34、40 配線層 35 半導體層 36 隧道絕緣膜 37 電荷儲存層 38 阻擋絕緣膜 39 接觸插塞 50～61、70～77、80、81 電晶體 62 電容元件 100 NAND型快閃記憶體 200 控制器 210 主機介面電路 220 內置記憶體 230 處理器 240 緩衝記憶體 250 NAND介面電路 260 ECC電路 ADD 位址 ALE 位址鎖存使能信號 BGP0 位元線群組 BGP1 位元線群組 BGP2 位元線群組 BGP3 位元線群組 BGP4 位元線群組 BGP5 位元線群組 BGP6 位元線群組 BGP7 位元線群組 BHU BL連接電路 BL0～BL(N－1) 位元線 BLC 信號 BLK0～ BLK(L－1) 區塊 BLQ 信號 BLS 信號 BLX 信號 CA 行位址 CEn 晶片使能信號 CLE 指令鎖存使能信號 CMD 指令 DAT 資料 DBS 信號 DBUS(DBUS0～DBUS(K－1)) 匯流排 DQ0～DQ7 信號 DSW DBUS開關電路 HLL 信號 INV_S 節點 IO0～IO7 資料線 LAT_S 節點 LBP 信號 LBUS 匯流排 LI 源極線接點 LPC 預充電電路 LSL 信號 MCG 記憶胞群組 MT0～MT7 記憶胞電晶體 RA 列位址 R/Bn 就緒/忙碌信號 RD 讀出資料 REn 讀取使能信號 SA 感測電路 SAL0～SAL(M－1) 感測放大器線 SAU0～SAU(N－1) 感測放大器單元 SCOM 節點 SDL 鎖存電路 SEN 節點 SGD0～SGD3 選擇閘極線 SGS0～SGS3 選擇閘極線 SLI 信號 SLL 信號 SR NAND串 SRCGND 節點 SSRC 節點 ST1 選擇電晶體 ST2 選擇電晶體 STB 信號 STI 信號 STL 信號 SU0、SU1、SU2、SU3、 串單元 VDDSA 電源電壓 VHLB 電壓 VLSA 電壓 VSENP 電壓 VSS 接地電壓 WD 寫入資料 WEn 寫入使能信號 WL0～WL7 字元線 XDL0～XDL63 鎖存電路 XXL 信號
圖1係具備第1實施形態之半導體記憶裝置之記憶體系統之方塊圖。 圖2係第1實施形態之半導體記憶裝置之方塊圖。 圖3係第1實施形態之半導體記憶裝置所具備之記憶胞陣列之電路圖。 圖4係第1實施形態之半導體記憶裝置所具備之記憶胞陣列之剖視圖。 圖5係第1實施形態之半導體記憶裝置所具備之感測放大器之電路圖。 圖6係第1實施形態之半導體記憶裝置中之記憶胞陣列、BL連接(hookup)電路、感測放大器、及資料暫存器之佈局圖。 圖7係第1實施形態之半導體記憶裝置中之位元線、BL連接電路、及感測放大器之佈局圖。 圖8係第1實施形態之半導體記憶裝置中之感測放大器及資料暫存器之佈局圖。 圖9係表示第1實施形態之半導體記憶裝置中之位元線、感測放大器線、感測放大器單元、匯流排DBUS、鎖存電路XDL、及資料線IO之關係之表。 圖10係具備第1實施形態之半導體記憶裝置之記憶體系統中之第1胞讀出及快取讀出時之各種信號之時序圖。 圖11係具備第1實施形態之半導體記憶裝置之記憶體系統中之第2胞讀出及快取讀出時之各種信號之時序圖。 圖12係第1實施形態之半導體記憶裝置中之讀出動作時之流程圖。 圖13係表示第1實施形態之半導體記憶裝置中之讀出動作時之資料傳輸之例之圖。 圖14係表示第1實施形態之半導體記憶裝置中之讀出動作時之資料傳輸之例之圖。 圖15係表示第1實施形態之半導體記憶裝置中之讀出動作時之資料傳輸之例之圖。 圖16係表示第1實施形態之半導體記憶裝置中之讀出動作時之資料傳輸之例之圖。 圖17係表示第1實施形態之半導體記憶裝置中之讀出動作時之資料傳輸之例之圖。 圖18係表示第1實施形態之半導體記憶裝置中之讀出動作時之資料傳輸之例之圖。 圖19係具備第2實施形態之半導體記憶裝置之記憶體系統中之第1胞讀出及快取讀出時之各種信號之時序圖。 圖20係具備第2實施形態之半導體記憶裝置之記憶體系統中之第2胞讀出及快取讀出時之各種信號之時序圖。 圖21係具備第3實施形態之半導體記憶裝置之記憶體系統中之第2胞讀出及快取讀出時之各種信號之時序圖。