JP3102470B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- G11C—STATIC STORES
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- G11C17/08—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements
- G11C17/10—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM
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- G—PHYSICS
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- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising
Description
【０００１】
【発明の属する技術分野】本発明は、複数のメモリセル
を備えた半導体記憶装置に関し、特に、マスクＲＯＭと
して使用される半導体記憶装置に関する。
を備えた半導体記憶装置に関し、特に、マスクＲＯＭと
して使用される半導体記憶装置に関する。
【０００２】
【従来の技術】一般に、この種の半導体記憶装置は、複
数のワード線、及び、複数のデータ線とを備え、これら
ワード線及びデータ線に接続された複数のメモリセルと
を有している。また、この半導体記憶装置には、基準電
位源とデータ線を介した接地間との間に、メモリセルを
構成する複数のＭＯＳトランジスタを直列に接続した縦
形ＲＯＭ（ＮＡＮＤ型ＲＯＭ）と、複数のデータ線のう
ち、隣接する２本のデータ線に、メモリセルを構成する
ＭＯＳトランジスタのドレイン及びソースを接続し、ゲ
ートをワード線に接続した横形ＲＯＭ（ＮＯＲ型ＲＯ
Ｍ）とがある。このうち、縦形ＲＯＭは、直列に接続さ
れるメモリセルの数が増加するにしたがって、基準電位
源の電圧を高くする必要がある。したがって、最近にお
ける低電圧化の要求に応えるために、横形ＲＯＭに対す
る関心が高まる傾向にある。
数のワード線、及び、複数のデータ線とを備え、これら
ワード線及びデータ線に接続された複数のメモリセルと
を有している。また、この半導体記憶装置には、基準電
位源とデータ線を介した接地間との間に、メモリセルを
構成する複数のＭＯＳトランジスタを直列に接続した縦
形ＲＯＭ（ＮＡＮＤ型ＲＯＭ）と、複数のデータ線のう
ち、隣接する２本のデータ線に、メモリセルを構成する
ＭＯＳトランジスタのドレイン及びソースを接続し、ゲ
ートをワード線に接続した横形ＲＯＭ（ＮＯＲ型ＲＯ
Ｍ）とがある。このうち、縦形ＲＯＭは、直列に接続さ
れるメモリセルの数が増加するにしたがって、基準電位
源の電圧を高くする必要がある。したがって、最近にお
ける低電圧化の要求に応えるために、横形ＲＯＭに対す
る関心が高まる傾向にある。
【０００３】上記した横形ＲＯＭでは、メモリセルから
読出動作を行う場合、一本のワード線と、当該メモリセ
ルを接続した２本のデータ線とが、行及び列デコーダに
よって選択され、選択された一方のデータ線を接地する
と共に、他方のデータ線をセンスアンプに接続し、この
状態で、選択されたメモリセルに充電が行われる。充電
の際における電流の大きさをセンスアンプによって電圧
に変換し、当該選択されたメモリセルに記憶されたデー
タが”０”か、”１”かを決定する。
読出動作を行う場合、一本のワード線と、当該メモリセ
ルを接続した２本のデータ線とが、行及び列デコーダに
よって選択され、選択された一方のデータ線を接地する
と共に、他方のデータ線をセンスアンプに接続し、この
状態で、選択されたメモリセルに充電が行われる。充電
の際における電流の大きさをセンスアンプによって電圧
に変換し、当該選択されたメモリセルに記憶されたデー
タが”０”か、”１”かを決定する。
【０００４】この構成の横形ＲＯＭにおいては、選択さ
れたメモリセルに隣接したメモリセルも、センスアンプ
に接続された状態にあり、隣接メモリセルが電流が流れ
やすい状態になっている場合には、選択されたメモリセ
ルだけでなく、隣接メモリセルにも、充電の際、電流が
流れてしまう。このため、センスアンプでは、選択され
たメモリセルに流れる電流であるか、隣接メモリセルに
流れる電流であるかを識別できず、誤読出が生じること
がある。
れたメモリセルに隣接したメモリセルも、センスアンプ
に接続された状態にあり、隣接メモリセルが電流が流れ
やすい状態になっている場合には、選択されたメモリセ
ルだけでなく、隣接メモリセルにも、充電の際、電流が
流れてしまう。このため、センスアンプでは、選択され
たメモリセルに流れる電流であるか、隣接メモリセルに
流れる電流であるかを識別できず、誤読出が生じること
がある。
【０００５】このような誤読出を防止するために、デー
タ線プリチャージ回路を設け、読出動作の際、全てのデ
ータ線を所定の電位まで、プリチャージすることが提案
されている。しかしながら、読出動作の度毎に、全ての
データ線をプリチャージすることは、データ線の数に比
例した電流が流れるため、消費電力が大きくなると言う
欠点がある。
タ線プリチャージ回路を設け、読出動作の際、全てのデ
ータ線を所定の電位まで、プリチャージすることが提案
されている。しかしながら、読出動作の度毎に、全ての
データ線をプリチャージすることは、データ線の数に比
例した電流が流れるため、消費電力が大きくなると言う
欠点がある。
【０００６】
【発明が解決しようとする課題】特開平６−２０４８８
号公報（以下、引用例と呼ぶ）では、上記した欠点を解
決するために、データ線充電回路により、選択されたデ
ータ線に隣接した一部のデータ線を選択的に充電し、こ
れによって、全てのデータ線を充電する場合に比較し
て、消費電力を低減できる半導体記憶装置、即ち、横形
ＲＯＭが提案されている。また、引用例は、選択された
データ線に隣接した一本のデータ線だけでなく、さらに
もう一つ隣りのデータ線をも、カラムスイッチ及び列
（Ｙ）デコーダにより選択してデータ線充電回路に接続
し、データ線充電回路により同時に、隣り合う２本のデ
ータ線を充電することを開示している。
号公報（以下、引用例と呼ぶ）では、上記した欠点を解
決するために、データ線充電回路により、選択されたデ
ータ線に隣接した一部のデータ線を選択的に充電し、こ
れによって、全てのデータ線を充電する場合に比較し
て、消費電力を低減できる半導体記憶装置、即ち、横形
ＲＯＭが提案されている。また、引用例は、選択された
データ線に隣接した一本のデータ線だけでなく、さらに
もう一つ隣りのデータ線をも、カラムスイッチ及び列
（Ｙ）デコーダにより選択してデータ線充電回路に接続
し、データ線充電回路により同時に、隣り合う２本のデ
ータ線を充電することを開示している。
【０００７】このように、引用例は、列（Ｙ）デコーダ
及びカラムスイッチとを組み合わせることにより、選択
されたデータ線に隣接した一本或いは２本のデータ線を
選択することを示唆しているが、データ線の選択に必要
な列デコーダの具体的な構成については、何等、開示し
ていない。また、引用例は、電流を減少させることのみ
を考慮しており、センスアンプから得られる論理振幅の
大きさと、充電されるデータ線の数との関係について
も、何等、示唆していない。
及びカラムスイッチとを組み合わせることにより、選択
されたデータ線に隣接した一本或いは２本のデータ線を
選択することを示唆しているが、データ線の選択に必要
な列デコーダの具体的な構成については、何等、開示し
ていない。また、引用例は、電流を減少させることのみ
を考慮しており、センスアンプから得られる論理振幅の
大きさと、充電されるデータ線の数との関係について
も、何等、示唆していない。
【０００８】本発明の目的は、センスアンプからの論理
振幅を充分大きくできる半導体記憶装置を提供すること
である。
振幅を充分大きくできる半導体記憶装置を提供すること
である。
【０００９】本発明の他の目的は、列デコーダ及びカラ
ムスイッチ以外の構成を変えることによって複数本のデ
ータ線を充電することができる半導体記憶装置を提供す
ることである。
ムスイッチ以外の構成を変えることによって複数本のデ
ータ線を充電することができる半導体記憶装置を提供す
ることである。
【００１０】本発明の更に他の目的は、設計容易で、且
つ、レイアウト面積が小さい半導体記憶装置を提供する
ことである。
つ、レイアウト面積が小さい半導体記憶装置を提供する
ことである。
【００１１】
【課題を解決するための手段】本発明によれば、横形Ｒ
ＯＭの半導体記憶装置において、選択したメモリセルか
ら該メモリセルに隣接したセンス用データ線及び接地用
データ線を選択してデータを読み出す際、前記センス用
データ線に隣接し、前記接地用データ線とは反対側の複
数本のデータ線を、互いに隣接したデータ線間に接続さ
れたスイッチ回路であって、２つのトランジスタの直列
回路によって構成され、かつ当該直列回路の両端が、前
記互いに隣接した２本のデータ線間に接続されているも
の、を介して充電するように構成した半導体記憶装置が
得られる。本発明の一実施の形態によれば、ソース・ド
レインが隣接する各データ線間に接続され、ゲートが共
通のワード線に接続された複数個のメモリセルと、ソー
ス・ドレインが前記隣接する各データ線間に接続された
複数個のトランスファトランジスタと、データ線選択信
号により１本置きにあるセンス用データ線に選択的に接
続されるセンスアンプと、接地選択信号により前記セン
ス用データ線とは異なる位置に１本置きにある接地用デ
ータ線に選択的に接地電位を与える接地選択用トランジ
スタと、データ線充電回路を前記センス用データ線に選
択的に接続する充電選択用トランジスタとを有し、選択
したメモリセルからデータを読み出す際、該メモリに接
続された前記センス用データ線に隣接し、該メモリセル
に接続された接地用データ線とは反対側に連続してある
第１のデータ線、第２のデータ線及び第３のデータ線
を、前記データ線充電回路から、前記第２のデータ線に
ソースが接続される充電選択用トランジスタと、前記第
１のデータ線と前記第２のデータ線にソース・ドレイン
が接続された第１のトランスファトランジスタと、前記
第２のデータ線と前記第３のデータ線にソース・ドレイ
ンが接続された第２のトランスファトランジスタとを介
してそれぞれ充電するようにした半導体記憶装置が得ら
れる。さらに、本発明の更に他の形態によれば、ソース
・ドレインが隣接する各データ線間に接続され、ゲート
が共通のワード線に接続された複数個のメモリセルと、
前記隣接する各データ線間にそれぞれ一対ずつ接続され
た複数個のトランスファトランジスタと、データ線選択
信号により１本置きにあるセンス用データ線に選択的に
接続されるセンスアンプと、接地選択信号により前記セ
ンス用データ線とは異なる位置に１本置きにある接地用
データ線に選択的に接地電位を与える接地選択用トラン
ジスタと、データ線充電回路を前記センス用データ線に
選択的に接続する充電選択用トランジスタとを有し、選
択したメモリセルからデータを読み出す際、該メモリに
接続された前記センス用データ線に隣接し、該メモリセ
ルに接続された接地用データ線とは反対側に連続してあ
る第１のデータ線及び第２のデータ線を、前記データ線
充電回路から、前記第１のデータ線にソースが接続され
る充電選択用トランジスタと、前記第１のデータ線と前
記第２のデータ線の間に接続された一対の第１及び第２
のトランスファトランジスタとを介してそれぞれ充電す
るようにした半導体記憶装置が得られる。
ＯＭの半導体記憶装置において、選択したメモリセルか
ら該メモリセルに隣接したセンス用データ線及び接地用
データ線を選択してデータを読み出す際、前記センス用
データ線に隣接し、前記接地用データ線とは反対側の複
数本のデータ線を、互いに隣接したデータ線間に接続さ
れたスイッチ回路であって、２つのトランジスタの直列
回路によって構成され、かつ当該直列回路の両端が、前
記互いに隣接した２本のデータ線間に接続されているも
の、を介して充電するように構成した半導体記憶装置が
得られる。本発明の一実施の形態によれば、ソース・ド
レインが隣接する各データ線間に接続され、ゲートが共
通のワード線に接続された複数個のメモリセルと、ソー
ス・ドレインが前記隣接する各データ線間に接続された
複数個のトランスファトランジスタと、データ線選択信
号により１本置きにあるセンス用データ線に選択的に接
続されるセンスアンプと、接地選択信号により前記セン
ス用データ線とは異なる位置に１本置きにある接地用デ
ータ線に選択的に接地電位を与える接地選択用トランジ
スタと、データ線充電回路を前記センス用データ線に選
択的に接続する充電選択用トランジスタとを有し、選択
したメモリセルからデータを読み出す際、該メモリに接
続された前記センス用データ線に隣接し、該メモリセル
に接続された接地用データ線とは反対側に連続してある
第１のデータ線、第２のデータ線及び第３のデータ線
を、前記データ線充電回路から、前記第２のデータ線に
ソースが接続される充電選択用トランジスタと、前記第
１のデータ線と前記第２のデータ線にソース・ドレイン
が接続された第１のトランスファトランジスタと、前記
第２のデータ線と前記第３のデータ線にソース・ドレイ
ンが接続された第２のトランスファトランジスタとを介
してそれぞれ充電するようにした半導体記憶装置が得ら
れる。さらに、本発明の更に他の形態によれば、ソース
・ドレインが隣接する各データ線間に接続され、ゲート
が共通のワード線に接続された複数個のメモリセルと、
前記隣接する各データ線間にそれぞれ一対ずつ接続され
た複数個のトランスファトランジスタと、データ線選択
信号により１本置きにあるセンス用データ線に選択的に
接続されるセンスアンプと、接地選択信号により前記セ
ンス用データ線とは異なる位置に１本置きにある接地用
データ線に選択的に接地電位を与える接地選択用トラン
ジスタと、データ線充電回路を前記センス用データ線に
選択的に接続する充電選択用トランジスタとを有し、選
択したメモリセルからデータを読み出す際、該メモリに
接続された前記センス用データ線に隣接し、該メモリセ
ルに接続された接地用データ線とは反対側に連続してあ
る第１のデータ線及び第２のデータ線を、前記データ線
充電回路から、前記第１のデータ線にソースが接続され
る充電選択用トランジスタと、前記第１のデータ線と前
記第２のデータ線の間に接続された一対の第１及び第２
のトランスファトランジスタとを介してそれぞれ充電す
るようにした半導体記憶装置が得られる。
【００１２】本発明の一実施の形態によれば、複数のワ
ード線、複数のデータ線、及び、互いに隣接する２本の
前記データ線及び単一のワード線にそれぞれ接続された
メモリセルとを備え、前記データ線は、一本おきに配置
された接地可能な接地用データ線と、残りの前記データ
線によって構成されセンス用データ線とに分けられるこ
とができる半導体記憶装置において、前記メモリセルの
読出の際に、データ線を充電するためのデータ線充電手
段と、前記センス用データ線及び前記接地用データ線が
選択された時、選択されたセンス用データ線を挟んで、
選択された接地用データ線とは反対側に配列され、且
つ、前記選択されたセンス用データ線に隣接した複数の
データ線を前記データ線充電手段に接続するように構成
されたデータ線接続用スイッチ回路とを有し、前記デー
タ線接続用スイッチ回路は、互いに隣接した２本のデー
タ線間に接続されたスイッチ素子を備えている半導体記
憶装置が得られる。
ード線、複数のデータ線、及び、互いに隣接する２本の
前記データ線及び単一のワード線にそれぞれ接続された
メモリセルとを備え、前記データ線は、一本おきに配置
された接地可能な接地用データ線と、残りの前記データ
線によって構成されセンス用データ線とに分けられるこ
とができる半導体記憶装置において、前記メモリセルの
読出の際に、データ線を充電するためのデータ線充電手
段と、前記センス用データ線及び前記接地用データ線が
選択された時、選択されたセンス用データ線を挟んで、
選択された接地用データ線とは反対側に配列され、且
つ、前記選択されたセンス用データ線に隣接した複数の
データ線を前記データ線充電手段に接続するように構成
されたデータ線接続用スイッチ回路とを有し、前記デー
タ線接続用スイッチ回路は、互いに隣接した２本のデー
タ線間に接続されたスイッチ素子を備えている半導体記
憶装置が得られる。
【００１３】更に、本発明の更に他の形態によれば、前
記データ線接続用スイッチ回路は、選択されたセンス用
データ線に隣接した２本のデータ線を前記データ線充電
手段に接続する手段を有すると共に、前記スイッチ素子
は、単一のトランジスタ、または、２つのトランジスタ
の直列回路によって構成され、当該トランジスタの両端
は前記互いに隣接した２本のデータ線間に接続されてお
り、これらスイッチ素子を選択されたメモリセルに応じ
て、オン状態にし、選択されたセンス用データ線に隣接
した複数本のデータ線を充電状態にする半導体記憶装置
が得られる。
記データ線接続用スイッチ回路は、選択されたセンス用
データ線に隣接した２本のデータ線を前記データ線充電
手段に接続する手段を有すると共に、前記スイッチ素子
は、単一のトランジスタ、または、２つのトランジスタ
の直列回路によって構成され、当該トランジスタの両端
は前記互いに隣接した２本のデータ線間に接続されてお
り、これらスイッチ素子を選択されたメモリセルに応じ
て、オン状態にし、選択されたセンス用データ線に隣接
した複数本のデータ線を充電状態にする半導体記憶装置
が得られる。
【００１４】
【発明の実施の形態】図１を参照すると、本発明の一実
施の形態に係る半導体記憶装置が示されており、図示さ
れた半導体記憶装置はセル部分１１、センスアンプ（Ｓ
Ａ）１２、及び、データ線充電回路（ＤＣＵ）１３とを
備えている。セル部分１１は、横形ＲＯＭによって構成
されており、ここでは、同一の行（ロウ）線、即ち、ワ
ード線にゲートを接続されると共に、カラム線、即ち、
隣接する２本のデータ線Ｄ０〜Ｄ６にソース及びドレイ
ンをそれぞれ接続された第１乃至第６のメモリセルＭＣ
１〜ＭＣ６を備えている。ここで、偶数番号のデータ線
Ｄ０、Ｄ２、Ｄ４、及び、Ｄ６は、後述するように、接
地されるため、接地用データ線と呼ぶことができ、他
方、奇数番号のデータ線Ｄ１、Ｄ３、及び、Ｄ５は、セ
ンスアンプ（ＳＡ）１２に接続されるため、センス用デ
ータ線と呼ぶことができる。
施の形態に係る半導体記憶装置が示されており、図示さ
れた半導体記憶装置はセル部分１１、センスアンプ（Ｓ
Ａ）１２、及び、データ線充電回路（ＤＣＵ）１３とを
備えている。セル部分１１は、横形ＲＯＭによって構成
されており、ここでは、同一の行（ロウ）線、即ち、ワ
ード線にゲートを接続されると共に、カラム線、即ち、
隣接する２本のデータ線Ｄ０〜Ｄ６にソース及びドレイ
ンをそれぞれ接続された第１乃至第６のメモリセルＭＣ
１〜ＭＣ６を備えている。ここで、偶数番号のデータ線
Ｄ０、Ｄ２、Ｄ４、及び、Ｄ６は、後述するように、接
地されるため、接地用データ線と呼ぶことができ、他
方、奇数番号のデータ線Ｄ１、Ｄ３、及び、Ｄ５は、セ
ンスアンプ（ＳＡ）１２に接続されるため、センス用デ
ータ線と呼ぶことができる。
【００１５】第１乃至第６のメモリセルＭＣ１〜ＭＣ６
のゲートに接続されたワード線には、ワード線選択信号
Ｗ０がＸデコーダ（図示せず）から与えられている。
のゲートに接続されたワード線には、ワード線選択信号
Ｗ０がＸデコーダ（図示せず）から与えられている。
【００１６】尚、図では、説明の簡略化のために、単一
のワード線に接続されたメモリセルだけが示されてお
り、以下では、図示されたメモリセルＭＣ１〜ＭＣ６に
ついてのみ説明するが、このほかにも、複数のワード
線、及び、これらワード線に接続されたメモリセルが設
けられ、メモリセルマトリックスが形成されており、各
ワード線を選択するために、Ｘデコーダが設けられてい
る。
のワード線に接続されたメモリセルだけが示されてお
り、以下では、図示されたメモリセルＭＣ１〜ＭＣ６に
ついてのみ説明するが、このほかにも、複数のワード
線、及び、これらワード線に接続されたメモリセルが設
けられ、メモリセルマトリックスが形成されており、各
ワード線を選択するために、Ｘデコーダが設けられてい
る。
【００１７】更に、図に示されたセンスアンプ（ＳＡ）
は、選択用トランジスタＱ１０、Ｑ００、Ｑ０１、及
び、Ｑ０２を介して、一本置きに配置された奇数番号の
データ線Ｄ１、Ｄ３、Ｄ５に接続されている。図示され
た例では、選択用トランジスタＱ１０と、他の選択用ト
ランジスタＱ００、Ｑ０１、及び、Ｑ０２とは、２段に
構成されている。これら選択用トランジスタＱ１０、Ｑ
００、Ｑ０１、及び、Ｑ０２のゲートには、Ｙデコーダ
（図示せず）からデータ線選択信号Ｙ１０、Ｙ００、Ｙ
０１、及びＹ０２が選択的に供給されている。
は、選択用トランジスタＱ１０、Ｑ００、Ｑ０１、及
び、Ｑ０２を介して、一本置きに配置された奇数番号の
データ線Ｄ１、Ｄ３、Ｄ５に接続されている。図示され
た例では、選択用トランジスタＱ１０と、他の選択用ト
ランジスタＱ００、Ｑ０１、及び、Ｑ０２とは、２段に
構成されている。これら選択用トランジスタＱ１０、Ｑ
００、Ｑ０１、及び、Ｑ０２のゲートには、Ｙデコーダ
（図示せず）からデータ線選択信号Ｙ１０、Ｙ００、Ｙ
０１、及びＹ０２が選択的に供給されている。
【００１８】また、データ線充電回路（ＤＣＵ）１３
は、第１、第２、及び第３の充電用トランジスタＱC1、
ＱC2、及び、ＱC3のドレインに接続され、各充電用トラ
ンジスタＱC1、ＱC2、及びＱC3のゲートには、第１乃至
第３の充電選択信号ＰＣ０〜ＰＣ２がＹデコーダから供
給されている。
は、第１、第２、及び第３の充電用トランジスタＱC1、
ＱC2、及び、ＱC3のドレインに接続され、各充電用トラ
ンジスタＱC1、ＱC2、及びＱC3のゲートには、第１乃至
第３の充電選択信号ＰＣ０〜ＰＣ２がＹデコーダから供
給されている。
【００１９】更に、隣接する２つのデータ線Ｄ０とＤ
１、Ｄ１とＤ２、Ｄ２とＤ３、Ｄ３とＤ４、Ｄ４とＤ
５、及び、Ｄ５とＤ６の間には、第１乃至第６のトラン
スファトランジスタＱT1、ＱT2、ＱT3、ＱT4、ＱT5、及
び、ＱT6のドレインとソースがそれぞれ接続されてい
る。また、第１及び第２のトランスファトランジスタＱ
T1及びＱT2の共通接続点には、第１の充電用トランジス
タＱC1のソースが接続され、同様に、第３及び第４のト
ランスファトランジスタＱT3及びＱT4の共通接続点に
は、第２の充電用トランジスタＱC2のソースが接続さ
れ、第５及び第６のトランスファトランジスタＱT5及び
ＱT6の共通接続点には、第３の充電用トランジスタＱ C3
のソースが接続されている。
１、Ｄ１とＤ２、Ｄ２とＤ３、Ｄ３とＤ４、Ｄ４とＤ
５、及び、Ｄ５とＤ６の間には、第１乃至第６のトラン
スファトランジスタＱT1、ＱT2、ＱT3、ＱT4、ＱT5、及
び、ＱT6のドレインとソースがそれぞれ接続されてい
る。また、第１及び第２のトランスファトランジスタＱ
T1及びＱT2の共通接続点には、第１の充電用トランジス
タＱC1のソースが接続され、同様に、第３及び第４のト
ランスファトランジスタＱT3及びＱT4の共通接続点に
は、第２の充電用トランジスタＱC2のソースが接続さ
れ、第５及び第６のトランスファトランジスタＱT5及び
ＱT6の共通接続点には、第３の充電用トランジスタＱ C3
のソースが接続されている。
【００２０】ここで、第１の充電選択信号ＰＣ０は、第
１及び第２のトランスファトランジスタＱT1及びＱT2、
並びに、第１の充電用トランジスタＱC1のゲートに与え
られており、第２の充電選択信号ＰＣ１は、第３及び第
４のトランスファトランジスタＱT3及びＱT4、並びに、
第２の充電用トランジスタＱC2のゲートに与えられてい
る。また、第３の充電選択信号ＰＣ２は、第５及び第６
のトランスファトランジスタＱT5及びＱT6、並びに、第
３の充電用トランジスタＱC3に供給されている。上記し
た第１乃至第３の充電選択信号ＰＣ０〜ＰＣ２は、Ｙデ
コーダから後述する形式で選択的に送出される。
１及び第２のトランスファトランジスタＱT1及びＱT2、
並びに、第１の充電用トランジスタＱC1のゲートに与え
られており、第２の充電選択信号ＰＣ１は、第３及び第
４のトランスファトランジスタＱT3及びＱT4、並びに、
第２の充電用トランジスタＱC2のゲートに与えられてい
る。また、第３の充電選択信号ＰＣ２は、第５及び第６
のトランスファトランジスタＱT5及びＱT6、並びに、第
３の充電用トランジスタＱC3に供給されている。上記し
た第１乃至第３の充電選択信号ＰＣ０〜ＰＣ２は、Ｙデ
コーダから後述する形式で選択的に送出される。
【００２１】データ線Ｄ０、Ｄ２、Ｄ４、及び、Ｄ６に
は、接地用トランジスタＱE1、ＱE2、ＱE3、及び、ＱE4
のドレインが接続されている。また、接地用トランジス
タＱE1、ＱE2、ＱE3、及びＱE4のソースは接地され、且
つ、ゲートには、接地選択信号ＶＧ０、ＶＧ１、ＶＧ
２、及び、ＶＧ３がＹデコーダから選択的に与えられて
いる。上述したように、上記した例では、ワード線選択
信号Ｗ０だけがＸデコーダから与えられており、これ以
外の選択信号はＹデコーダから与えられている。このこ
とは、列アドレスを受けると、Ｙデコーダは、２ビット
のデータ線選択信号Ｙ１０〜Ｙ０２、１ビットの充電選
択信号ＰＣ０〜ＰＣ２、及び、１ビットの接地選択信号
ＶＧ０〜ＶＧ３を当該列アドレスに応じて出力できるよ
うに構成すれば良い。
は、接地用トランジスタＱE1、ＱE2、ＱE3、及び、ＱE4
のドレインが接続されている。また、接地用トランジス
タＱE1、ＱE2、ＱE3、及びＱE4のソースは接地され、且
つ、ゲートには、接地選択信号ＶＧ０、ＶＧ１、ＶＧ
２、及び、ＶＧ３がＹデコーダから選択的に与えられて
いる。上述したように、上記した例では、ワード線選択
信号Ｗ０だけがＸデコーダから与えられており、これ以
外の選択信号はＹデコーダから与えられている。このこ
とは、列アドレスを受けると、Ｙデコーダは、２ビット
のデータ線選択信号Ｙ１０〜Ｙ０２、１ビットの充電選
択信号ＰＣ０〜ＰＣ２、及び、１ビットの接地選択信号
ＶＧ０〜ＶＧ３を当該列アドレスに応じて出力できるよ
うに構成すれば良い。
【００２２】図２をも参照して、図１に示された半導体
記憶装置の動作を説明する。図２には、選択メモリセル
と、データ線選択信号Ｙ１０〜Ｙ０２、第１乃至第３の
充電選択信号ＰＣ０〜ＰＣ２、接地選択信号ＶＧ０〜Ｖ
Ｇ３との関係を示す真理値表が示されている。
記憶装置の動作を説明する。図２には、選択メモリセル
と、データ線選択信号Ｙ１０〜Ｙ０２、第１乃至第３の
充電選択信号ＰＣ０〜ＰＣ２、接地選択信号ＶＧ０〜Ｖ
Ｇ３との関係を示す真理値表が示されている。
【００２３】メモリセルＭＣ１が選択される場合には、
第１乃至第６のメモリセルＭＣ１〜ＭＣ６のゲートに
は、Ｘデコーダからワード線を介して、ワード線選択信
号Ｗ０が与えられる。他方、図２に示されているよう
に、データ線Ｄ１が選択されてセンスアンプ（ＳＡ）１
２に接続されると共に、データ線Ｄ０が接地状態にな
る。また、選択されたデータ線Ｄ１に隣接する３本のデ
ータ線Ｄ２、Ｄ３、Ｄ４が選択され、これら３本の隣接
データ線Ｄ２〜Ｄ４が充電状態、即ち、プリチャージ状
態になる。
第１乃至第６のメモリセルＭＣ１〜ＭＣ６のゲートに
は、Ｘデコーダからワード線を介して、ワード線選択信
号Ｗ０が与えられる。他方、図２に示されているよう
に、データ線Ｄ１が選択されてセンスアンプ（ＳＡ）１
２に接続されると共に、データ線Ｄ０が接地状態にな
る。また、選択されたデータ線Ｄ１に隣接する３本のデ
ータ線Ｄ２、Ｄ３、Ｄ４が選択され、これら３本の隣接
データ線Ｄ２〜Ｄ４が充電状態、即ち、プリチャージ状
態になる。
【００２４】メモリセルＭＣ１の選択状態で、データ線
を上記した状態にするために、図２の真理値表に示され
るように、Ｙデコーダは、データ線選択信号Ｙ１０及び
Ｙ００を論理”１”にすると共に、第２の充電選択信号
ＰＣ１を論理”１”にし、更に、接地選択信号ＶＧ０を
論理”１”にする。
を上記した状態にするために、図２の真理値表に示され
るように、Ｙデコーダは、データ線選択信号Ｙ１０及び
Ｙ００を論理”１”にすると共に、第２の充電選択信号
ＰＣ１を論理”１”にし、更に、接地選択信号ＶＧ０を
論理”１”にする。
【００２５】この結果、データ線選択信号Ｙ１０、Ｙ０
０によって選択用トランジスタＱ１０及びＱ００がオン
状態となり、データ線Ｄ１はセンスアンプ（ＳＡ）１２
に接続される。同時に、接地選択信号ＶＧ０によって接
地用トランジスタＱE1がオンして、データ線Ｄ０は接地
される。これによって、データ線Ｄ１及びＤ０が選択さ
れて第１のメモリセルＭＣ１が読出状態になる。
０によって選択用トランジスタＱ１０及びＱ００がオン
状態となり、データ線Ｄ１はセンスアンプ（ＳＡ）１２
に接続される。同時に、接地選択信号ＶＧ０によって接
地用トランジスタＱE1がオンして、データ線Ｄ０は接地
される。これによって、データ線Ｄ１及びＤ０が選択さ
れて第１のメモリセルＭＣ１が読出状態になる。
【００２６】また、この実施の形態では、図２の真理値
表に示すように、データ線選択信号Ｙ１０、Ｙ００、及
び、接地選択信号ＶＧ０と同時に、Ｙデコーダから、第
２の充電選択信号ＰＣ１が出力される。このため、図１
に示された第１の充電用トランジスタＱC2、及び、第３
及び第４のトランスファトランジスタＱT3及びＱT4がオ
ン状態となる。このため、データ線充電回路（ＤＣＵ）
１３からの充電電流、即ち、プリチャージ電流が第２の
充電用トランジスタＱC2を介して、第３及び第４のトラ
ンスファトランジスタＱT3及びＱT4の共通接続点に供給
される。
表に示すように、データ線選択信号Ｙ１０、Ｙ００、及
び、接地選択信号ＶＧ０と同時に、Ｙデコーダから、第
２の充電選択信号ＰＣ１が出力される。このため、図１
に示された第１の充電用トランジスタＱC2、及び、第３
及び第４のトランスファトランジスタＱT3及びＱT4がオ
ン状態となる。このため、データ線充電回路（ＤＣＵ）
１３からの充電電流、即ち、プリチャージ電流が第２の
充電用トランジスタＱC2を介して、第３及び第４のトラ
ンスファトランジスタＱT3及びＱT4の共通接続点に供給
される。
【００２７】この状態で、データ線充電回路（ＤＣＵ）
１３からの充電電流は第２の充電用トランジスタＱC2及
び第３のトランスファトランジスタＱT3を介して、デー
タ線Ｄ２に流れると共に、第２の充電用トランジスタＱ
C2から直接、データ線Ｄ３にも流れる。更に、第２の充
電用トランジスタＱC2から第４のトランスファトランジ
スタＱT4を介して、データ線Ｄ４にも、データ線充電回
路（ＤＣＵ）１３からの充電電流が流れる。
１３からの充電電流は第２の充電用トランジスタＱC2及
び第３のトランスファトランジスタＱT3を介して、デー
タ線Ｄ２に流れると共に、第２の充電用トランジスタＱ
C2から直接、データ線Ｄ３にも流れる。更に、第２の充
電用トランジスタＱC2から第４のトランスファトランジ
スタＱT4を介して、データ線Ｄ４にも、データ線充電回
路（ＤＣＵ）１３からの充電電流が流れる。
【００２８】したがって、この実施の形態では、センス
アンプ（ＳＡ）１２に接続されたデータ線Ｄ１を挟ん
で、接地されたデータ線Ｄ０と反対側にある３本のデー
タ線ＤＤ２、Ｄ３、及びＤ４が、データ線充電回路（Ｄ
ＣＵ）によってプリチャージされていることが分かる。
アンプ（ＳＡ）１２に接続されたデータ線Ｄ１を挟ん
で、接地されたデータ線Ｄ０と反対側にある３本のデー
タ線ＤＤ２、Ｄ３、及びＤ４が、データ線充電回路（Ｄ
ＣＵ）によってプリチャージされていることが分かる。
【００２９】一方、メモリセルＭＣ４が選択される場
合、センスアンプ（ＳＡ）１２に対して、メモリセルＭ
Ｃ４のメモリセルＭＣ３側の端子が接続され、メモリセ
ルＭＣ５側の端子が接地用トランジスタＱE3を介して接
地される。この場合、第１の充電用トランジスタＱC1、
第１のトランスファトランジスタＱT1、及び、第２トラ
ンスファトランジスタＱT2が導通状態となって、データ
線Ｄ０、Ｄ１、及び、Ｄ２がデータ線充電回路（ＤＣ
Ｕ）からの充電電流により、充電（プリチャージ）され
る。
合、センスアンプ（ＳＡ）１２に対して、メモリセルＭ
Ｃ４のメモリセルＭＣ３側の端子が接続され、メモリセ
ルＭＣ５側の端子が接地用トランジスタＱE3を介して接
地される。この場合、第１の充電用トランジスタＱC1、
第１のトランスファトランジスタＱT1、及び、第２トラ
ンスファトランジスタＱT2が導通状態となって、データ
線Ｄ０、Ｄ１、及び、Ｄ２がデータ線充電回路（ＤＣ
Ｕ）からの充電電流により、充電（プリチャージ）され
る。
【００３０】更に、メモリセルＭＣ３が選択される場合
には、図２に示されているように、センスアンプ（Ｓ
Ａ）１２に対して、データ線Ｄ３が接続された状態にな
り、且つ、接地用トランジスタＱE2が接地された状態に
なる。この状態で、第３の充電用選択信号ＰＣ２が論
理”１”となって、図２に示すように、データ線Ｄ４、
Ｄ５、及び、Ｄ６が充電されることになる。メモリセル
ＭＣ４及びＭＣ６についても、以下同様にして、選択さ
れたデータ線に対して、接地されたデータ線と反対側に
ある３本のデータ線が同時的に充電状態になることは、
図２からも明らかである。尚、選択されたデータ線に対
して、接地されたデータ線の反対側に、３本のデータ線
がない場合（例えば、メモリセルＭＣ２、ＭＣ５）で
は、残っているデータ線だけが充電（プリチャージ）さ
れれば良いことは言うまでもない。
には、図２に示されているように、センスアンプ（Ｓ
Ａ）１２に対して、データ線Ｄ３が接続された状態にな
り、且つ、接地用トランジスタＱE2が接地された状態に
なる。この状態で、第３の充電用選択信号ＰＣ２が論
理”１”となって、図２に示すように、データ線Ｄ４、
Ｄ５、及び、Ｄ６が充電されることになる。メモリセル
ＭＣ４及びＭＣ６についても、以下同様にして、選択さ
れたデータ線に対して、接地されたデータ線と反対側に
ある３本のデータ線が同時的に充電状態になることは、
図２からも明らかである。尚、選択されたデータ線に対
して、接地されたデータ線の反対側に、３本のデータ線
がない場合（例えば、メモリセルＭＣ２、ＭＣ５）で
は、残っているデータ線だけが充電（プリチャージ）さ
れれば良いことは言うまでもない。
【００３１】図３を参照すると、図１及び図２に示され
たＹデコーダのブロック図が示されている。図示されて
いるように、Ｙデコーダには、外部からアドレス信号が
与えられ、このアドレス信号は、第１、第２、及び第３
の部分アドレス信号Ａ１、Ａ２、及び、Ａ３に区分され
ている。このうち、第１の部分アドレス信号Ａ１はバッ
ファを介して、ＰＣデコーダ部２１に与えられている。
また、第２の部分アドレス信号Ａ２及び第３の部分アド
レス信号Ａ３は、Ｙデコード部２２及びＶＧデコード部
２３にそれぞれ与えられている。
たＹデコーダのブロック図が示されている。図示されて
いるように、Ｙデコーダには、外部からアドレス信号が
与えられ、このアドレス信号は、第１、第２、及び第３
の部分アドレス信号Ａ１、Ａ２、及び、Ａ３に区分され
ている。このうち、第１の部分アドレス信号Ａ１はバッ
ファを介して、ＰＣデコーダ部２１に与えられている。
また、第２の部分アドレス信号Ａ２及び第３の部分アド
レス信号Ａ３は、Ｙデコード部２２及びＶＧデコード部
２３にそれぞれ与えられている。
【００３２】Ｙデコード部２２は、第２の部分アドレス
信号Ａ２から図１及び図２に示されたデータ線選択信号
Ｙ１０〜Ｙ０２を出力する。このデータ線選択信号Ｙ１
０〜Ｙ０２は、図１に示された選択用トランジスタＱ１
０〜Ｑ０２に供給される一方、ＰＣデコーダ部２１及び
ＶＧデコーダ部２３に制御信号として供給される。
信号Ａ２から図１及び図２に示されたデータ線選択信号
Ｙ１０〜Ｙ０２を出力する。このデータ線選択信号Ｙ１
０〜Ｙ０２は、図１に示された選択用トランジスタＱ１
０〜Ｑ０２に供給される一方、ＰＣデコーダ部２１及び
ＶＧデコーダ部２３に制御信号として供給される。
【００３３】ＰＣデコーダ部２１は、データ線選択信号
Ｙ１０〜Ｙ０２と、第１の部分アドレス信号Ａ１とか
ら、第１乃至第３の充電選択信号ＰＣ０〜ＰＣ２を出力
し、他方、ＶＧデコーダ部２３は、データ線選択信号Ｙ
１０〜Ｙ０２と、第３の部分アドレス信号Ａ３とから、
充電選択信号ＶＧ０〜ＶＧ３を出力する。Ｙデコーダ部
２２、ＰＣデコーダ部２１、及び、ＶＧデコーダ部２３
の構成は、図２の真理値表を参照することによって容易
に類推できるから、ここでは、詳述しない。
Ｙ１０〜Ｙ０２と、第１の部分アドレス信号Ａ１とか
ら、第１乃至第３の充電選択信号ＰＣ０〜ＰＣ２を出力
し、他方、ＶＧデコーダ部２３は、データ線選択信号Ｙ
１０〜Ｙ０２と、第３の部分アドレス信号Ａ３とから、
充電選択信号ＶＧ０〜ＶＧ３を出力する。Ｙデコーダ部
２２、ＰＣデコーダ部２１、及び、ＶＧデコーダ部２３
の構成は、図２の真理値表を参照することによって容易
に類推できるから、ここでは、詳述しない。
【００３４】図４を参照すると、本発明の第２の実施の
形態に係る半導体記憶装置が示されており、図１と同様
な動作を行う部分には、同一の参照番号及び参照符号が
付されている。図４に示された半導体装置は、データ線
充電回路（ＤＣＵ）１３に接続された第１乃至第４のデ
ータ線充電用トランジスタＱC1〜ＱC4を備え、これら第
１乃至第４のデータ線充電用トランジスタＱC1〜ＱC4の
ゲートには、第１乃至第４の充電選択信号ＰＣ０〜ＰＣ
３がそれぞれＹデコーダ（図示せず）から与えられてい
る。
形態に係る半導体記憶装置が示されており、図１と同様
な動作を行う部分には、同一の参照番号及び参照符号が
付されている。図４に示された半導体装置は、データ線
充電回路（ＤＣＵ）１３に接続された第１乃至第４のデ
ータ線充電用トランジスタＱC1〜ＱC4を備え、これら第
１乃至第４のデータ線充電用トランジスタＱC1〜ＱC4の
ゲートには、第１乃至第４の充電選択信号ＰＣ０〜ＰＣ
３がそれぞれＹデコーダ（図示せず）から与えられてい
る。
【００３５】また、隣接する２本のデータ線Ｄ０とＤ１
との間、Ｄ１とＤ２の間、Ｄ２とＤ３との間、Ｄ３とＤ
４との間、Ｄ４とＤ５との間、Ｄ５とＤ６との間には、
それぞれ２つのトランスファトランジスタＱ１１とＱ１
２；Ｑ２１とＱ２２；Ｑ３１とＱ３２；Ｑ４１とＱ４
２；Ｑ５１とＱ５２；Ｑ６１とＱ６２の直列回路が接続
されている。このうち、トランスファトランジスタＱ１
１；Ｑ２２、Ｑ３１；Ｑ４２、Ｑ５１；及びＱ６２のゲ
ートには、それぞれ第１乃至第４の充電選択信号ＰＣ０
〜ＰＣ３があたえられている。このことは、充電用トラ
ンジスタＱC1〜ＱC4のソースに接続されたトランスファ
トランジスタＱ１１；Ｑ２２、Ｑ３１；Ｑ４２、Ｑ５
１；及びＱ６２は、充電用トランジスタＱC1〜ＱC4と同
時にオープン状態になることを意味している。更に、充
電用トランジスタＱC1〜ＱC4に接続されていないトラン
スファトランジスタＱ１２、Ｑ２１、Ｑ３２、Ｑ４１、
Ｑ５２、及びＱ６１には、互いに相補的な論理値を取る
トランジスタ選択信号Ｆ、ＦＢが与えられている。
との間、Ｄ１とＤ２の間、Ｄ２とＤ３との間、Ｄ３とＤ
４との間、Ｄ４とＤ５との間、Ｄ５とＤ６との間には、
それぞれ２つのトランスファトランジスタＱ１１とＱ１
２；Ｑ２１とＱ２２；Ｑ３１とＱ３２；Ｑ４１とＱ４
２；Ｑ５１とＱ５２；Ｑ６１とＱ６２の直列回路が接続
されている。このうち、トランスファトランジスタＱ１
１；Ｑ２２、Ｑ３１；Ｑ４２、Ｑ５１；及びＱ６２のゲ
ートには、それぞれ第１乃至第４の充電選択信号ＰＣ０
〜ＰＣ３があたえられている。このことは、充電用トラ
ンジスタＱC1〜ＱC4のソースに接続されたトランスファ
トランジスタＱ１１；Ｑ２２、Ｑ３１；Ｑ４２、Ｑ５
１；及びＱ６２は、充電用トランジスタＱC1〜ＱC4と同
時にオープン状態になることを意味している。更に、充
電用トランジスタＱC1〜ＱC4に接続されていないトラン
スファトランジスタＱ１２、Ｑ２１、Ｑ３２、Ｑ４１、
Ｑ５２、及びＱ６１には、互いに相補的な論理値を取る
トランジスタ選択信号Ｆ、ＦＢが与えられている。
【００３６】図５には、図４に示された半導体記憶装置
の真理値表が示されており、この真理値表をも参照し
て、図４に示された半導体記憶装置の動作を説明する。
の真理値表が示されており、この真理値表をも参照し
て、図４に示された半導体記憶装置の動作を説明する。
【００３７】ここで、ワード線上にワード選択信号Ｗ０
が与えられ、メモリセルＭＣ１が選択される場合、図１
と同様に、データ線選択信号Ｙ１０及びＹ００に論理”
１”が与えられてオンとなり、この結果、データ線選択
用トランジスタＱ１０及びＱ００がオンとなってデータ
線Ｄ１が選択される。この時、真理値表に示すように、
第１の接地選択信号ＶＧ０によってオンとなって、接地
用トランジスタＱＥ１がオンとなり、データ線Ｄ０が接
地される。
が与えられ、メモリセルＭＣ１が選択される場合、図１
と同様に、データ線選択信号Ｙ１０及びＹ００に論理”
１”が与えられてオンとなり、この結果、データ線選択
用トランジスタＱ１０及びＱ００がオンとなってデータ
線Ｄ１が選択される。この時、真理値表に示すように、
第１の接地選択信号ＶＧ０によってオンとなって、接地
用トランジスタＱＥ１がオンとなり、データ線Ｄ０が接
地される。
【００３８】この状態で、図５の真理値表に示すよう
に、第２の充電選択信号ＰＣ１が論理”１”となると共
に、トランジスタ選択信号ＦＢが論理”１”となる。こ
の第２の充電選択信号ＰＣ１によって、充電用トランジ
スタＱC2がオンとなり、データ線充電回路（ＤＣＵ）１
３からの充電電流が、充電用トランジスタＱC2を介して
流れる。この時、トランスファトランジスタＱ２２のゲ
ートにも、第２の充電選択信号ＰＣ１が与えられるか
ら、トランスファトランジスタＱ２２もオンとなるが、
当該トランスファトランジスタＱ２２に直列に接続され
たトランスファトランジスタＱ２１のゲートには、トラ
ンジスタ選択信号Ｆが与えられているから、データ線充
電回路（ＤＣＵ）１３からの充電電流は選択されたデー
タ線Ｄ１には流れない。
に、第２の充電選択信号ＰＣ１が論理”１”となると共
に、トランジスタ選択信号ＦＢが論理”１”となる。こ
の第２の充電選択信号ＰＣ１によって、充電用トランジ
スタＱC2がオンとなり、データ線充電回路（ＤＣＵ）１
３からの充電電流が、充電用トランジスタＱC2を介して
流れる。この時、トランスファトランジスタＱ２２のゲ
ートにも、第２の充電選択信号ＰＣ１が与えられるか
ら、トランスファトランジスタＱ２２もオンとなるが、
当該トランスファトランジスタＱ２２に直列に接続され
たトランスファトランジスタＱ２１のゲートには、トラ
ンジスタ選択信号Ｆが与えられているから、データ線充
電回路（ＤＣＵ）１３からの充電電流は選択されたデー
タ線Ｄ１には流れない。
【００３９】一方、図示された充電用トランジスタＱC2
に接続されたトランスファトランジスタＱ３１にも、第
２の充電選択信号ＰＣ１が与えられているから、このト
ランスファトランジスタＱ３１はオンになると共に、当
該トランスファトランジスタＱ３１に直列に接続された
トランスファトランジスタＱ３２も、トランジスタ選択
信号ＦＢによってオンとなる。この結果、データ線充電
回路（ＤＣＵ）１３からの充電電流は、充電用トランジ
スタＱC2を通ってデータ線Ｄ２に流れる一方、充電用ト
ランジスタＱC2からトランスファトランジスタＱ３１及
びＱ３２を介して、データ線Ｄ３にも流れる。
に接続されたトランスファトランジスタＱ３１にも、第
２の充電選択信号ＰＣ１が与えられているから、このト
ランスファトランジスタＱ３１はオンになると共に、当
該トランスファトランジスタＱ３１に直列に接続された
トランスファトランジスタＱ３２も、トランジスタ選択
信号ＦＢによってオンとなる。この結果、データ線充電
回路（ＤＣＵ）１３からの充電電流は、充電用トランジ
スタＱC2を通ってデータ線Ｄ２に流れる一方、充電用ト
ランジスタＱC2からトランスファトランジスタＱ３１及
びＱ３２を介して、データ線Ｄ３にも流れる。
【００４０】他のメモリセルが選択された場合にも、同
様な動作が行われる。したがって、図示された構成で
は、選択されたメモリセル、例えば、メモリセルＭＣ１
に接続された２本のデータ線（Ｄ０、Ｄ１）のうち、選
択されたデータ線（Ｄ１）側に隣接した２本のデータ線
（Ｄ２及びＤ３）が充電されることになる。
様な動作が行われる。したがって、図示された構成で
は、選択されたメモリセル、例えば、メモリセルＭＣ１
に接続された２本のデータ線（Ｄ０、Ｄ１）のうち、選
択されたデータ線（Ｄ１）側に隣接した２本のデータ線
（Ｄ２及びＤ３）が充電されることになる。
【００４１】以下同様に、図５に示す真理値表からも明
らかな通り、センスアンプ１２に接続されるデータ線Ｄ
３が選択され、メモリセルＭＣ３が選択される場合に
は、データ線Ｄ２が接地され、接地されたデータ線Ｄ２
とは反対側において、選択されたデータ線Ｄ３に隣接す
るデータ線Ｄ４及びＤ５が充電状態になる。
らかな通り、センスアンプ１２に接続されるデータ線Ｄ
３が選択され、メモリセルＭＣ３が選択される場合に
は、データ線Ｄ２が接地され、接地されたデータ線Ｄ２
とは反対側において、選択されたデータ線Ｄ３に隣接す
るデータ線Ｄ４及びＤ５が充電状態になる。
【００４２】図６を参照すると、図１及び図４で使用さ
れるセンスアンプ（ＳＡ）１３の概略構成が示されてい
る。図示されたセンスアンプ１３は、基準電圧ＲＶを発
生する基準増幅器３１と、メモリセルの読み出し結果を
あらわす入力電圧ＩＮと基準電圧ＲＶとの差電圧を増幅
する増幅器３２とを備えている。増幅器３２は入力電圧
ＩＮと基準電圧ＲＶとの差が大きい程、ノイズに強く、
且つ、高速な読出動作を行うことができる。
れるセンスアンプ（ＳＡ）１３の概略構成が示されてい
る。図示されたセンスアンプ１３は、基準電圧ＲＶを発
生する基準増幅器３１と、メモリセルの読み出し結果を
あらわす入力電圧ＩＮと基準電圧ＲＶとの差電圧を増幅
する増幅器３２とを備えている。増幅器３２は入力電圧
ＩＮと基準電圧ＲＶとの差が大きい程、ノイズに強く、
且つ、高速な読出動作を行うことができる。
【００４３】図７を参照すると、上記した構成を有する
センスアンプ１３を、例えば、選択されたデータ線以外
の隣接するデータ線を２本充電する半導体記憶装置のセ
ンスアンプとして使用した場合と、選択されたデータ線
に隣接した一本のデータ線だけを充電した場合との動作
を比較して説明する。図７において、ＩＮ（２）はデー
タ線以外の隣接するデータ線を２本充電した場合の入力
電圧の変化を示し、他方、ＩＮ（１）は選択されたデー
タ線に隣接した一本のデータ線だけを充電した場合の入
力電圧の変化を示している。また、図７には、選択され
たデータ線等の切換による各データ線上の電圧変化ＳＴ
も示されている。
センスアンプ１３を、例えば、選択されたデータ線以外
の隣接するデータ線を２本充電する半導体記憶装置のセ
ンスアンプとして使用した場合と、選択されたデータ線
に隣接した一本のデータ線だけを充電した場合との動作
を比較して説明する。図７において、ＩＮ（２）はデー
タ線以外の隣接するデータ線を２本充電した場合の入力
電圧の変化を示し、他方、ＩＮ（１）は選択されたデー
タ線に隣接した一本のデータ線だけを充電した場合の入
力電圧の変化を示している。また、図７には、選択され
たデータ線等の切換による各データ線上の電圧変化ＳＴ
も示されている。
【００４４】図７の特性図に示すように、センスアンプ
が０ｎｓの時点で起動された後、２４ｎｓ経過したとき
に、データ線を２本充電した場合には、入力電圧ＩＮ
（２）のレベルが基準電圧ＲＶを上回ってセンスアンプ
の出力データＯＵＴが確定した。この確定した状態で、
基準電圧ＲＶに対して約０．４Ｖの論理振幅が得られ、
入力電圧ＩＮ（２）のレベルが安定した（このセンスア
ンプの起動後に、入力電圧ＩＮのレベルが基準電圧ＲＶ
を上回るクロスポイント時間が読出動作時のスピードの
指標となるものである）。
が０ｎｓの時点で起動された後、２４ｎｓ経過したとき
に、データ線を２本充電した場合には、入力電圧ＩＮ
（２）のレベルが基準電圧ＲＶを上回ってセンスアンプ
の出力データＯＵＴが確定した。この確定した状態で、
基準電圧ＲＶに対して約０．４Ｖの論理振幅が得られ、
入力電圧ＩＮ（２）のレベルが安定した（このセンスア
ンプの起動後に、入力電圧ＩＮのレベルが基準電圧ＲＶ
を上回るクロスポイント時間が読出動作時のスピードの
指標となるものである）。
【００４５】一方、選択されたデータ線に隣接した一本
のデータ線だけを充電した場合、センスアンプの起動
後、２８ｎｓ後に入力電圧ＩＮ（１）のレベルが基準電
圧ＲＶを上回ってセンスアンプの出力データＯＵＴが確
定した。このように、基準電圧ＲＶに対して入力電圧Ｉ
Ｎ（１）のレベルが安定した状態で、論理振幅は約０．
１Ｖしか得られず、この程度の論理振幅では、ノイズ耐
性が不十分であり、データ誤り等の誤動作を避けること
ができなかった。更に、場合によっては発振も発生し
た。
のデータ線だけを充電した場合、センスアンプの起動
後、２８ｎｓ後に入力電圧ＩＮ（１）のレベルが基準電
圧ＲＶを上回ってセンスアンプの出力データＯＵＴが確
定した。このように、基準電圧ＲＶに対して入力電圧Ｉ
Ｎ（１）のレベルが安定した状態で、論理振幅は約０．
１Ｖしか得られず、この程度の論理振幅では、ノイズ耐
性が不十分であり、データ誤り等の誤動作を避けること
ができなかった。更に、場合によっては発振も発生し
た。
【００４６】尚、図示された実施の形態では、センスア
ンプに接続されるデータ線と、接地されるデータ線とを
一本おきに交互に配列した半導体記憶装置についてのみ
説明したが、本発明は、接地されるデータ線をセンスア
ンプに接続されるデータ線間に、２本以上配置した半導
体記憶装置にも、同様に適用できる。
ンプに接続されるデータ線と、接地されるデータ線とを
一本おきに交互に配列した半導体記憶装置についてのみ
説明したが、本発明は、接地されるデータ線をセンスア
ンプに接続されるデータ線間に、２本以上配置した半導
体記憶装置にも、同様に適用できる。
【００４７】
【発明の効果】上記したように、本発明では、選択され
たデータ線に隣接したデータ線を複数本プリチャージす
ることにより、論理振幅を大きくでき、ノイズに強く、
且つ、高速動作可能な半導体記憶装置が得られた。
たデータ線に隣接したデータ線を複数本プリチャージす
ることにより、論理振幅を大きくでき、ノイズに強く、
且つ、高速動作可能な半導体記憶装置が得られた。
【図１】本発明の一実施の形態に係る半導体記憶装置を
説明するのに使用される回路図である。
説明するのに使用される回路図である。
【図２】図１に示された半導体記憶装置の動作を説明す
るための真理値表である。
るための真理値表である。
【図３】図２に示された各種信号を出力するためのデコ
ーダの一例を示すブロック図である。
ーダの一例を示すブロック図である。
【図４】本発明の他の実施の形態に係る半導体記憶装置
を説明するために使用される回路図である。
を説明するために使用される回路図である。
【図５】図４に示された半導体記憶装置を動作を説明す
るための真理値表である。
るための真理値表である。
【図６】図１及び図４の半導体記憶装置に使用されるセ
ンスアンプを示す図である。
ンスアンプを示す図である。
【図７】本発明の実施の形態に係る半導体記憶装置にお
ける効果を従来における半導体記憶装置と比較するため
のグラフである。
ける効果を従来における半導体記憶装置と比較するため
のグラフである。
１１ メモリ １２ センスアンプ １３ データ線充電回路 Ｑ１０、Ｑ００〜Ｑ０２ データ線選択用トラン
ジスタ Ｙ１０、Ｙ００〜Ｙ０２ データ線選択信号 ＱC1〜ＱC4 充電選択用トランジス
タ ＱT1〜ＱT6 トランスファトランジ
スタ Ｑ１１〜Ｑ６２ トランスファトランジ
スタ Ｄ０〜Ｄ６ データ線 Ｗ０ ワード選択信号 ＭＣ１〜ＭＣ６ メモリセル ＱE1〜ＱE4 接地選択用トランジス
タ ＧＮＤ 接地
ジスタ Ｙ１０、Ｙ００〜Ｙ０２ データ線選択信号 ＱC1〜ＱC4 充電選択用トランジス
タ ＱT1〜ＱT6 トランスファトランジ
スタ Ｑ１１〜Ｑ６２ トランスファトランジ
スタ Ｄ０〜Ｄ６ データ線 Ｗ０ ワード選択信号 ＭＣ１〜ＭＣ６ メモリセル ＱE1〜ＱE4 接地選択用トランジス
タ ＧＮＤ 接地
Claims (8)
- 【請求項１】横形ＲＯＭの半導体記憶装置において、選
択したメモリセルから該メモリセルに隣接したセンス用
データ線及び接地用データ線を選択してデータを読み出
す際、前記センス用データ線に隣接し、前記接地用デー
タ線とは反対側の複数本のデータ線を、互いに隣接した
データ線間に接続されたスイッチ回路であって、２つの
トランジスタの直列回路によって構成され、かつ当該直
列回路の両端が、前記互いに隣接した２本のデータ線間
に接続されているもの、を介して充電するように構成し
たことを特徴とする半導体記憶装置。 - 【請求項２】前記直列回路は、第１のＭＯＳトランジス
タのソースと第２のＭＯＳトランジスタのドレインを接
続した構成であり、前記第１のＭＯＳトランジスタのド
レインと、前記第２のＭＯＳトランジスタのソースとを
前記互いに隣接したデータ線間に接続したことを特徴と
する請求項１に記載の半導体記憶装置。 - 【請求項３】ソース・ドレインが隣接する各データ線間
に接続され、ゲートが共通のワード線に接続された複数
個のメモリセルと、ソース・ドレインが前記隣接する各
データ線間に接続された複数個のトランスファトランジ
スタと、データ線選択信号により１本置きにあるセンス
用データ線に選択的に接続されるセンスアンプと、接地
選択信号により前記センス用データ線とは異なる位置に
１本置きにある接地用データ線に選択的に接地電位を与
える接地選択用トランジスタと、データ線充電回路を前
記センス用データ線に選択的に接続する充電選択用トラ
ンジスタとを有し、 選択したメモリセルからデータを読み出す際、該メモリ
に接続された前記センス用データ線に隣接し、該メモリ
セルに接続された接地用データ線とは反対側に連続して
ある第１のデータ線、第２のデータ線及び第３のデータ
線を、前記データ線充電回路から、前記第２のデータ線
にソースが接続される充電選択用トランジスタと、前記
第１のデータ線と前記第２のデータ線にソース・ドレイ
ンが接続された第１のトランスファトランジスタと、前
記第２のデータ線と前記第３のデータ線にソース・ドレ
インが接続された第２のトランスファトランジスタとを
介してそれぞれ充電するようにしたことを特徴とする半
導体記憶装置。 - 【請求項４】前記充電選択用トランジスタ、前記第１の
トランスファトランジスタ及び前記第２のトランスファ
トランジスタの各ゲートには共通の充電選択信号が印加
されることを特徴とする請求項３に記載の半導体記憶装
置。 - 【請求項５】全ての前記センス用データ線は前記接地用
データ線により挟まれるよう構成したことを特徴とする
請求項３に記載の半導体記憶装置。 - 【請求項６】ソース・ドレインが隣接する各データ線間
に接続され、ゲートが共通のワード線に接続された複数
個のメモリセルと、前記隣接する各データ線間にそれぞ
れ一対ずつ接続された複数個のトランスファトランジス
タと、データ線選択信号により１本置きにあるセンス用
データ線に選択的に接続されるセンスアンプと、接地選
択信号により前記センス用データ線とは異なる位置に１
本置きにある接地用データ線に選択的に接地電位を与え
る接地選択用トランジスタと、データ線充電回路を前記
センス用データ線に選択的に接続する充電選択用トラン
ジスタとを有し、 選択したメモリセルからデータを読み出す際、該メモリ
に接続された前記センス用データ線に隣接し、該メモリ
セルに接続された接地用データ線とは反対側に連続して
ある第１のデータ線及び第２のデータ線を、前記データ
線充電回路から、前記第１のデータ線にソースが接続さ
れる充電選択用トランジスタと、前記第１のデータ線と
前記第２のデータ線の間に接続された一対の第１及び第
２のトランスファトランジスタとを介してそれぞれ充電
するようにしたことを特徴とする半導体記憶装置。 - 【請求項７】前記充電選択用トランジスタ及び前記第１
のトランスファトランジスタの各ゲートには共通の充電
選択信号が印加され、前記第２のトランスファトランジ
スタのゲートにはトランジスタ選択信号が印加されるこ
とを特徴とする請求項６に記載の半導体記憶装置。 - 【請求項８】全ての前記センス用データ線は前記接地用
データ線により挟まれるよう構成したことを特徴とする
請求項６に記載の半導体記憶装置。
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|---|---|---|---|
| JP33584596A JP3102470B2 (ja) | 1996-12-16 | 1996-12-16 | 半導体記憶装置 |
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|---|---|---|---|
| JP33584596A JP3102470B2 (ja) | 1996-12-16 | 1996-12-16 | 半導体記憶装置 |
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| JPH10177798A JPH10177798A (ja) | 1998-06-30 |
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| US7577011B2 (en) * | 2006-10-13 | 2009-08-18 | Agere Systems Inc. | Optimization of ROM structure by splitting |
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1996
- 1996-12-16 JP JP33584596A patent/JP3102470B2/ja not_active Expired - Fee Related
-
1997
- 1997-12-03 US US08/984,092 patent/US6084793A/en not_active Expired - Lifetime
- 1997-12-11 CN CN97120389A patent/CN1120498C/zh not_active Expired - Fee Related
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