JP3061060B2 - マルチポートメモリ - Google Patents
マルチポートメモリInfo
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- JP3061060B2 JP3061060B2 JP1229799A JP22979989A JP3061060B2 JP 3061060 B2 JP3061060 B2 JP 3061060B2 JP 1229799 A JP1229799 A JP 1229799A JP 22979989 A JP22979989 A JP 22979989A JP 3061060 B2 JP3061060 B2 JP 3061060B2
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- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
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- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
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- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明はマルチポートメモリに関するものである。
（従来の技術） 一般にマルチポートメモリは画像処理用のメモリとし
て用いられている。その中でもエンジニアリングワーク
ステーションやグラフィックワークステーションなどに
代表される高性能ワークステーションに使用されるマル
チポートメモリとしては、画面の高速処理や画面の高速
書換実現のためにディスプレイへの高速データ出力と平
行してほぼ100％の期間CPUがアクセス可能なものが要求
されている。このようなマルチポートメモリは一般にメ
モリセルアレイ及びその周辺回路から構成されるランダ
ムアクセスメモリポート（以下、RAMポートともいう）
と、データレジスタ及びシリアルデータセレクタ並びに
その周辺回路から構成されるシリアルアクセスメモリポ
ート（以下、SAMポートともいう）とから成っており、R
AMポートのメモリセルとSAMポートのデータレジスタと
の間のデータ転送が可能な回路構成となっている。
て用いられている。その中でもエンジニアリングワーク
ステーションやグラフィックワークステーションなどに
代表される高性能ワークステーションに使用されるマル
チポートメモリとしては、画面の高速処理や画面の高速
書換実現のためにディスプレイへの高速データ出力と平
行してほぼ100％の期間CPUがアクセス可能なものが要求
されている。このようなマルチポートメモリは一般にメ
モリセルアレイ及びその周辺回路から構成されるランダ
ムアクセスメモリポート（以下、RAMポートともいう）
と、データレジスタ及びシリアルデータセレクタ並びに
その周辺回路から構成されるシリアルアクセスメモリポ
ート（以下、SAMポートともいう）とから成っており、R
AMポートのメモリセルとSAMポートのデータレジスタと
の間のデータ転送が可能な回路構成となっている。
このデータ転送を第２図を用いて説明する。RAMポー
トのメモリセル（図示せず）に記憶されたデータが読み
出されると、上記メモリセルが接続されているビット線
BL10又は▲▼10の電位が変化する。この電位の変化
はＮチャネルMOSトランジスタTN21,TN22,TN23からなる
センスアンプに検出された後、ＰチャネルMOSトランジ
スタTP11,TP12からなるリストア回路10によってビット
線BL10,▲▼10のうちの一方の電位が“H"に他方の
電位が“L"となるように駆動される。そして、ビット線
BL10,▲▼10の電位（メモリセルのデータ）は、デ
ータ転送モード時に転送ゲートTRG1,TRG2を介してＰチ
ャネルMOSトランジスタTP31,TP32及びＮチャネルMOSト
ランジスタTN31,TN32からなるデータレジスタ30に送ら
れ、その後シリアルデータセレクタ（図示せず）を介し
て外部のディスプレイに送られる。なお、第２図中のSA
Pはビット線のリストア制御信号であり、φ１はセンス
アンプ制御信号である。
トのメモリセル（図示せず）に記憶されたデータが読み
出されると、上記メモリセルが接続されているビット線
BL10又は▲▼10の電位が変化する。この電位の変化
はＮチャネルMOSトランジスタTN21,TN22,TN23からなる
センスアンプに検出された後、ＰチャネルMOSトランジ
スタTP11,TP12からなるリストア回路10によってビット
線BL10,▲▼10のうちの一方の電位が“H"に他方の
電位が“L"となるように駆動される。そして、ビット線
BL10,▲▼10の電位（メモリセルのデータ）は、デ
ータ転送モード時に転送ゲートTRG1,TRG2を介してＰチ
ャネルMOSトランジスタTP31,TP32及びＮチャネルMOSト
ランジスタTN31,TN32からなるデータレジスタ30に送ら
れ、その後シリアルデータセレクタ（図示せず）を介し
て外部のディスプレイに送られる。なお、第２図中のSA
Pはビット線のリストア制御信号であり、φ１はセンス
アンプ制御信号である。
一般に汎用のDRAMでは例えば第３図に示すようにリス
トア回路10とセンスアンプ20との間にMOS型バリアトラ
ンジスタT1,T2を挿入することによって高速にセンスす
ることが知られている（特開昭62−165787号参照）。こ
のため、従来のマルチポートメモリにおいても、RAMポ
ートのセンス動作は汎用のDRAMと全く同じであるので、
第４図に示すようにリストア回路10とセンスアンプ20と
の間にバリアトランジスタT1,T2を設けることで、ビッ
ト線の高速化が可能となる。
トア回路10とセンスアンプ20との間にMOS型バリアトラ
ンジスタT1,T2を挿入することによって高速にセンスす
ることが知られている（特開昭62−165787号参照）。こ
のため、従来のマルチポートメモリにおいても、RAMポ
ートのセンス動作は汎用のDRAMと全く同じであるので、
第４図に示すようにリストア回路10とセンスアンプ20と
の間にバリアトランジスタT1,T2を設けることで、ビッ
ト線の高速化が可能となる。
（発明が解決しようとする課題） このようにリストア回路10とセンスアンプ20との間に
バリアトランジスタT1,T2が設けられている場合は、メ
モリセルが直接接続されているビット線BL10又は▲
▼10のうちの一方、例えばビット線BL10は、リストア回
路10によって“H"の状態、すなわちその電位がVccとな
るよう駆動される。しかし、バリアトランジスタT1に関
してセンスアンプ20の側のノードBL11の電位は、バリア
トランジスタT1のしきい値VTのためにVcc−VTまでしか
上昇しない。このような状態でRAMポートからSAMポート
へ逆データを転送する場合、例えばSAMポートのノードB
L12の電位が“L"で、ノード▲▼12の電位が“H"の
時に、RAMポートのビット線BL10の電位が“H"で、ビッ
ト線▲▼10の電位が“L"であるデータを転送する場
合に誤転送のおそれがある。これは、例えばノード▲
▼11の電位が“L"でノード▲▼12の電位が“H"の
ときにセンスアンプ20のON状態となっているトランジス
タTN22によってノード▲▼の電位を“L"にしようと
して転送ゲートTRG2をONにすると、データレジスタ30の
トランジスタTP32を介してノード▲▼11及び▲
▼12に電荷が転送される。そして高速センスを実現する
ためにバリアトランジスタT1,T2が設けられたことによ
り、ノード▲▼11の容量Ｃ▲▼11はノード▲
▼12の容量Ｃ▲▼12に比べて小さく、このためト
ランジスタTP32からノード▲▼11及び▲▼12に
電荷が転送されると、ノード▲▼11と▲▼12と
の容量分割によるノード▲▼11の電位が上昇し、OF
F状態であったトランジスタTN21がONすることになる。
このため“H"の状態であったノードBL11の電位が“L"に
なってしまい、ノードBL12の電位を“H"にすることがで
きない。すなわちSAMポート側の電位を反転させること
ができず、データの転送が不能となってしまう。
バリアトランジスタT1,T2が設けられている場合は、メ
モリセルが直接接続されているビット線BL10又は▲
▼10のうちの一方、例えばビット線BL10は、リストア回
路10によって“H"の状態、すなわちその電位がVccとな
るよう駆動される。しかし、バリアトランジスタT1に関
してセンスアンプ20の側のノードBL11の電位は、バリア
トランジスタT1のしきい値VTのためにVcc−VTまでしか
上昇しない。このような状態でRAMポートからSAMポート
へ逆データを転送する場合、例えばSAMポートのノードB
L12の電位が“L"で、ノード▲▼12の電位が“H"の
時に、RAMポートのビット線BL10の電位が“H"で、ビッ
ト線▲▼10の電位が“L"であるデータを転送する場
合に誤転送のおそれがある。これは、例えばノード▲
▼11の電位が“L"でノード▲▼12の電位が“H"の
ときにセンスアンプ20のON状態となっているトランジス
タTN22によってノード▲▼の電位を“L"にしようと
して転送ゲートTRG2をONにすると、データレジスタ30の
トランジスタTP32を介してノード▲▼11及び▲
▼12に電荷が転送される。そして高速センスを実現する
ためにバリアトランジスタT1,T2が設けられたことによ
り、ノード▲▼11の容量Ｃ▲▼11はノード▲
▼12の容量Ｃ▲▼12に比べて小さく、このためト
ランジスタTP32からノード▲▼11及び▲▼12に
電荷が転送されると、ノード▲▼11と▲▼12と
の容量分割によるノード▲▼11の電位が上昇し、OF
F状態であったトランジスタTN21がONすることになる。
このため“H"の状態であったノードBL11の電位が“L"に
なってしまい、ノードBL12の電位を“H"にすることがで
きない。すなわちSAMポート側の電位を反転させること
ができず、データの転送が不能となってしまう。
本発明は、上記問題点を考慮してなされたものであっ
て、RAMポートのビット線センスの高速化を維持すると
同時に、RAMポートからSAMポートへのデータの転送を確
実に行うことのできるマルチポートメモリを提供するこ
とを目的とする。
て、RAMポートのビット線センスの高速化を維持すると
同時に、RAMポートからSAMポートへのデータの転送を確
実に行うことのできるマルチポートメモリを提供するこ
とを目的とする。
（課題を解決するための手段） 本発明は、複数のメモリセルが行列状に配列されたメ
モリセルアレイとこのメモリセルアレイのメモリセル列
の各メモリセルが接続されているビット線の電位変化を
検知して増幅・ラッチするセンスアンプと、ビット線の
電位変化をセンスアンプに高速に検知させるバリアトラ
ンジスタとを有しているRAMポートと、データレジスタ
と周辺回路からなり、カラム方向のシリアルアクセス機
能を有するSAMポートと、を備え、RAMポートのメモリセ
ルアレイとSAMポートのデータレジスタとの間のデータ
転送を転送ゲートを介して行うマルチポートメモリにお
いて、センスアンプによって増幅・ラッチされたビット
線の電位が転送ゲートを介してデータレジスタに直接に
転送されるように接続したことを特徴とする。
モリセルアレイとこのメモリセルアレイのメモリセル列
の各メモリセルが接続されているビット線の電位変化を
検知して増幅・ラッチするセンスアンプと、ビット線の
電位変化をセンスアンプに高速に検知させるバリアトラ
ンジスタとを有しているRAMポートと、データレジスタ
と周辺回路からなり、カラム方向のシリアルアクセス機
能を有するSAMポートと、を備え、RAMポートのメモリセ
ルアレイとSAMポートのデータレジスタとの間のデータ
転送を転送ゲートを介して行うマルチポートメモリにお
いて、センスアンプによって増幅・ラッチされたビット
線の電位が転送ゲートを介してデータレジスタに直接に
転送されるように接続したことを特徴とする。
（作用） このように構成された本発明のマルチポートメモリに
よれば、センスアンプによって増幅・ラッチされたビッ
ト線の電位が転送ゲートを介してデータレジスタに直接
に転送されるように接続される。これにより転送ゲート
に接続されているRAMポート側のビット線容量が十分大
きくなり、RAMポートからSAMポートへのデータの転送を
確実に行うことができる。
よれば、センスアンプによって増幅・ラッチされたビッ
ト線の電位が転送ゲートを介してデータレジスタに直接
に転送されるように接続される。これにより転送ゲート
に接続されているRAMポート側のビット線容量が十分大
きくなり、RAMポートからSAMポートへのデータの転送を
確実に行うことができる。
（実施例） 第１図に本発明によるマルチポートメモリの一実施例
を示す。この実施例のマルチポートメモリはRAMポート
と、SAMポートとを備えている。RAMポートは、複数のメ
モリセルを行列状に配列したメモリセルアレイ（図示せ
ず）と、ＰチャネルMOSトランジスタ（以下、トランジ
スタともいう）TP11,TP12からなるリストア回路10と、
バリアトランジスタT1,T2と、ＮチャネルMOSトランジス
タ（以下、トランジスタともいう）TN21,TN22,TN23から
なるセンスアンプ20とを有している。SAMポートは、MOS
トランジスタからなる転送ゲートTRG1,TRG2と、Ｐチャ
ネルMOSトランジスタ（以下、トランジスタともいう）T
P31,TP32およびＮチャネルMOSトランジスタ（以下、ト
ランジスタともいう）TN31,TN31からなるデータレジス
タ30とを有している。
を示す。この実施例のマルチポートメモリはRAMポート
と、SAMポートとを備えている。RAMポートは、複数のメ
モリセルを行列状に配列したメモリセルアレイ（図示せ
ず）と、ＰチャネルMOSトランジスタ（以下、トランジ
スタともいう）TP11,TP12からなるリストア回路10と、
バリアトランジスタT1,T2と、ＮチャネルMOSトランジス
タ（以下、トランジスタともいう）TN21,TN22,TN23から
なるセンスアンプ20とを有している。SAMポートは、MOS
トランジスタからなる転送ゲートTRG1,TRG2と、Ｐチャ
ネルMOSトランジスタ（以下、トランジスタともいう）T
P31,TP32およびＮチャネルMOSトランジスタ（以下、ト
ランジスタともいう）TN31,TN31からなるデータレジス
タ30とを有している。
この実施例のマルチポートメモリは従来のものと異な
り、センスアンプ20によって増幅・ラッチされたビット
線BL10,▲▼10の電位が転送ゲートTRG1,TRG2を介し
てデータレジスタ30に直接に転送されるように、センス
アンプ20をバリアトランジスタT1、T2を介してビット線
BL10,▲▼10に接続したものである。したがってメ
モリセルアレイのメモリセル列が接続されているビット
線、例えばビット線BL10又は▲▼10を転送ゲートTR
G1又はTRG2のドレイン・ソースのうちの一方の端子に接
続し、他方の端子にSAMポートのデータレジスタ30が接
続されているノードBL12又は▲▼を接続した構成と
なっている。すなわち転送ゲートTRG1,TRG2の一端に直
接ビット線BL10,▲▼10が接続されていることによ
り、転送ゲートTRG1,TRG2のRAMポート側の端子にはビッ
ト線BL10,▲▼10の容量BBL10,C▲▼10が付加さ
れる。これによりRAMポートからSAMポートへ逆データを
転送する場合に、転送ゲートTRG1,又はTRG2の、電位レ
ベルが“L"であるRAMポート側の端子の電位上昇を抑え
ることが可能となり、確実にデータ転送を行うことがで
きる。
り、センスアンプ20によって増幅・ラッチされたビット
線BL10,▲▼10の電位が転送ゲートTRG1,TRG2を介し
てデータレジスタ30に直接に転送されるように、センス
アンプ20をバリアトランジスタT1、T2を介してビット線
BL10,▲▼10に接続したものである。したがってメ
モリセルアレイのメモリセル列が接続されているビット
線、例えばビット線BL10又は▲▼10を転送ゲートTR
G1又はTRG2のドレイン・ソースのうちの一方の端子に接
続し、他方の端子にSAMポートのデータレジスタ30が接
続されているノードBL12又は▲▼を接続した構成と
なっている。すなわち転送ゲートTRG1,TRG2の一端に直
接ビット線BL10,▲▼10が接続されていることによ
り、転送ゲートTRG1,TRG2のRAMポート側の端子にはビッ
ト線BL10,▲▼10の容量BBL10,C▲▼10が付加さ
れる。これによりRAMポートからSAMポートへ逆データを
転送する場合に、転送ゲートTRG1,又はTRG2の、電位レ
ベルが“L"であるRAMポート側の端子の電位上昇を抑え
ることが可能となり、確実にデータ転送を行うことがで
きる。
本発明によれば高速センスを維持しながらRAMポート
からSAMポートへのデータの転送を確実に行うことがで
きる。
からSAMポートへのデータの転送を確実に行うことがで
きる。
第１図は本発明のマルチポートメモリの一実施例を示す
回路図、第２図は従来のマルチポートメモリを示す回路
図、第３図は汎用DRAMのセンスアンプまわりの回路図、
第４図は従来のマルチポートメモリにバリアトランジス
タを挿入した回路図である。 20……センスアンプ、 T1,T2……バリアトランジスタ、TRG1,TRG2……転送ゲー
ト、BL10,BL10……ビット線。
回路図、第２図は従来のマルチポートメモリを示す回路
図、第３図は汎用DRAMのセンスアンプまわりの回路図、
第４図は従来のマルチポートメモリにバリアトランジス
タを挿入した回路図である。 20……センスアンプ、 T1,T2……バリアトランジスタ、TRG1,TRG2……転送ゲー
ト、BL10,BL10……ビット線。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭63−261598（ＪＰ，Ａ) 特開 昭57−55592（ＪＰ，Ａ)
Claims (3)
- 【請求項１】メモリセルが接続されたビット線対と、 このビット線対上のデータをセンスするセンスアンプ
と、 このセンスアンプと前記ビット線対との間に挿入された
一対のバリアトランジスタと、 前記ビット線対に接続され、このビット線対上のデータ
をリストアするリストア回路と、 １ビットのデータを保持するフリップフロップ回路から
なるデータレジスタと、前記ビット線対と前記データレ
ジスタとの間に挿入された一対の転送ゲートと、から構
成され、 前記ビット線対、前記センスアンプ、前記バリアトラン
ジスタ、前記リストア回路およびこれらを制御するため
の周辺回路がランダムアクセスメモリポートを構成し、 前記データレジスタと、これを制御するための周辺回路
がシリアルアクセスメモリポートを構成し、 前記ランダムアクセスメモリポート内の前記ビット線は
前記転送ゲートを介して前記シリアルアクセスメモリポ
ート内の前記データレジスタと直接に接続され、前記セ
ンスアンプの出力は前記バリアトランジスタを介して前
記転送ゲートに接続された前記ビット線対に送出される
ことを特徴とするマルチポートメモリ。 - 【請求項２】前記センスアンプはＮチャネルの第1,第２
のトランジスタからなり、前記第１のトランジスタのド
レインおよび前記第２のトランジスタのゲートは、前記
一対のバリアトランジスタのうちの一方のバリアトラン
ジスタを介して、前記ビット線対の一方のビット線に接
続され、前記第１のトランジスタのゲートおよび前記第
２のトランジスタのドレインは前記一対のバリアトラン
ジスタのうちの他方のバリアトランジスタを介して、前
記ビット線対の他方のビット線に接続され、前記第１お
よび第２のトランジスタのソースは共通に接続されかつ
前記センスアンプに入力される信号に基づいて、前記共
通に接続されたソースのノードが接地電源に接続される
ことを特徴とする請求項１記載のマルチポートメモリ。 - 【請求項３】前記リストア回路はＰチャネルの第3,第４
のトランジスタからなり、前記第３のトランジスタのド
レインおよび前記第４のトランジスタのゲートは前記ビ
ット線対の一方のビット線に接続され、前記第３のトラ
ンジスタのゲートおよび前記第４のトランジスタのドレ
インは前記ビット線対の他方のビット線に接続され、前
記第３および第４のトランジスタのソースは共通に接続
されて駆動電源に接続されることを特徴とする請求項１
または２記載のマルチポートメモリ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1229799A JP3061060B2 (ja) | 1989-09-05 | 1989-09-05 | マルチポートメモリ |
| US07/577,361 US5138581A (en) | 1989-09-05 | 1990-09-05 | Multiport memory |
| KR1019900013984A KR940006995B1 (ko) | 1989-09-05 | 1990-09-05 | 멀티포트 메모리 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1229799A JP3061060B2 (ja) | 1989-09-05 | 1989-09-05 | マルチポートメモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0393089A JPH0393089A (ja) | 1991-04-18 |
| JP3061060B2 true JP3061060B2 (ja) | 2000-07-10 |
Family
ID=16897853
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1229799A Expired - Fee Related JP3061060B2 (ja) | 1989-09-05 | 1989-09-05 | マルチポートメモリ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5138581A (ja) |
| JP (1) | JP3061060B2 (ja) |
| KR (1) | KR940006995B1 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2664843B2 (ja) * | 1992-09-22 | 1997-10-22 | 株式会社東芝 | マルチポートメモリ |
| KR960006274B1 (ko) * | 1993-11-17 | 1996-05-13 | 삼성전자주식회사 | 듀얼포트 메모리 장치 |
| US5963485A (en) * | 1998-08-19 | 1999-10-05 | Stmicroelectronics, Inc. | Method and apparatus for bit line recovery in dynamic random access memory |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5755592A (en) * | 1980-09-18 | 1982-04-02 | Nec Corp | Memory device |
| JPS6072020A (ja) * | 1983-09-29 | 1985-04-24 | Nec Corp | デュアルポ−トメモリ回路 |
| JPS62165787A (ja) * | 1986-01-17 | 1987-07-22 | Toshiba Corp | 半導体記憶装置 |
| US4931992B1 (en) * | 1986-01-17 | 1998-03-03 | Toshiba Kk | Semiconductor memory having barrier transistors connected between sense and restore circuits |
| JPS63261598A (ja) * | 1987-04-20 | 1988-10-28 | Hitachi Ltd | 半導体メモリ |
| JP2694953B2 (ja) * | 1987-11-25 | 1997-12-24 | 株式会社東芝 | 半導体記憶装置 |
| JPH01224993A (ja) * | 1988-03-04 | 1989-09-07 | Nec Corp | マルチポートメモリ |
-
1989
- 1989-09-05 JP JP1229799A patent/JP3061060B2/ja not_active Expired - Fee Related
-
1990
- 1990-09-05 US US07/577,361 patent/US5138581A/en not_active Expired - Lifetime
- 1990-09-05 KR KR1019900013984A patent/KR940006995B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR940006995B1 (ko) | 1994-08-03 |
| US5138581A (en) | 1992-08-11 |
| JPH0393089A (ja) | 1991-04-18 |
| KR910006980A (ko) | 1991-04-30 |
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