KR940006995B1 - 멀티포트 메모리 - Google Patents

멀티포트 메모리 Download PDF

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KR940006995B1
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나스오 오오시마
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가부시키가이샤 도시바
아오이 죠이치
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Abstract

내용 없음.

Description

멀티포트 메모리
제1도는 본 발명에 따른 멀티포트 메모리의 1실시예를 나타낸 회로도,
제2도는 종래의 멀티포트 메모리를 나타낸 회로도,
제3도는 범용 DRAM의 센스앰프 주변의 회로도,
제4도는 종래의 멀티포트 메모리에 배리어 트랜지스터를 삽입한 회로도,
제5도는 제4도에 도시된 종래 회로도의 타이밍도,
제6도는 제1도에 도시된 본 발명에 따른 회로도의 타이밍도이다.
* 도면의 주요부분에 대한 부호의 설명
20 : 센스앰프 30 : 데이터 레지스터
T1,T2 : 배리어 트랜지스터 TRG1,TRG2 : 전송게이트
BL10,/BL10 : 비트선
[산업상의 이용분야]
본 발명은 멀티포트 메모리(Multi-port Memory)에 관한 것이다.
[종래의 기술 및 그 문제점]
일반적으로 멀티포트 메모리는 화상처리용 메모리로서 이용되고 있는데, 그 중에서도 엔지니어링 워크스테이션(EWS)이나 그래픽 워크스테이션(GWS)등으로 대표되는 고성능 워크스테이션에 사용되는 멀티포트 메모리에 대해서는 화면의 고속처리나 화면의 고속 바꿔쓰기를 위해서 디스플레이로의 고속출력과 병행하여 거의 100%의 기간동안 CPU의 억세스가 가능한 것이 요구되고 있다.
상기한 멀티포트 메모리는 일반적으로 메모리셀 어레이 및 그 주변회로로 구성되는 랜덤 억세스 메모리포트(이하, RAM포트라 칭함)와 데이터 레지스터 및 시리얼 데이터 셀렉터와 더불어 그 주변회로로 구성되는 시리얼 억세스 메모리포트(이하, SAM포트라 칭함)로 이루어져 있고, 또한 상기 RAM포트의 메모리셀과 SAM포트의 데이터 레지스더간의 데이터전송이 가능한 회로구성으로 되어 있다.
이하, 상기 데이터전송에 관해 제2도를 참조하여 설명한다.
RAM포트의 메모리셀(도시되지 않았음)에 기억된 데이터가 독출되면, 상기 메모리셀이 접속되어 있는 비트선(BL10 또는 /BL10)의 전위가 변화하게 되는데, 이 전위의 변화는 N채널 MOS트랜지스터(TN21,TN22, TN23)로 이루어 진 센스앰프(20)에서 검출된 후, P채널 MOS트랜지스터(TP11, TP12)로 이루어진 리스토어회로(10 ; Restore 回路)에 의해 비트선(BL10,/BL10)중 한쪽의 전위가 "H"로 되고, 다른쪽의 전위가 "L"로 되도록 구동된다. 그리고, 비트선(BL10,/BL10)의 전위(메모리셀의 데이터)는 데이터전송 모드시에 전송게이트(TRG1,TRG2)를 통하여 P채널 MOS트랜지스터(TP31,TP32) 및 N채널 MOS트랜지스터 (TN31,TN32)로 이루어진 데이터 레지스터(30)로 보내지고, 그 후 시리얼 데이터 셀렉터(도시하지 않았음)를 통하여 외부의 디스플레이로 보내진다. 한편, 제2도중의 SAP는 비트선의 리스토어 제어신호이고, Φ1은 센스앰프 제어신호이다.
일반적으로, 범용의 DRAM에서는 예컨대 제3도에 나타낸 바와 같이 리스토어회로(10)와 센스앰프(20)의 사이에 MOS형 배리어 트랜지스터(T1,T2 : Barrier Transistor)를 삽입함으로서 고속으로 억세스한다는 것이 알려져 있다(일본국 특허공개소화 제62-165787호 참조). 이 때문에 종래의 멀티포트 메모리에 있어서도 RAM포트의 센스동작은 범용의 DRAM과 모두 동일하므로 제4도에 나타낸 바와 같이 리스토어회로(10)와 센스앰프(20)간에 배리어 트랜지스터(T1,T2)를 설치하는 것으로 비트선의 동작고속화가 가능하게 된다.
상기한 바와 같이 리스토어회로(10)와 센스앰프(20)간에 배리어 트랜지스터(T1,T2)가 설치되어 있는 경우에는 메모리셀이 직접 접속되어 있는 비트선(BL10 또는 /BL10)중 한쪽, 예컨대 비트선(BL10)은 리스토어회로(10)에 의해 "H"의 상태, 즉 그 전위가 Vcc로 되도록 구성된다. 그러나, 배리어 트랜지스터(T1)에 관해서 센스앰프(20)측의 노드(BL11)의 전위는 배리어 트랜지스터(T1)의 문턱치(VT) 때문에 Vcc-VT까지밖에 상승하지 않는다. 이러한 상태에서 RAM포트로부터 SAM포트로 역데이터(逆 Data)를 전송하는 경우, 예컨대 SAM포트의 노드(BL12)의 전위가 "L"이고, 노드(/BL12)의 전위가 "H"인 때에 RAM포트의 비트선(BL10)의 전위가 "H"이고, 비트선(/BL10)의 전위가 "L"인 데이터를 전송하는 경우에 오전송(誤轉送)의 우려가 있다. 이것은 예컨대 노드(/BL11)의 전위가 "L"이고, 노드(/BL12)의 전위가 "H"인 때에 센스앰프(20)중 ON상태로 되어 있는 트랜지스터(TN22)에 의해 노드(/BL12)의 전위를 "L"로 하려고 해서전송게이트(TRG2)를 ON으로 하면, 데이터 레지스터(30)의 트랜지스터(TP32)를 통하여 노드(/BL11 및 /BL12)에 전하가 전송된다.
그리고, 고속센스를 실현하기 위해 배리어 트랜지스터(T1,T2)가 설치됨으로써 상기 노드(/BL11)의 용량(CBL11)은 노드(/BL12)의 용량(CBL12)에 비해 작기 때문에 트랜지스터(TP32)로부터 노드(/BL11 및 /BL12)에 전하가 전송되면, 노드(/BL11 /BL12)의 용량분할에 의한 노드(/BL11)의 전위가 상승하여 OFF상태있던, 트랜지스터(TN21)가 ON되게 된다. 이 때문에 "H"상태였던 노드(BL11)의 전위가 "L"로 되어버려 노드(BL12)의 전위를 "H"로 할 수 없게 된다. 즉, SAM포트측의 전위를 반전시킬 수 없어서 데이터의 전송이 불가능하게 되어 버린다.
이하, 상기한 종래 기술의 문제점을 제5도를 참조하여 상세히 설명한다.
제5도는 제4도에 도시된 종래의 멀티포트 메모리에 배리어 트랜지스터를 삽입한 회로도에 대한 타이밍도로서, 예컨대 RAM포트내의 비트선(BL10)의 H상태, 즉 그 전위가 Vcc이고, 비트선(/BL10)이 L상태,즉 그 전위가 Vss이며, SAM포트내의 노드(BL12)가 L상태, 즉 그 전위가 Vss이고, 노드(/BL12)가 H상태, 즉 그 전위가 Vcc인 경우에, RAM포트로부터 SAM포트로의 데이터전송을 수행하면, 노드(BL11)의 전위는 Vcc-VT이면서 노드(BL11)의 용량(CBL11)은 노드(BL12)의 용량(CBL12)보다도 작기 때문에 데이터전송게이트(TRG1,TRG2)를 도통시킨(TRG=Vcc로 한) 경우에는 SAM포트측의 전위는 반전되지 않고(노드(BL12,/BL12)는 이전의 전위를 유지), 노드(BL11), 노드(/BL11)의 전위가 반전되어 버리기 때문에, 배리어 트랜지스터(T1,T2)를 매개로 RAM포트측의 비트선(BL10,/BL10)의 전위가 반전되어 버린다. 이와같이 하여 RAM포트로부터 SAM포트로의 데이터전송이 불가능하게 되어 버리기 때문에, RAM포트의 비트선 센스의 고속화를 유지하면서 RAM포트로부터 SAM포트로의 데이터의 전송을 확실하게 수행할 필요가 있다.
[발명의 목적]
본 발명은 상기한 점을 감안하여 발명된 것으로, RAM포트의 비트선 센스의 고속화를 유지함과 동시에 RAM포트로부터 SAM포트로의 데이터전송을 확실하게 할 수 있는 멀티포트 메모리를 제공함에 그 목적이있다.
[발명의 구성]
상기 목적을 달성하기 위한 본 발명은, 복수의 메모리셀이 행렬형상으로 배열된 메모리셀 어레이를 갖춘 RAM포트와, 상기 메모리셀 어레이의 메모리셀열의 각 메모리셀이 접속되어 있는 비트선의 전위변화를 검지하여 증폭·래치(增幅·Latch)시키는 상기 RAM포트내의 센스앰프, 상기 비트선에 접속되면서 센스앰프의 동작이 개시된 후, 소정 시간 경과 후에 상기 비트선의 전위를 상승시키는 상기 RAM포트내의 리스토어회로, 상기 비트선과 상기 센스앰프 사이에 접속되면서 상기 비트선의 전위변화를 상기 센스앰프에 고속으로 검지시키는 상기 RAM포트내의 배리어 트랜지스터, 데이터 레지스터와 주변회로를 갖추면서 컬럼방향의 시리얼 억세스기능을 갖춘 SAM포트 및 상기 RAM포트내의 상기 리스트어회로와 상기 SAM포트내의 상기 데이터 레지스터 사이에 접속되고, 상기 센스앰프에 의해 증폭·래치된 비트선의 전위가 상기 데이터 레지스터로 직접 전송되도록 동작하는 상기 SAM포트내의 전송게이트를 구비하여 이루어진 것을 특징으로한다.
[작 용]
상기와 같이 구성된 본 발명의 멀티포트 메모리에 의하면, 센스앰프에 의해 증폭·래치된 비트선의 전위가 전송게이트를 거쳐서 데이터 레지스터에 직접 전송되도록 접속된다. 이에 따라 전송게이트에 접속되어있는 RAM포트측의 비트선 용량이 충분히 크게 되어 RAM포트로부터 SAM포트로의 데이터 전송을 확실히 할 수 있게 된다.
[실시예]
이하, 예시도면을 참조하여 본 발명의 실시예를 상세히 설명한다.
제1도에 본 발명에 따른 멀티포트 메모리의 1실시예가 도시되어 있는 바, 본 실시예의 멀티포트 메모리는 RAM포트와 SAM포트를 구비하고 있다.
상기 RAM포트는 복수의 메모리셀을 행렬(行列)형상으로 배열한 메모리셀 어레이(도시하지 않았음)와 P채널 MOS트랜지스터(TP11,TP12; 이하, 트랜지스터라고 칭함)로 이루어진 리스토어회로(10), 배리어 트랜지스터(T1, T2), N채널 MOS트랜지스터(TN21, TN22, TN23 : 이하, 트랜지스터라고 칭함)로 이루어진 센스앰프(20)를 갖추고 있다.
또한, 상기 SAM포트는 MOS트랜지스터로 이루어진 전송게이트(TRG1,TRG2)와 P채널 MOS트랜지스터(TP31,TP32 : 이하, 트랜지스터라고 칭함) 및 N채널 MOS트랜지스터(TN31,TN32)로 이루어진 데이터 레지스터(30)를 갖추고 있다.
본 실시예의 멀티포트 메모리는 종래의 것과 달리 센스앰프(20)에 의해 증폭·래치된 비트선(BL10,/BL10)의 전위가 전송게이트(TRG1,TRG2)를 거쳐서 데이터 레지스터(30)에 직접 전송되도록 배리어 트랜지스터(T1, T2)를 매개하여 상기 센스앰프(20)를 비트선(BL10,/BL10)에 접속시킨 것이다. 따라서, 메모리셀 어레이의 메모리셀열(Memory Cell 列)이 접속되어 있는 비트선, 예컨대 비트선(BL10 또는 /BL10)을 전송게이트(TRG1 또는 TRG2)의 드레인·소오스중 한쪽 단자에 접속시키고, 다른쪽 단자에는 SAM포트의 데이터 레지스터(30)가 접속되어 있는 노드(BL12 또는 /BL12)를 접속시킨 구성으로 되어 있다.
즉, 전송게이트(TRG1,TRG2)의 일단에 직접 비트선(BL10,/BL10)이 접속되어 있음으로 인하여 전송게이트(TRG1,TRG2)의 RAM포트측의 단자에는 비트선(BL10,/BL10)의 용량 CBL10, CBL10이 부가된다. 이로써 RAM포트로부터 SAM포트로 역데이터(逆 Data)를 전송하는 경우에 전송게이트(TRG1 또는 TRG2)중에서 전위레벨이 "H"인 RAM포트측 단자의 전위상승을 억제할 수 있으므로 오동작없이 확실하게 데이터를 전송할 수 있게 된다.
이하, 제6도를 참조하여 본원이 해결하고자 하는 과제를 상세히 설명한다.
제6도는 제1도에 도시된 본 발명에 따른 멀티포트 메모리의 1실시예를 나타낸 회로도에 대한 타이밍도로서, 예컨대 RAM포트내의 비트선(BL10)이 H상태, 즉 그 전위가 Vcc이고, 비트선(/BL10)이 L상태, 즉 그 전위가 Vss이며, SAM포트내의 노드(BL12)가 L상태, 즉 그 전위가 Vss이고, 노드(/BL12)가 H상태, 즉 그 전위가 Vcc인 경우에, RAM포트로부터 SAM포트로의 데이터전송을 수행하면, 전송게이트(TRG1,TRG2)의 일단에 직접 비트선(BL10,/BL10)이 접속되어 있는 것에 의해 데이터 전송게이트(TRG1,TRG2)를 도통시킨(TRG=Vcc로 한) 경우에는 SAM포트측의 전위는 반전하고(노드(BL12,/BL12)는 각각 반전전위로 되고), 또 RAM포트측 비트선은 전위변화를 발생시키지 않는다(비트선(BL10,/BL10)은 각각 이전의 전위를 유지). 이와같이 본 발명에서는 고속센스를 유지하면서 확실하게 RAM포트로부터 SAM포트로 데이터전송을 수행할 수 있게 된다.
한편, 본원 청구범위의 각 구성요소에 병기된 도면참조부호는 본원 발명의 이해를 용이하게 하기 위한 것으로, 본원 발명의 기술적 범위를 도면에 도시한 실시예로 한정할 의도에서 병기한 것은 아니다.
[발명의 효과]
상기한 바와 같이 본 발명에 의하면, 고속센스를 유지하면서 RAM포트로부터 SAM포트로의 데이터전송을 확실하게 행할 수 있게 된다.

Claims (1)

  1. 복수의 메모리셀이 행렬형상으로 배열된 메모리셀 어레이를 갖춘 RAM포트와, 상기 메모리셀 어레이의 메모리셀열의 각 메모리셀이 접속되어 있는 비트선의 전위변화를 검지하여 증폭·래치(增幅·Latch)시키는 상기 RAM포트내의 센스앰프(20), 상기 비트선에 접속되면서 센스앰프의 동작이 개시된 후, 소정 시간 경과 후에 상기 비트선의 전위를 상승시키는 상기 RAM포트내의 리스토어회로(10), 상기 비트선과 상기 센스앰프(20) 사이에 접속되면서 상기 비트선의 전위변화를 상기 센스앰프(20)에 고속으로 검지시키는 상기 RAM포트내의 배리어 트랜지스터(T1,T2), 데이터 레지스터(30)와 주변회로를 갖추면서 컬럼방향의 시리얼 억세스 기능을 갓춘 SAM포트 및, 상기 RAM포트내의 상기 리스토어회로(10)와 상기 SAM포트내의 상기 데이터 레지스터 사이에 접속되고, 상기 센스앰프(20)에 의해 증폭·래치된 비트선(BL10,/BL10)의 전위가 상기 데이터 레지스터로 직접 전송되도록 동작하는 상기 SAM포트내의 전송게이트(TRG1,TRG2)를 구비하여 이루어진 것을 특징으로 하는 멀티포트 메모리.
KR1019900013984A 1989-09-05 1990-09-05 멀티포트 메모리 KR940006995B1 (ko)

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