KR100847766B1 - 공유 데이터 버스 감지 증폭기 - Google Patents

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KR100847766B1
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Abstract

본 발명은 평면적으로 칩상에서 로우 및 컬럼 방향으로 2×4로서 배치된 제1 내지 제8 뱅크, 및 상기 제1 내지 제8 뱅크 중 두개의 뱅크당 하나씩 대응되어 구비되고, 대응하는 두 뱅크의 데이터를 각각 증폭하는 제1 내지 제4 감지증폭수단을 구비하고, 상기 제1 내지 제4 감지증폭수단은 평면적으로 칩의 중앙에 밀집하여 배치되는 것을 특징으로 하는 반도체 메모리 장치를 제공한다.
Figure R1020060095190
데이터버스감지증폭기, 데이터버스라인, 반도체 메모리 장치.

Description

공유 데이터 버스 감지 증폭기{SHARING DATA BUS SENSE AMPLIFIER}
도 1은 일반적인 데이터버스감지증폭기를 설명하기 위한 블록도.
도 2는 일반적인 DRAM의 레이아웃을 설명하기 위한 블록도.
도 3은 도 2의 각 뱅크에 대응하는 감지증폭부를 설명하기 위한 회로도.
도 4는 본 발명에 따른 각 뱅크와 데이터버스감지증폭기의 레이아웃을 설명하기 위한 블록도.
도 5는 도 4의 각 뱅크에 대응하는 감지증폭부를 설명하기 위한 회로도.
* 도면의 주요 부분에 대한 부호의 설명
100, 200, 300, 400, 500, 600, 700, 800 : 제1 내지 제8 뱅크
110, 130, 150, 170 : 제1 내지 제4 감지증폭부
120, 140, 160, 180 : 제1 내지 제4 드라이버
GIO : 글로벌 입출력 라인
본 발명은 반도체 설계 기술에 관한 것으로, 특히 데이터버스감지증폭기와 그의 레이아웃(lay-out)에 관한 것이다.
DRAM에 있어서 데이터버스감지증폭기(Data Bus Sense Amplifier : DBSA)는 코어(core)영역의 데이터 버스 라인인 로컬입출력라인(이하, "LIO"라 칭함.)과 주변(periphery)영역의 데이터 버스 라인인 글로벌입출력라인(이하, "GIO"라 칭함.) 사이를 연결해 주는 회로이다.
DRAM의 기본적인 구조와 읽기(read) 동작을 살펴보면, DRAM에 데이터를 저장하는 장소인 뱅크(BANK)는 다수의 셀 어레이(cell array)로 구성되어 있다. 각각의 셀은 하나의 셀 트랜지스터(cell transistor)와 하나의 셀 캐패시터(cell capacitor)로 구성된다.
엑티브(active) 명령이 들어오면, 셀 트랜지스터의 게이트단에 연결된 워드 라인(Wold Line : WL)이 활성화되면서 셀 트랜지스터가 턴 온(turn on)되고, 셀 캐패시터에 저장된 데이터는 비트 라인(Bit Line : BL)에 차지 쉐어링(charge sharing)된다. 비트 라인 감지 증폭기(Bit Line Sense Amplifier : BLSA)는 비트라인(BL)과 대응하는 비트 라인 바(/BL)의 전위를 비교하여, 예컨데, 비트라인(BL)의 전위가 비트라인바(/BL)의 전위보다 높을 경우에는 비트라인(BL)을 더 높은 전위로, 비트라인바(/BL)를 더 낮은 전위로 증폭한다. 반대로, 비트라인(BL)의 전위가 비트라인바(/BL)의 전위보다 낮을 경우에는 비트라인(BL)을 더 낮은 전위로, 비트라인바(/BL)를 더 높은 전위로 증폭한다.
엑티브 동작에 의해 비트 라인 감지 증폭기(BLSA)가 활성화(enable) 된 후, 읽기 명령이 들어오면, 로컬입출력라인쌍(LIO, LIOB)과 해당하는 비트라인쌍(BL, /BL)이 전기적으로 연결되면서 증폭된 데이터가 로컬입출력라인쌍(LIO, LIOB)으로 전달된다.
DRAM의 집적도(density)가 증가할수록 코어(core)의 면적이 커지면서 로컬입출력라인쌍(LIO, LIOB)의 길이가 증가하였다. 결국, 비트 라인 감지 증폭기(BLSA)에서 데이터가 출력되는 패드(pad)까지의 거리도 증가하게 되었다. 때문에, 로컬입출력라인쌍(LIO, LIOB)에서 글로벌입출력라인(GIO)에 데이터를 실어주기 전에 데이터버스감지증폭기(DBSA)를 사용하여 한번 더 증폭하는 방식을 일반적으로 채용하고 있다.
도 1은 일반적인 데이터버스감지증폭기(DBSA)를 설명하기 위한 블록도이다.
도 1을 참조하면, 데이터버스감지증폭기(DBSA)는 로컬입출력라인쌍(LIO, LIOB)의 데이터를 입력받아 감지하여 증폭하는 감지증폭부(10), 및 감지증폭부(10)의 출력신호(D_OUT, D_OUTB)을 드라이빙(driving)하여 글로벌입출력라인(GIO)에 출력하는 드라이버(20)로 구성된다.
도 2는 일반적인 DRAM의 레이아웃을 설명하기 위한 블록도이다.
도 2를 참조하면, 일반적으로 제1 내지 제8 뱅크(1, 2, 3, 4, 5, 6, 7, 8)에는 각각 하나의 대응하는 제1 내지 제8 감지증폭부(11, 12, 13, 14, 15, 16, 17, 18)가 로컬입출력라인쌍(도면에 미도시.)으로 연결되어 있고, 각 감지증폭부(11, 12, 13, 14, 15, 16, 17, 18)의 출력은 제1 내지 제8 드라이버(21, 22, 23, 24, 25, 26, 27, 28)에 의해 드라이빙되어 글로벌입출력라인(GIO)에 전달된다.
도 3은 각 뱅크에 대응하는 감지증폭부를 설명하기 위한 회로도이다.
도 3에는 제1 내지 제8 감지증폭부(11, 12, 13, 14, 15, 16, 17, 18) 중 제1 감지증폭부(11)가 도시되어 있다. 제1 감지증폭부(11)는 제1 감지증폭스트로브신호(IOSASTB1)에 응답하여 로컬입출력라인쌍(LIO, LIOB)의 데이터를 입력받는 제1 데이터입력부(11a)와, 입력된 데이터를 감지하여 증폭하는 제1 증폭부(11b), 및 균등화신호(EQLB)에 응답하여 제1 증폭부(11b)의 출력단(D_OUT, D_OUTB)의 전압레벨을 균등화 시키기 위한 균등화부(11c)로 구성된다.
여기서, 제1 감지증폭스트로브신호(IOSASTB1)는 각 뱅크를 선택하기 위한 정보를 근거로 생성되는 신호로서, 특히, 읽을 데이터가 제1 뱅크(1)에 존재하는 경우, 제1 데이터입력부(11a)와 제1 증폭부(11b)를 활성화시키는 역할을 한다. 또한, 제1 증폭부(11b)가 활성화될 때 균등화부(11c)는 비활성화되야 하기 때문에, 제1 감지증폭스트로브신호(IOSASTB1)를 균등화신호(EQLB)로 대신 할 수 있다.
동작을 살펴보면, 제1 증폭부(11b)의 각 출력단(D_OUT, D_OUTB)은 균등화부(11c)에 의해 외부전원전압(VDD)으로 균등화되어 있다. 읽기 명령 이후, 로컬입출력라인쌍(LIO, LIOB)은 비트라인쌍(BL, /BL)의 데이터에 따라 서로 다른 전압레벨을 갖게 된다. 이때, 제1 감지증폭스트로브신호(IOSASTB1)는 활성화되고, 균등화신호(EQLB)는 비활성화(disable)된다. 한편, 예컨데 로컬입출력라인쌍(LIO, LIOB) 중 부 로컬입출력라인(LIOB)이 정 로컬입출력라인(LIO)보다 낮은 전압레벨을 갖는 경우, 'NM1' NMOS 트랜지스터가 'NM2' NMOS 트랜지스터 보다 상대적으로 더 턴 온(turn on)되어 'N1'노드의 전압레벨이 'N2'노드의 전압레벨보다 낮아지게 된다. 이에 따라, 크로스 커플(cross couple) 구조의 제1 증폭부(11b) 동작에 의해 'D_OUT'은 외부전원전압(VDD)을 유지하고 'D_OUTB'의 전압레벨은 점점 하강하게 된다.
다시 도 2를 참조하면, 각 뱅크(1, 2, 3, 4, 5, 6, 7, 8)은 각각 일대일로 데이터버스감지증폭기(DBSA) - 도 3의 감지증폭부(10), 드라이버(20) - 를 가지고 있다. 그리고, 실질적으로 이러한 데이터버스감지증폭기(DBSA)는 DRAM의 동작형태에 따라 그 개수가 결정된다. 즉, DRAM의 프리페치(prefetch) 비트 수와 데이터옵션(예컨데, x4, x8, x16)에 따라 그 개수가 결정된다. 예컨데, 'x16'을 사용하는 DDR2의 경우 4비트 프리페치 방식을 사용하기 때문에 한번의 읽기 동작에 대해 동시에 64개의 데이터를 독출할 수 있도록, 각 뱅크 별로 64개의 데이터버스감지증폭기(DBSA)가 구성되어야 한다. 또한, DDR3의 경우, 'x16'과 8비트 프리페치 방식을 사용하기 때문에, 각 뱅크 별로 128개의 데이터버스감지증폭기(DBSA)가 구성되어야 한다.
상술한 바와 같이, 더 많은 비트 수의 프리페치 방식을 채택하고, 집적도가 증가할수록 더 많은 데이터버스감지증폭기(DBSA)가 필요하게 되며, 이로 인한 칩(chip) 면적 증가분이 전체 칩 사이즈(size)를 증가시켜 'NetDie'를 감소시키게 된다. 또한, 늘어나는 데이터버스감지증폭기(DBSA)는 칩의 레이아웃 측면에서 매우 불리하며, 점점 소형화되는 요즈음 기술추세에 있어서 개선의 여지가 있다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 뱅크와 데이터버스감지증폭기(DBSA)의 일대일 대응 구조에서 탈피한 보다 개선된 대응구조를 채택함으로써, 레이아웃 부담을 줄인 반도체 메모리 장치를 제공한다.
또한, 이 데이터버스감지증폭기(DBSA)의 효율적인 배치함으로써, 'NetDie'가 증가된 반도체 메모리 장치를 제공한다.
상기 목적을 달성하기 위한 본 발명의 일 측면에 따르면, 제1 및 제2 뱅크; 상기 제1 뱅크에 대응하는 제1 감지증폭스트로브신호에 응답하여 상기 제1 뱅크의 데이터를 입력받는 제1 데이터입력부; 상기 제2 뱅크에 대응하는 제2 감지증폭스트로브신호에 응답하여 상기 제2 뱅크의 데이터를 입력받는 제2 데이터입력부; 및 상기 제1 및 제2 데이터입력부 중 어느 하나에서 입력된 데이터를 감지하여 증폭하는 감지증폭부를 구비하는 반도체 메모리 장치가 제공된다.
상기 목적을 달성하기 위한 본 발명의 다른 측면에 따르면, 서로 일정하게 배치된 제1 및 제2 뱅크; 및 상기 제1 뱅크에 대향하는 위치의 상기 제2 뱅크 일측에 배치된 감지증폭수단을 구비하며, 상기 감지증폭수단은 상기 뱅크별 감지증폭스트로브신호에 응답하여, 상기 제1 뱅크 또는 제2 뱅크의 각 로컬입출력라인의 데이터를 증폭하여 글로벌입출력라인에 출력하는 반도체 메모리 장치가 제공된다.
상기 목적을 달성하기 위한 본 발명의 또 다른 측면에 따르면, 평면적으로 칩상에서 로우 및 컬럼 방향으로 2×4로서 배치된 제1 내지 제8 뱅크; 및 상기 제1 내지 제8 뱅크 중 두개의 뱅크당 하나씩 대응되어 구비되고, 대응하는 두 뱅크의 데이터를 각각 증폭하는 제1 내지 제4 감지증폭수단을 구비하고, 상기 제1 내지 제4 감지증폭수단은 평면적으로 칩의 중앙에 밀집하여 배치되는 것을 특징으로 하는 반도체 메모리 장치가 제공된다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 4는 본 발명에 따른 각 뱅크와 데이터버스감지증폭기의 레이아웃을 설명하기 위한 블록도이다.
도 4에는 평면적으로 칩상에서 로우(row) 및 컬럼(colum) 방향으로 2×4로서 배치된 제1 내지 제8 뱅크(100, 200, 300, 400, 500, 600, 700, 800)와, 각각 두개의 뱅크당 하나씩 대응하는 제1 내지 제4 감지증폭부(110, 130, 150, 170), 및 각 제1 내지 제4 감지증폭부(110, 130, 150, 170)의 출력신호를 각각 드라이빙하는 제1 내지 제4 드라이버(120, 140, 160, 180)가 도시되어 있다.
여기서, 제1 감지증폭부(110)와 제1 및 제2 뱅크(100, 200)의 연결구조를 살펴보면, 제1 감지증폭부(110)는 일정하게 배치된 제1 및 제2 뱅크(100, 200) 중 제2 뱅크(200)의 일측단에 위치한다. 즉, 제1 뱅크(100)에 대향하여 제2 뱅크(200)의 일측에 배치된다. 그리고, 제1 감지증폭부(110)에 대응하는 제1 드라이버(120)는 제1 감지증폭부(110)와 글로벌입출력라인(GIO) 사이에 배치된다.
결국, 제1 및 제2 뱅크(100, 200)는 제1 감지증폭부(110)를 공유하여 제1 및 제2 감지증폭스트로브신호(도면에 미도시)에 따라서 해당하는 뱅크의 데이터를 감지증폭한다. 이렇게 증폭된 데이터는 제1 드라이버(120)에 의해 드라이빙되어 글로벌입출력라인(GIO)에 전달된다. 그리고, 제3 및 제4 뱅크(300, 400)는 제2 감지증폭부(130)를 공유하여 제3 및 제4 감지증폭스트로브신호(도면에 미도시)에 따라서 해당하는 뱅크의 데이터를 감지증폭한다. 이렇게 증폭된 데이터는 제2 드라이버(140)에 의해 드라이빙되어 글로벌입출력라인(GIO)에 전달된다. 그리고, 제5 및 제6 뱅크(500, 600)는 제3 감지증폭부(150)를 공유하여 제5 및 제6 감지증폭스트로브신호(도면에 미도시)에 따라서 해당하는 뱅크의 데이터를 감지증폭한다. 이렇게 증폭된 데이터는 제3 드라이버(160)에 의해 드라이빙되어 글로벌입출력라인(GIO)에 전달된다. 그리고, 제7 및 제8 뱅크(700, 800)는 제4 감지증폭부(170)를 공유하여 제7 및 제8 감지증폭스트로브신호(도면에 미도시)에 따라서 해당하는 뱅크의 데이터를 감지증폭한다. 이렇게 증폭된 데이터는 제4 드라이버(180)에 의해 드라이빙되어 글로벌입출력라인(GIO)에 전달된다.
도 5는 도 4의 각 뱅크에 대응하는 감지증폭부 중 제1 감지증폭부(110)를 설명하기 위한 회로도이다.
도 4와 도 5를 참조하면, 제1 감지증폭부(110)는 제1 감지증폭스트로브신호(IOSASTB1)에 응답하여 제1 뱅크(100)와 연결된 제1 로컬입출력라인쌍(LIO1, LIOB1)의 데이터를 입력받는 제1 데이터입력부(111)와, 제2 감지증폭스트로브신 호(IOSASTB2)에 응답하여 제2 뱅크(200)와 연결된 제2 로컬입출력라인쌍(LIO2, LIOB2)의 데이터를 입력받는 제2 데이터입력부(112)와, 제1 및 제2 데이터입력부(111, 112) 중 어느 하나에서 입력된 데이터를 감지하여 증폭하는 제1 증폭부(113), 및 제1 증폭부(113)가 활성화되기 전에 제1 증폭부(113)의 출력단(D_OUT, D_OUTB)의 전압레벨을 균등화시키기 위한 균등화부(114)를 구비한다. 여기서, 제1 증폭부(113)는 크로스 커플 구조를 갖는다.
제1 증폭부(113)와 균등화부(114)의 기술적 구현 및 동작은 종래기술과 실질적으로 동일하여 본 발명에 속하는 기술분야에서 종사하는 자에게 자명하므로, 구체적인 설명은 생략하기로 한다. 이하, 본 발명과 밀접한 관련이 있는 제1 및 제2 데이터입력부(111, 112)를 설명하도록 한다.
설명에 앞서 제1 감지증폭부(110)에 입력되는 신호들을 설명하면, 제1 감지증폭스트로브신호(IOSASTB1)는 제1 뱅크(100)를 선택하기 위한 정보를 근거로 생성되는 신호로서, 읽을 데이터가 제1 뱅크(100)에 존재하는 경우, 제1 데이터입력부(111)와 제1 증폭부(113)를 활성화시키는 역할을 한다. 제2 감지증폭스트로브신호(IOSASTB2)는 제2 뱅크(200)를 선택하기 위한 정보를 근거로 생성되는 신호로서, 읽을 데이터가 제2 뱅크(200)에 존재하는 경우, 제2 데이터입력부(112)와 제1 증폭부(113)를 활성화시키는 역할을 한다. 한편, 균등화신호(EQLB)는 제1 또는 제2 감지증폭스트로브신호(IOSASTB1, IOSASTB2)에 의해 제1 증폭부(113)가 활성화될 때, 균등화부(114)를 비활성화시키기 위한 신호가 된다.
제1 데이터입력부(111)는 제1 감지증폭스트로브신호(IOSASTB1)를 게이트 입 력받는 NMOS 트랜지스터(NM1), 및 제1 뱅크(100)에 연결된 제1 로컬입출력라인쌍(LIO1, LIOB1)을 게이트 입력받는 두 NMOS 트랜지스터(NM2, NM3)를 구비한다.
제2 데이터입력부(112)는 제2 감지증폭스트로브신호(IOSASTB2)를 게이트 입력받는 NMOS 트랜지스터(NM4), 및 제2 뱅크(200)에 연결된 제2 로컬입출력라인쌍(LIO2, LIOB2)을 게이트 입력받는 두 NMOS 트랜지스터(NM5, NM6)를 구비한다.
그래서, 제1 뱅크(100)에 읽을 데이터가 있을 경우, 제1 로컬입출력라인쌍(LIO1, LIOB1)에 전압레벨이 달라지게 되고 제1 감지증폭스트로브신호(IOSASTB1)가 논리'하이'로 활성화되어, 해당하는 데이터가 증폭되게 된다. 마찬가지로, 제2 뱅크(200)에 읽을 데이터가 있을 경우, 제2 로컬입출력라인쌍(LIO2, LIOB2)에 전압레벨이 달라지게 되고, 제2 감지증폭스트로브신호(IOSASTB2)가 논리'하이'로 활성화되어, 해당하는 데이터가 증폭되게 된다. 결국, 제1 증폭부(113)는 제1 및 제2 감지증폭스트로브신호(IOSASTB1, IOSASTB2)에 따라 제1 로컬입출력라인쌍(LIO1, LIOB1)의 데이터를 증폭하거나, 제2 로컬입출력라인쌍(LIO2, LIOB2)의 데이터를 증폭한다.
다시 말하면, 제1 내지 제4 감지증폭부(110, 130, 150, 170)는 각각 두 뱅크와 연결되어 있고, 각각 두 뱅크 중 어느 한 뱅크를 선택하기 위한 정보를 근거로 해당 뱅크의 데이터를 증폭한다. 이렇게, 증폭된 데이터는 해당하는 각 제1 내지 제4 드라이버(120, 140, 160, 180)에서 드라이빙되어 글로벌입출력라인(GIO)에 출력되게 된다.
다시 도 4를 참조하면, 각 감지증폭부(110, 130, 150, 170)와 각 드라이 버(120, 140, 160, 180)는 종래의 일대일 구조에서 탈피하여 두 개 이상의 뱅크를 공유한다. 이것은 종래보다 각 감지증폭부(110, 130, 150, 170) 및 각 드라이버(120, 140, 160, 180)의 개수를 절반 이상으로 줄여 준다. 또한, 데이터버스감지증폭기(DBSA) - 각 감지증폭부 및 각 드라이버 - 를 평면적으로 칩의 중앙에 밀집하여 배치함으로써, 글로벌입출력라인(GIO)이 차지하는 면적을 줄였다. 즉, 종래(도 2)에는 제1 내지 제4 뱅크(1, 2, 3, 4)의 데이터를 전달하기 위해 컬럼 방향으로 확장되어 형성된 글로벌입출력라인(GIO)과, 제5 내지 제8 뱅크(5, 6, 7, 8)의 데이터를 전달하기 위해 컬럼(column) 방향으로 확장되어 형성된 글로벌입출력라인(GIO), 및 두 글로벌입출력라인(GIO)의 데이터를 패드(pad)로 전달하기 위한 로우(row) 방향으로 확장되어 형성된 글로벌입출력라인(GIO)이 도시되어 있다. 하지만, 본 발명(도 4)에는 제1 내지 제8 뱅크(100, 200, 300, 400, 500, 600, 700, 800)의 데이터를 전달하기 위한 컬럼 방향으로 확장되어 형성된 글로벌입출력라인(GIO), 및 데이터를 패드로 전달하기 위한 로우 방향으로 확장되어 형성된 글로벌입출력라인(GIO)만이 존재한다. 결국, 글로벌입출력라인(GIO)이 차지하는 영역을 줄일 수 있다.
전술한 바와 같이, 데이터버스감지증폭기(DBSA)를 공유하고 효율적인 배치함으로써, 레이아웃 면적을 감소시키고 'NetDie'가 증가하게 된다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 데이터버스감지증폭기(DBSA)를 공유하고 효율적인 배치함으로써, 레이아웃 면적을 감소시키고 'NetDie'가 증가하는 효과가 있다. 또한, 글로벌입출력라인(GIO)의 로딩이 감소되어 칩의 전반적인 동작속도를 빠르게 하는 효과가 있다.

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  7. 평면적으로 칩상에서 로우 및 컬럼 방향으로 2×4로서 배치된 제1 내지 제8 뱅크; 및
    상기 제1 내지 제8 뱅크 중 두개의 뱅크당 하나씩 대응되어 구비되고, 대응하는 두 뱅크의 데이터를 각각 증폭하는 제1 내지 제4 감지증폭수단을 구비하고,
    상기 제1 내지 제4 감지증폭수단은 평면적으로 칩의 중앙에 밀집하여 배치되는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제7 항에 있어서,
    상기 각 제1 내지 제4 감지증폭수단은,
    상기 두 뱅크 중 어느 하나에 대응하는 제1 감지증폭스트로브신호에 응답하여 해당하는 뱅크의 데이터를 입력받는 제1 데이터입력부;
    상기 두 뱅크 중 다른 하나에 대응하는 제2 감지증폭스트로브신호에 응답하여 해당하는 뱅크의 데이터를 입력받는 제2 데이터입력부;
    상기 제1 및 제2 데이터입력부 중 어느 하나에서 입력된 데이터를 감지하여 증폭하는 감지증폭부
    를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제8 항에 있어서,
    상기 감지증폭부는 크로스 커플(Cross Couple) 구조로 연결된 것을 특징으로 하는 반도체 메모리 장치.
  10. 제8 또는 제9 항에 있어서,
    상기 감지증폭부의 출력신호를 드라이빙하여 글로벌입출력라인으로 출력하는 드라이버를 더 구비하는 반도체 메모리 장치.
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