JP3076104B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP3076104B2 JP3076104B2 JP03232295A JP23229591A JP3076104B2 JP 3076104 B2 JP3076104 B2 JP 3076104B2 JP 03232295 A JP03232295 A JP 03232295A JP 23229591 A JP23229591 A JP 23229591A JP 3076104 B2 JP3076104 B2 JP 3076104B2
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Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置、詳しく
はダイナミック型メモリセルを有する半導体記憶装置に
関する。
はダイナミック型メモリセルを有する半導体記憶装置に
関する。
【０００２】
【従来の技術】従来の半導体記憶装置を、図２を参照し
ながら説明する。
ながら説明する。
【０００３】図２は、従来の半導体記憶装置の概略回路
図である。図２の半導体記憶装置は、デジット線Ｄ１〜
Ｄ３と、デジット線ＣＤ１〜ＣＤ３と、ワード線Ｗ１、
Ｗ２と、ゲート制御線ＴＧ２１、ＴＧ２２と、バランサ
制御線ＢＬ２１と、メモリセル１１、２１、３１、１
２、２２、３２と、センスアンプＳ１、Ｓ２、Ｓ３と、
トランスファゲートＧ２１１〜Ｇ２１６、Ｇ２２１〜Ｇ
２２６と、デジット線バランサＢ２１、Ｂ２２、Ｂ２３
とを有して構成されていた。
図である。図２の半導体記憶装置は、デジット線Ｄ１〜
Ｄ３と、デジット線ＣＤ１〜ＣＤ３と、ワード線Ｗ１、
Ｗ２と、ゲート制御線ＴＧ２１、ＴＧ２２と、バランサ
制御線ＢＬ２１と、メモリセル１１、２１、３１、１
２、２２、３２と、センスアンプＳ１、Ｓ２、Ｓ３と、
トランスファゲートＧ２１１〜Ｇ２１６、Ｇ２２１〜Ｇ
２２６と、デジット線バランサＢ２１、Ｂ２２、Ｂ２３
とを有して構成されていた。
【０００４】デジット線Ｄ１〜Ｄ３、ＣＤ１〜ＣＤ３
と、ワード線Ｗ１、Ｗ２とは互いに直行するよう配設さ
れ、これらの直行部分にはメモリセル１１〜３２がアレ
イ状に配設されている。メモリセル１１はキャパシタＣ
１１とスイッチＭ１１とを有して構成されたダイナミッ
ク型メモリセルである。他のメモリセルも同様の構成と
なっている。
と、ワード線Ｗ１、Ｗ２とは互いに直行するよう配設さ
れ、これらの直行部分にはメモリセル１１〜３２がアレ
イ状に配設されている。メモリセル１１はキャパシタＣ
１１とスイッチＭ１１とを有して構成されたダイナミッ
ク型メモリセルである。他のメモリセルも同様の構成と
なっている。
【０００５】デジット線Ｄ１にはトランスファゲートＧ
２１１、Ｇ２２１が直列に接続されている。デジット線
Ｄ２〜Ｄ３、デジット線ＣＤ１〜ＣＤ３にも同様にトラ
ンスファゲートＧ２１２〜Ｇ２１６、Ｇ２２２〜Ｇ２２
６とが接続されている。トランスファゲートＧ２１１〜
Ｇ２１６のそれぞれのゲートにはゲート制御線ＴＧ２１
が接続され、トランスファゲートＧ２２１〜Ｇ２２６の
それぞれのゲートにはゲート制御線ＴＧ２２が接続され
ている。
２１１、Ｇ２２１が直列に接続されている。デジット線
Ｄ２〜Ｄ３、デジット線ＣＤ１〜ＣＤ３にも同様にトラ
ンスファゲートＧ２１２〜Ｇ２１６、Ｇ２２２〜Ｇ２２
６とが接続されている。トランスファゲートＧ２１１〜
Ｇ２１６のそれぞれのゲートにはゲート制御線ＴＧ２１
が接続され、トランスファゲートＧ２２１〜Ｇ２２６の
それぞれのゲートにはゲート制御線ＴＧ２２が接続され
ている。
【０００６】差動増幅器よりなるセンスアンプＳ１は、
デジット線Ｄ１とＣＤ１とに接続され、デジット線バラ
ンサＢ２１もまたこれらのデジット線に接続されてい
る。センスアンプＳ２、Ｓ３と、デジット線バランサＢ
２２、Ｂ２３もまた同様に構成されている。デジット線
バランサＢ２１〜Ｂ２３のそれぞれのゲートはバランサ
制御線ＢＬ２１に接続されている。
デジット線Ｄ１とＣＤ１とに接続され、デジット線バラ
ンサＢ２１もまたこれらのデジット線に接続されてい
る。センスアンプＳ２、Ｓ３と、デジット線バランサＢ
２２、Ｂ２３もまた同様に構成されている。デジット線
バランサＢ２１〜Ｂ２３のそれぞれのゲートはバランサ
制御線ＢＬ２１に接続されている。
【０００７】このような半導体記憶装置において、メモ
リセルからデータを読み出す場合の動作を説明する。例
えば、メモリセル１１からデータを読み出すとする。ま
ず、ゲート制御線ＴＧ２１をハイレベルにし、ゲート制
御線ＴＧ２２をロウレベルにする。すると、トランスフ
ァゲートＧ２１１、Ｇ２１２はオンになり、トランスフ
ァゲートＧ２２１、Ｇ２２２はオフとなる。次に、バラ
ンサ制御線ＢＬ２１をハイレベルにし、デジット線バラ
ンサＢ２１をオンにする。デジット線バランサＢＬ２１
がオンになると、デジット線Ｄ１とデジット線ＣＤ１は
略等電圧となる。続いて、デジット線バランサＢ２１を
オフにした直後にワード線Ｗ１をハイレベルにし、スイ
ッチＭ１１を介してキャパシタＣ１１に蓄えられていた
電荷がデジット線Ｄ１に流れる。よって、デジット線Ｄ
１とデジット線ＣＤ１との間に微小電圧が生じる。この
微小電圧はセンスアンプＳ１により増幅された後、半導
体記憶装置外部に出力される。すなわち、メモリセル１
１に書き込まれたデータが読み出される。
リセルからデータを読み出す場合の動作を説明する。例
えば、メモリセル１１からデータを読み出すとする。ま
ず、ゲート制御線ＴＧ２１をハイレベルにし、ゲート制
御線ＴＧ２２をロウレベルにする。すると、トランスフ
ァゲートＧ２１１、Ｇ２１２はオンになり、トランスフ
ァゲートＧ２２１、Ｇ２２２はオフとなる。次に、バラ
ンサ制御線ＢＬ２１をハイレベルにし、デジット線バラ
ンサＢ２１をオンにする。デジット線バランサＢＬ２１
がオンになると、デジット線Ｄ１とデジット線ＣＤ１は
略等電圧となる。続いて、デジット線バランサＢ２１を
オフにした直後にワード線Ｗ１をハイレベルにし、スイ
ッチＭ１１を介してキャパシタＣ１１に蓄えられていた
電荷がデジット線Ｄ１に流れる。よって、デジット線Ｄ
１とデジット線ＣＤ１との間に微小電圧が生じる。この
微小電圧はセンスアンプＳ１により増幅された後、半導
体記憶装置外部に出力される。すなわち、メモリセル１
１に書き込まれたデータが読み出される。
【０００８】
【発明が解決しようとする課題】しかしながら、従来の
半導体記憶装置においては、集積度の向上に伴い隣接し
たデジット線間の距離はきわめて短くなり、読み出そう
とするデジット線の電圧が、隣接したデジット線の電圧
の影響を受けて変動することがあった。このため、読み
出し時に誤動作を生じるという問題があった。
半導体記憶装置においては、集積度の向上に伴い隣接し
たデジット線間の距離はきわめて短くなり、読み出そう
とするデジット線の電圧が、隣接したデジット線の電圧
の影響を受けて変動することがあった。このため、読み
出し時に誤動作を生じるという問題があった。
【０００９】
【発明の目的】そこで、本発明は、半導体記憶装置にお
いて、読み出し時の誤動作を防止することをその目的と
している。
いて、読み出し時の誤動作を防止することをその目的と
している。
【００１０】
【課題を解決するための手段】請求項１に記載の発明に
係る半導体記憶装置は、データビットを表す電荷を蓄積
可能な複数のメモリセルを行列状に配置したメモリセル
アレイと、前記メモリセルの複数行にそれぞれ接続さ
れ、前記複数のメモリセルを選択的に活性化する複数の
ワード線と、第１デジット線と第２デジット線とが併設
されてなるデジット線対を前記メモリセルアレイの複数
列にそれぞれ接続し、活性化されたメモリセルから、ま
たは活性化されたメモリセルにデータビットを伝達する
複数のデジット線群と、前記複数の第１デジット線にそ
れぞれ介在し、各第１のデジット線をそれぞれ第１部分
と第２部分とに分割する第１のトランスファゲートと、
前記複数の第１デジット線をそれぞれ分割し、各第１の
デジット線をそれぞれ第２部分と第３部分とに分割する
第２のトランスファゲートと、前記複数の第２デジット
線にそれぞれ介在し、前記各第１のデジット線に対応し
て各第２のデジット線をそれぞれ第１部分と第２部分と
に分割する第３のトランスファゲートと、前記複数の第
２デジット線をそれぞれ分割し、前記各第１のデジット
線に対応して各第２のデジット線をそれぞれ第２部分と
第３部分とに分割する第４のトランスファゲートと、前
記複数のデジット線対にそれぞれ設けられ、各デジット
線対の前記第２部分間に接続された複数のセンスアンプ
と、前記複数のデジット線対にそれぞれ対応して設けら
れた複数のバランス回路と、を備えた半導体記憶装置に
おいて、前記第１デジット線の第１部分と前記第２デジ
ット線の第１部分が隣接し、前記第１デジット線の第３
部分と前記第２デジット線の第３部分が隣接しており、
前記複数のバランス回路の各々は対応するデジット線
対の前記第１デジット線の第１部分と前記第２デジット
線の第３部分との間に接続され該第１部分と第３部分と
を等電圧にする第１のスイッチ手段と、対応するデジッ
ト線対の前記第２デジット線の第１部分と前記第１デジ
ット線の第３部分との間に接続され該第１部分と第３部
分とを等電圧にする第２のスイッチ手段とからなり、前
記第１デジット線の第１部分に接続されたメモリセルを
選択するときには、前記第１のトランスファ−ゲ−ト及
び前記第４のトランスファ−ゲ−トをオンし前記第２の
トランスファ−ゲ−ト及び前記第３のトランスファ−ゲ
−トをオフした後前記第１のスイッチ手段を一定時間導
通させ、その後ワ−ド線をハイレベルにし、前記第１デ
ジット線の第３部分に接続されたメモリセルを選択する
ときには、前記第２のトランスファ−ゲ−ト及び前記第
３のトランスファ−ゲ−トをオンし前記第１のトランス
ファ−ゲ−ト及び前記第４のトランスファ−ゲ−トをオ
フした後前記第２のスイッチ手段を一定時間導通させ、
その後ワ−ド線をハイレベルにすることを特徴とする。
係る半導体記憶装置は、データビットを表す電荷を蓄積
可能な複数のメモリセルを行列状に配置したメモリセル
アレイと、前記メモリセルの複数行にそれぞれ接続さ
れ、前記複数のメモリセルを選択的に活性化する複数の
ワード線と、第１デジット線と第２デジット線とが併設
されてなるデジット線対を前記メモリセルアレイの複数
列にそれぞれ接続し、活性化されたメモリセルから、ま
たは活性化されたメモリセルにデータビットを伝達する
複数のデジット線群と、前記複数の第１デジット線にそ
れぞれ介在し、各第１のデジット線をそれぞれ第１部分
と第２部分とに分割する第１のトランスファゲートと、
前記複数の第１デジット線をそれぞれ分割し、各第１の
デジット線をそれぞれ第２部分と第３部分とに分割する
第２のトランスファゲートと、前記複数の第２デジット
線にそれぞれ介在し、前記各第１のデジット線に対応し
て各第２のデジット線をそれぞれ第１部分と第２部分と
に分割する第３のトランスファゲートと、前記複数の第
２デジット線をそれぞれ分割し、前記各第１のデジット
線に対応して各第２のデジット線をそれぞれ第２部分と
第３部分とに分割する第４のトランスファゲートと、前
記複数のデジット線対にそれぞれ設けられ、各デジット
線対の前記第２部分間に接続された複数のセンスアンプ
と、前記複数のデジット線対にそれぞれ対応して設けら
れた複数のバランス回路と、を備えた半導体記憶装置に
おいて、前記第１デジット線の第１部分と前記第２デジ
ット線の第１部分が隣接し、前記第１デジット線の第３
部分と前記第２デジット線の第３部分が隣接しており、
前記複数のバランス回路の各々は対応するデジット線
対の前記第１デジット線の第１部分と前記第２デジット
線の第３部分との間に接続され該第１部分と第３部分と
を等電圧にする第１のスイッチ手段と、対応するデジッ
ト線対の前記第２デジット線の第１部分と前記第１デジ
ット線の第３部分との間に接続され該第１部分と第３部
分とを等電圧にする第２のスイッチ手段とからなり、前
記第１デジット線の第１部分に接続されたメモリセルを
選択するときには、前記第１のトランスファ−ゲ−ト及
び前記第４のトランスファ−ゲ−トをオンし前記第２の
トランスファ−ゲ−ト及び前記第３のトランスファ−ゲ
−トをオフした後前記第１のスイッチ手段を一定時間導
通させ、その後ワ−ド線をハイレベルにし、前記第１デ
ジット線の第３部分に接続されたメモリセルを選択する
ときには、前記第２のトランスファ−ゲ−ト及び前記第
３のトランスファ−ゲ−トをオンし前記第１のトランス
ファ−ゲ−ト及び前記第４のトランスファ−ゲ−トをオ
フした後前記第２のスイッチ手段を一定時間導通させ、
その後ワ−ド線をハイレベルにすることを特徴とする。
【００１１】請求項２記載の半導体記憶装置は、前記各
第１のデジット線の第１部分に接続されたメモリセルを
選択するときには第１のバランス回路を導通させた後に
該前記第１のバランス回路を非道通にし、前記センスア
ンプを介してデータを読みだし、前記各第１のデジット
線の第３部分に接続されたメモリセルを選択するときに
は前記第２のバランス回路を導通させた後に該第２のバ
ランス回路を非道通にし、前記センスアンプを介してデ
ータを読み出すことを特徴とする。
第１のデジット線の第１部分に接続されたメモリセルを
選択するときには第１のバランス回路を導通させた後に
該前記第１のバランス回路を非道通にし、前記センスア
ンプを介してデータを読みだし、前記各第１のデジット
線の第３部分に接続されたメモリセルを選択するときに
は前記第２のバランス回路を導通させた後に該第２のバ
ランス回路を非道通にし、前記センスアンプを介してデ
ータを読み出すことを特徴とする。
【００１２】
【作用】請求項１記載の発明に係る半導体記憶装置にお
いて、第１のデジット線の第１部分に接続されたメモリ
セル内の電荷を読み出す場合には第１のトランスファゲ
ート、第４のトランスファゲートが活性化し、第２のト
ランスファゲート、第３のトランスファゲートは非活性
化する。第１のバランス回路は活性化し、第１のデジッ
ト線の第１部分と、第２のデジット線の第３部分との電
圧を略等しくする。
いて、第１のデジット線の第１部分に接続されたメモリ
セル内の電荷を読み出す場合には第１のトランスファゲ
ート、第４のトランスファゲートが活性化し、第２のト
ランスファゲート、第３のトランスファゲートは非活性
化する。第１のバランス回路は活性化し、第１のデジッ
ト線の第１部分と、第２のデジット線の第３部分との電
圧を略等しくする。
【００１３】次に、第１のバランス回路は非活性化し、
読み出そうとするメモリセルに接続されたワード線が活
性化する。該ワード線が活性化すると、メモリセルに蓄
えられていた電荷が入出力端子を介して、第１のデジッ
ト線の第１部分に出力される。センスアンプは第１のデ
ジット線の第１部分の電圧と、第２のデジット線の第３
部分の電圧との電圧差を増幅し、出力する。第２のデジ
ット線の第３部分に隣接したデジット線対の第１のデジ
ット線の第３部分には、該第１のデジット線の第３部分
に接続されたメモリセルの電荷が出力されていない。よ
って、前記第２のデジット線の第３部分の電圧は、該第
１のデジット線の第３部分の電圧の影響による変動を生
じにくくなる。このように、前記第２のデジット線の第
３部分の電圧変動を抑えることにより、メモリセルのデ
ータの読み出し時の誤動作を防止できる。
読み出そうとするメモリセルに接続されたワード線が活
性化する。該ワード線が活性化すると、メモリセルに蓄
えられていた電荷が入出力端子を介して、第１のデジッ
ト線の第１部分に出力される。センスアンプは第１のデ
ジット線の第１部分の電圧と、第２のデジット線の第３
部分の電圧との電圧差を増幅し、出力する。第２のデジ
ット線の第３部分に隣接したデジット線対の第１のデジ
ット線の第３部分には、該第１のデジット線の第３部分
に接続されたメモリセルの電荷が出力されていない。よ
って、前記第２のデジット線の第３部分の電圧は、該第
１のデジット線の第３部分の電圧の影響による変動を生
じにくくなる。このように、前記第２のデジット線の第
３部分の電圧変動を抑えることにより、メモリセルのデ
ータの読み出し時の誤動作を防止できる。
【００１４】第２のデジット線の第３部分に接続された
メモリセル内の電荷を読み出す場合には第２のトランス
ファゲート、第３のトランスファゲートが活性化し、第
１のトランスファゲート、第４のトランスファゲートは
非活性化する。第２のバランス回路は活性化し、第２の
デジット線の第１部分と、第１のデジット線の第３部分
との電圧を略等しくする。
メモリセル内の電荷を読み出す場合には第２のトランス
ファゲート、第３のトランスファゲートが活性化し、第
１のトランスファゲート、第４のトランスファゲートは
非活性化する。第２のバランス回路は活性化し、第２の
デジット線の第１部分と、第１のデジット線の第３部分
との電圧を略等しくする。
【００１５】次に、第２のバランス回路は非活性化し、
読み出そうとするメモリセルに接続されたワード線が活
性化する。該ワード線が活性化すると、メモリセルに蓄
えられていた電荷が入出力端子を介して、第１のデジッ
ト線の第３部分に出力される。センスアンプは第１のデ
ジット線の第３部分の電圧と、第２のデジット線の第１
部分の電圧との電圧差を増幅し、出力する。
読み出そうとするメモリセルに接続されたワード線が活
性化する。該ワード線が活性化すると、メモリセルに蓄
えられていた電荷が入出力端子を介して、第１のデジッ
ト線の第３部分に出力される。センスアンプは第１のデ
ジット線の第３部分の電圧と、第２のデジット線の第１
部分の電圧との電圧差を増幅し、出力する。
【００１６】請求項２記載の半導体記憶装置は、前記各
第１のデジット線の第１部分に接続されたメモリセルを
選択するときには第１のバランス回路を導通させた後に
該前記第１のバランス回路を非道通にし、前記センスア
ンプを介してデータを読みだし、前記各第１のデジット
線の第３部分に接続されたメモリセルを選択するときに
は前記第２のバランス回路を導通させた後に該第２のバ
ランス回路を非道通にし、前記センスアンプを介してデ
ータを読み出す。
第１のデジット線の第１部分に接続されたメモリセルを
選択するときには第１のバランス回路を導通させた後に
該前記第１のバランス回路を非道通にし、前記センスア
ンプを介してデータを読みだし、前記各第１のデジット
線の第３部分に接続されたメモリセルを選択するときに
は前記第２のバランス回路を導通させた後に該第２のバ
ランス回路を非道通にし、前記センスアンプを介してデ
ータを読み出す。
【００１７】
【実施例】以下に、本発明の実施例を図面を参照しなが
ら説明する。
ら説明する。
【００１８】図１は、本発明の第１実施例に係る半導体
記憶装置を示す回路図である。この半導体記憶装置は、
デジット線Ｄ１〜Ｄ３と、デジット線ＣＤ１〜ＣＤ３
と、ワード線Ｗ１、Ｗ２と、ゲート制御線ＴＧ１、ＴＧ
２、ＴＧ３、ＴＧ４と、バランサ制御線ＢＬ１、ＢＬ２
と、メモリセル１１、２１、３１、１２、２２、３２
と、センスアンプＳ１、Ｓ２、Ｓ３と、トランスファゲ
ートＧ１１〜Ｇ１３，Ｇ２１〜Ｇ２３，Ｇ３１〜Ｇ３
３，Ｇ４１〜Ｇ４３と、デジット線バランサＢ１１〜Ｂ
１３，Ｂ２１〜Ｂ２３とを有して構成されている。
記憶装置を示す回路図である。この半導体記憶装置は、
デジット線Ｄ１〜Ｄ３と、デジット線ＣＤ１〜ＣＤ３
と、ワード線Ｗ１、Ｗ２と、ゲート制御線ＴＧ１、ＴＧ
２、ＴＧ３、ＴＧ４と、バランサ制御線ＢＬ１、ＢＬ２
と、メモリセル１１、２１、３１、１２、２２、３２
と、センスアンプＳ１、Ｓ２、Ｓ３と、トランスファゲ
ートＧ１１〜Ｇ１３，Ｇ２１〜Ｇ２３，Ｇ３１〜Ｇ３
３，Ｇ４１〜Ｇ４３と、デジット線バランサＢ１１〜Ｂ
１３，Ｂ２１〜Ｂ２３とを有して構成されている。
【００１９】デジット線Ｄ１〜Ｄ３、ＣＤ１〜ＣＤ３
と、ワード線Ｗ１、Ｗ２とは互いに直行するよう配設さ
れ、これらの直行部分にはメモリセルがそれぞれ配設さ
れている。メモリセル１１はキャパシタＣ１１とスイッ
チＭ１１とを有して構成されたダイナミック型メモリセ
ルである。他のメモリセルも同様の構成となっている。
と、ワード線Ｗ１、Ｗ２とは互いに直行するよう配設さ
れ、これらの直行部分にはメモリセルがそれぞれ配設さ
れている。メモリセル１１はキャパシタＣ１１とスイッ
チＭ１１とを有して構成されたダイナミック型メモリセ
ルである。他のメモリセルも同様の構成となっている。
【００２０】デジット線Ｄ１にはＮチャンネルＦＥＴよ
りなるトランスファゲートＧ２１、Ｇ４１が直列に接続
されている。デジット線Ｄ２〜Ｄ３、デジット線ＣＤ１
〜ＣＤ３にも同様にトランスファゲートＧ１１〜Ｇ１
３，Ｇ３１〜Ｇ３３とが接続されている。トランスファ
ゲートＧ１１〜Ｇ３１のゲートにはゲート制御線ＴＧ１
が接続されている。同様に、トランスファゲートＧ２１
〜Ｇ２３のゲートにはゲート制御線ＴＧ２が、トランス
ファゲートＧ３１〜Ｇ３３のゲートにはゲート制御線Ｔ
Ｇ３が、トランスファゲートＧ４１〜Ｇ４３のゲートに
はゲート制御線ＴＧ４が接続されている。
りなるトランスファゲートＧ２１、Ｇ４１が直列に接続
されている。デジット線Ｄ２〜Ｄ３、デジット線ＣＤ１
〜ＣＤ３にも同様にトランスファゲートＧ１１〜Ｇ１
３，Ｇ３１〜Ｇ３３とが接続されている。トランスファ
ゲートＧ１１〜Ｇ３１のゲートにはゲート制御線ＴＧ１
が接続されている。同様に、トランスファゲートＧ２１
〜Ｇ２３のゲートにはゲート制御線ＴＧ２が、トランス
ファゲートＧ３１〜Ｇ３３のゲートにはゲート制御線Ｔ
Ｇ３が、トランスファゲートＧ４１〜Ｇ４３のゲートに
はゲート制御線ＴＧ４が接続されている。
【００２１】センスアンプＳ１〜Ｓ３は差動増幅器より
なり、２個の入力端子に印加された電圧の電圧差を増幅
し、出力する機能を有している。センスアンプＳ１のそ
れぞれの入力端子は、対になるデジット線Ｄ１，ＣＤ１
とに接続されている。センスアンプＳ２，Ｓ３も同様に
デジット線Ｄ２、Ｄ３、ＣＤ２、ＣＤ３に接続されてい
る。
なり、２個の入力端子に印加された電圧の電圧差を増幅
し、出力する機能を有している。センスアンプＳ１のそ
れぞれの入力端子は、対になるデジット線Ｄ１，ＣＤ１
とに接続されている。センスアンプＳ２，Ｓ３も同様に
デジット線Ｄ２、Ｄ３、ＣＤ２、ＣＤ３に接続されてい
る。
【００２２】デジット線バランサＢ１１〜Ｂ１３，Ｂ２
１〜Ｂ２３はＮチャンエルＦＥＴよりなる。デジット線
バランサＢ１１のソースはトランスファゲートＧ２１の
ソースに接続され、デジット線バランサＢ１１のドレイ
ンはトランスファゲートＧ３１のソースに接続されてい
る。デジット線バランサＢ２１のソースはトランスファ
ゲートＧ１１のソースに接続され、デジット線バランサ
Ｂ２１のドレインはトランスファゲートＧ４１のソース
に接続されている。デジット線バランサＢ１２，Ｂ１
３，Ｂ２１，Ｂ２２，Ｂ２３も同様に構成されている。
１〜Ｂ２３はＮチャンエルＦＥＴよりなる。デジット線
バランサＢ１１のソースはトランスファゲートＧ２１の
ソースに接続され、デジット線バランサＢ１１のドレイ
ンはトランスファゲートＧ３１のソースに接続されてい
る。デジット線バランサＢ２１のソースはトランスファ
ゲートＧ１１のソースに接続され、デジット線バランサ
Ｂ２１のドレインはトランスファゲートＧ４１のソース
に接続されている。デジット線バランサＢ１２，Ｂ１
３，Ｂ２１，Ｂ２２，Ｂ２３も同様に構成されている。
【００２３】このような半導体記憶装置において、メモ
リセルからデータを読み出す場合の動作を説明する。例
えば、メモリセル１１からデータを読み出すとする。ま
ず、ゲート制御線ＴＧ２，ＴＧ３をハイレベルとし、ゲ
ート制御線ＴＧ１、ＴＧ４をロウレベルとする。する
と、トランスファゲートＧ２１，Ｇ３１はオンとなり、
トランスファゲートＧ１１，Ｇ４１はオフとなる。した
がって、デジット線Ｄ１の１部であるデジット線部Ｄ１
Ａが、センスアンプＳ１の一方の入力端子と電気的に接
続され、デジット線ＣＤ１の１部であるデジット線部Ｃ
Ｄ１ＢがセンスアンプＳ１の他方の入力端子に電気的に
接続される。
リセルからデータを読み出す場合の動作を説明する。例
えば、メモリセル１１からデータを読み出すとする。ま
ず、ゲート制御線ＴＧ２，ＴＧ３をハイレベルとし、ゲ
ート制御線ＴＧ１、ＴＧ４をロウレベルとする。する
と、トランスファゲートＧ２１，Ｇ３１はオンとなり、
トランスファゲートＧ１１，Ｇ４１はオフとなる。した
がって、デジット線Ｄ１の１部であるデジット線部Ｄ１
Ａが、センスアンプＳ１の一方の入力端子と電気的に接
続され、デジット線ＣＤ１の１部であるデジット線部Ｃ
Ｄ１ＢがセンスアンプＳ１の他方の入力端子に電気的に
接続される。
【００２４】バランサ制御線ＢＬ２はロウレベルにな
り、デジット線バランサＢ２１はオフの状態に設定され
る。バランサ制御線ＢＬ１はハイレベルに設定されるた
め、デジット線バランサＢ１１はオンとなり、デジット
線部ＣＤ１Ａの電圧はデジット線部ＣＤ１Ｂの電圧に略
等しくなる。続いて、バランサ制御線ＢＬ１をハイレベ
ルからロウレベルにし、デジット線バランサＢ１１をオ
フにする。この直後に、ワード線Ｗ１をハイレベルに
し、キャパシタＣ１１に蓄えられていた電荷はデジット
線部Ｄ１Ａに出力される。センスアンプＳ１はデジット
線部Ｄ１Ａの電圧とデジット線部ＣＤ１Ｂとの電圧との
電圧差を増幅し、出力する。すなわち、メモリセル１１
に記憶されていたデータが読み出される。
り、デジット線バランサＢ２１はオフの状態に設定され
る。バランサ制御線ＢＬ１はハイレベルに設定されるた
め、デジット線バランサＢ１１はオンとなり、デジット
線部ＣＤ１Ａの電圧はデジット線部ＣＤ１Ｂの電圧に略
等しくなる。続いて、バランサ制御線ＢＬ１をハイレベ
ルからロウレベルにし、デジット線バランサＢ１１をオ
フにする。この直後に、ワード線Ｗ１をハイレベルに
し、キャパシタＣ１１に蓄えられていた電荷はデジット
線部Ｄ１Ａに出力される。センスアンプＳ１はデジット
線部Ｄ１Ａの電圧とデジット線部ＣＤ１Ｂとの電圧との
電圧差を増幅し、出力する。すなわち、メモリセル１１
に記憶されていたデータが読み出される。
【００２５】また、メモリセル１２のデータを読み取る
場合には、ゲート制御線ＴＧ１，ＴＧ４をハイレベルに
し、トランスファゲートＴＧ２，ＴＧ３をロウレベルに
する。よって、トランスファゲートＧ１１，Ｇ４１はオ
ンになり、、トランスファゲートＧ２１，Ｇ３１はオフ
になる。バランサ制御線ＢＬ１をロウレベルにし、デジ
ット線バランサＢ１１をオフの状態に設定する。バラン
サ制御線ＢＬ２はハイレベルに設定され、デジット線部
ＣＤ１Ａの電圧とデジット線部Ｄ１Ｂの電圧は略等しく
なる。続いて、バランサ制御線ＢＬ２をハイレベルから
ロウレベルにし、デジット線バランサＢ２１をオフにす
る。この直後に、ワード線Ｗ２をハイレベルにし、キャ
パシタＣ１２に蓄えられていた電荷はデジット線部Ｄ１
Ｂに出力される。センスアンプＳ１はデジット線部Ｄ１
Ｂの電圧とデジット線部ＣＤ１Ａとの電圧との電圧差を
増幅し、出力する。すなわち、メモリセル１２に記憶さ
れていたデータが読み出される。メモリセル２１、２
２、３１、３２のデータの読みだしも前記動作と同様に
行われるため、説明を省略する。
場合には、ゲート制御線ＴＧ１，ＴＧ４をハイレベルに
し、トランスファゲートＴＧ２，ＴＧ３をロウレベルに
する。よって、トランスファゲートＧ１１，Ｇ４１はオ
ンになり、、トランスファゲートＧ２１，Ｇ３１はオフ
になる。バランサ制御線ＢＬ１をロウレベルにし、デジ
ット線バランサＢ１１をオフの状態に設定する。バラン
サ制御線ＢＬ２はハイレベルに設定され、デジット線部
ＣＤ１Ａの電圧とデジット線部Ｄ１Ｂの電圧は略等しく
なる。続いて、バランサ制御線ＢＬ２をハイレベルから
ロウレベルにし、デジット線バランサＢ２１をオフにす
る。この直後に、ワード線Ｗ２をハイレベルにし、キャ
パシタＣ１２に蓄えられていた電荷はデジット線部Ｄ１
Ｂに出力される。センスアンプＳ１はデジット線部Ｄ１
Ｂの電圧とデジット線部ＣＤ１Ａとの電圧との電圧差を
増幅し、出力する。すなわち、メモリセル１２に記憶さ
れていたデータが読み出される。メモリセル２１、２
２、３１、３２のデータの読みだしも前記動作と同様に
行われるため、説明を省略する。
【００２６】なお、本実施例にかかる半導体記憶装置を
複数直列に配設し、それぞれのデジット線を接続して構
成してもよい。このように構成することにより、半導体
記憶装置の集積度を向上させても、それぞれのデジット
線部の長さが長くなるのを防止できる。よって、デジッ
ト線部が長くなることによる該デジット線部の寄生容量
の増加を防止でき、読みだし時の誤動作を防止できる。
複数直列に配設し、それぞれのデジット線を接続して構
成してもよい。このように構成することにより、半導体
記憶装置の集積度を向上させても、それぞれのデジット
線部の長さが長くなるのを防止できる。よって、デジッ
ト線部が長くなることによる該デジット線部の寄生容量
の増加を防止でき、読みだし時の誤動作を防止できる。
【００２７】以上説明したように、例えば、メモリセル
１１のデータを読み出す場合に、デジット線部Ｄ１Ａの
電圧とデジット線部ＣＤ１Ｂの電圧とを等しくすること
により、読み出し時の誤動作を防止できる。なぜなら
ば、メモリセル１１のデータを読み出す場合には、メモ
リセル２２は非活性状態であるためデジット線部Ｄ２Ｂ
は電圧の変動は生じない。このため、デジット線部ＣＤ
１Ｂの電圧は、デジット線部Ｄ２Ｂの電圧の影響による
変動を生じにくくなる。したがって、デジット線部ＣＤ
１Ｂとデジット線部Ｄ１Ａとの電圧差をセンスアンプＳ
１により増幅することにより、誤動作することなくメモ
リセル１１のデータを読み出すことができる。
１１のデータを読み出す場合に、デジット線部Ｄ１Ａの
電圧とデジット線部ＣＤ１Ｂの電圧とを等しくすること
により、読み出し時の誤動作を防止できる。なぜなら
ば、メモリセル１１のデータを読み出す場合には、メモ
リセル２２は非活性状態であるためデジット線部Ｄ２Ｂ
は電圧の変動は生じない。このため、デジット線部ＣＤ
１Ｂの電圧は、デジット線部Ｄ２Ｂの電圧の影響による
変動を生じにくくなる。したがって、デジット線部ＣＤ
１Ｂとデジット線部Ｄ１Ａとの電圧差をセンスアンプＳ
１により増幅することにより、誤動作することなくメモ
リセル１１のデータを読み出すことができる。
【００２８】
【発明の効果】以上説明してきたように、本発明によれ
ば、半導体記憶装置において、読み出し時の誤動作を防
止することができる。
ば、半導体記憶装置において、読み出し時の誤動作を防
止することができる。
【図１】本発明の第１実施例に係る半導体記憶装置を示
す回路図である。
す回路図である。
【図２】従来の半導体記憶装置を示す回路図である。
１１、１２、２１、２２、３１、３２ メモリセル Ｄ１〜Ｄ３ デジット線（第１のデジット線） ＣＤ１〜ＣＤ３ デジッット線(（第２のデジット線） Ｄ１Ａ デジット線部（第１のデジット線の第１部分） Ｄ１Ｂ デジット線部（第１のデジット線の第３部分） ＣＤ１Ａ デジット線部（第２のデジット線の第１部
分） ＣＤ１Ｂ デジット線部（第２のデジット線の第３部
分） Ｗ１、Ｗ２ ワード線 Ｇ２１、Ｇ２２、Ｇ２３ トランスファゲート（第１の
トランスファゲート） Ｇ４１、Ｇ４２、Ｇ４３ トランスファゲート（第２の
トランスファゲート） Ｇ１１、Ｇ１２、Ｇ１３ トランスファゲート（第３の
トランスファゲート） Ｇ３１、Ｇ３２、Ｇ３３ トランスファゲート（第４の
トランスファゲート） Ｓ１〜Ｓ３ センスアンプ Ｂ１１〜Ｂ１３ デジット線バランサ（第１のバランス
回路） Ｂ２１〜Ｂ２３ デジット線バランサ（第２のバランス
回路）
分） ＣＤ１Ｂ デジット線部（第２のデジット線の第３部
分） Ｗ１、Ｗ２ ワード線 Ｇ２１、Ｇ２２、Ｇ２３ トランスファゲート（第１の
トランスファゲート） Ｇ４１、Ｇ４２、Ｇ４３ トランスファゲート（第２の
トランスファゲート） Ｇ１１、Ｇ１２、Ｇ１３ トランスファゲート（第３の
トランスファゲート） Ｇ３１、Ｇ３２、Ｇ３３ トランスファゲート（第４の
トランスファゲート） Ｓ１〜Ｓ３ センスアンプ Ｂ１１〜Ｂ１３ デジット線バランサ（第１のバランス
回路） Ｂ２１〜Ｂ２３ デジット線バランサ（第２のバランス
回路）
フロントページの続き (56)参考文献 特開 昭61−255591（ＪＰ，Ａ) 特開 平３−35490（ＪＰ，Ａ)
Claims (2)
- 【請求項１】 データビットを表す電荷を蓄積可能な複
数のメモリセルを行列状に配置したメモリセルアレイ
と、 前記メモリセルの複数行にそれぞれ接続され、前記複数
のメモリセルを選択的に活性化する複数のワード線と、
第１デジット線と第２デジット線とが併設されてなるデ
ジット線対を前記メモリセルアレイの複数列にそれぞれ
接続し、活性化されたメモリセルから、または活性化さ
れたメモリセルにデータビットを伝達する複数のデジッ
ト線群と、 前記複数の第１デジット線にそれぞれ介在し、各第１の
デジット線をそれぞれ第１部分と第２部分とに分割する
第１のトランスファゲートと、 前記複数の第１デジット線をそれぞれ分割し、各第１の
デジット線をそれぞれ第２部分と第３部分とに分割する
第２のトランスファゲートと、 前記複数の第２デジット線にそれぞれ介在し、前記各第
１のデジット線に対応して各第２のデジット線をそれぞ
れ第１部分と第２部分とに分割する第３のトランスファ
ゲートと、 前記複数の第２デジット線をそれぞれ分割し、前記各第
１のデジット線に対応して各第２のデジット線をそれぞ
れ第２部分と第３部分とに分割する第４のトランスファ
ゲートと、 前記複数のデジット線対にそれぞれ設けられ、各デジッ
ト線対の前記第２部分間に接続された複数のセンスアン
プと、 前記複数のデジット線対にそれぞれ対応して設けられた
複数のバランス回路と、を備えた半導体記憶装置におい
て、 前記第１デジット線の第１部分と前記第２デジット線の
第１部分が隣接し、前記第１デジット線の第３部分と前
記第２デジット線の第３部分が隣接しており、 前記複数のバランス回路の各々は対応するデジット線対
の前記第１デジット線の第１部分と前記第２デジット線
の第３部分との間に接続され該第１部分と第３部分とを
等電圧にする第１のスイッチ手段と、対応するデジット
線対の前記第２デジット線の第１部分と前記第１デジッ
ト線の第３部分との間に接続され該第１部分と第３部分
とを等電圧にする第２のスイッチ手段とからなり、前記
第１デジット線の第１部分に接続されたメモリセルを選
択するときには、前記第１のトランスファ−ゲ−ト及び
前記第４のトランスファ−ゲ−トをオンし前記第２のト
ランスファ−ゲ−ト及び前記第３のトランスファ−ゲ−
トをオフした後前記第１のスイッチ手段を一定時間導通
させ、その後ワ−ド線をハイレベルにし、前記第１デジ
ット線の第３部分に接続されたメモリセルを選択すると
きには、前記第２のトランスファ−ゲ−ト及び前記第３
のトランスファ−ゲ−トをオンし前記第１のトランスフ
ァ−ゲ−ト及び前記第４のトランスファ−ゲ−トをオフ
した後前記第２のスイッチ手段を一定時間導通させ、そ
の後ワ−ド線をハイレベルにすることを特徴とする半導
体記憶装置。 - 【請求項２】 前記各第１のデジット線の第１部分に接
続されたメモリセルを選択するときには第１のスイッチ
手段を導通させた後に該前記第１のスイッチ手段を非道
通にし、前記センスアンプを介してデータを読み出し、
前記各第１のデジット線の第３部分に接続されたメモリ
セルを選択するときには前記第２のスイッチ手段を導通
させた後に該第２のスイッチ手段を非道通にし、前記セ
ンスアンプを介してデータを読み出すことを特徴とした
請求項１記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03232295A JP3076104B2 (ja) | 1991-08-20 | 1991-08-20 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03232295A JP3076104B2 (ja) | 1991-08-20 | 1991-08-20 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0554632A JPH0554632A (ja) | 1993-03-05 |
| JP3076104B2 true JP3076104B2 (ja) | 2000-08-14 |
Family
ID=16936980
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03232295A Expired - Lifetime JP3076104B2 (ja) | 1991-08-20 | 1991-08-20 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3076104B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102108143B1 (ko) * | 2017-12-15 | 2020-05-08 | 한국생산기술연구원 | 수직형 접이식 킥보드 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0785354B2 (ja) * | 1985-05-08 | 1995-09-13 | 日本電気株式会社 | 半導体メモリ |
-
1991
- 1991-08-20 JP JP03232295A patent/JP3076104B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102108143B1 (ko) * | 2017-12-15 | 2020-05-08 | 한국생산기술연구원 | 수직형 접이식 킥보드 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0554632A (ja) | 1993-03-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980421 |