JP5820038B2

JP5820038B2 - フレキシブルで拡張可能なメモリアーキテクチャ

Info

Publication number: JP5820038B2
Application number: JP2014182063A
Authority: JP
Inventors: アール．レズニック，デイビッド
Original assignee: マイクロンテクノロジー，インク．
Priority date: 2008-08-05
Filing date: 2014-09-08
Publication date: 2015-11-24
Anticipated expiration: 2029-08-04
Also published as: JP5666445B2; US20100036994A1; KR101563474B1; EP2310943A2; CN104281556B; WO2010016889A2; CN104281556A; JP2011530736A; US20140164667A1; US9348785B2; TWI559323B; EP2310943A4; CN102144223B; EP2310943B1; TW201021048A; KR20110050497A; KR20150068494A; KR101584391B1; TW201523628A; CN102144223A

Description

（関連出願の相互参照）
本特許出願は、参照により本明細書に組み込まれる、２００８年８月５日に出願された米国出願番号第１２／１８６，３５７号に基づく優先権利益を主張する。

コンピュータ技術の進展が続き、プロセッサおよびメモリデバイスを含む多様な構成要素の性能に多数の改善策をもたらしてきた。コンピュータシステムにおけるこの多様な構成要素は、一般に、通信可能に結合されるので、通信速度および帯域幅の要件は重要な課題となり、絶えず加速する処理速度および増大する帯域幅の要件によって悪化している。したがって、プロセッサとメモリデバイスとの間の通信の強化を目的とするコンピュータシステムの改善策は、引き続き緊急の要求である。

多様な実施形態が以下の説明に、および以下の図面を参照して詳細に説明されている。

多様な実施形態による、メモリシステムの概略ブロック図である。多様な実施形態による、メモリシステムの概略ブロック図である。多様な実施形態による、メモリシステムの概略ブロック図である。多様な実施形態による、メモリキューブの概略ブロック図である。多様な実施形態による、メモリシステムの概略ブロック図である。多様な実施形態による、メモリシステムの概略ブロック図である。多様な実施形態による、メモリシステムの概略ブロック図である。多様な実施形態による、メモリシステムの概略ブロック図である。多様な実施形態による、メモリシステムの概略ブロック図である。多様な実施形態による、メモリシステムの概略ブロック図である。多様な実施形態による、メモリシステムの概略ブロック図である。多様な実施形態によるメモリシステムのためのルーティングスイッチの部分概略図である。多様な実施形態によるメモリモジュールの部分概略ブロック図である。多様な実施形態によるメモリシステム用の経路マネージャの部分概略ブロック図である。多様な実施形態による経路マネージャの部分概略ブロック図である。多様な実施形態によるメモリモジュールの概略ブロック図である。多様な実施形態によるメモリ構造の概略ブロック図である。多様な実施形態によるメモリシステムを操作する方法を説明するフローチャートである。多様な実施形態による処理システムの概略ブロック図である。

多様な実施形態は、メモリシステム、モジュール、処理システムおよび方法を含む。いくつかの実施形態の具体的な詳細は、かかる実施形態の理解を与えるために以下の説明および図１から図１５に示される。しかしながら、当業者は、追加の実施形態があり得ること、および多くの実施形態が以下の説明に開示される詳細のいくつかがなくても実践される場合があることを理解するであろう。また、多様な実施形態が物理的構成要素（たとえば、「ハードウェア」）を含む物理的な回路内に実装されてもよいこと、あるいはそれらが機械可読命令（たとえば「ソフトウェア」）を使用して、または物理的構成要素および機械可読命令のなんらかの組み合わせ（たとえば「ファームウェア」）で実装されてもよいことも理解される。

図１は、実施形態の１つまたは複数によるメモリシステム１０の概略ブロック図である。メモリシステム１０は、通信リンク１６を通して１つまたは複数のメモリキューブ１４にデータを通信するために動作可能であるソース１２を含むことがある。メモリキューブ１４はメモリデバイスを含む。ソース１２は、たとえば、メモリコントローラに結合されたメモリデバイスとの間の情報の流れを管理する回路を含むより大型の処理システム（図１では不図示）のメモリコントローラ部分を含むことがある。たとえば、メモリコントローラ内の回路は、メモリデバイスのリフレッシュ、アドレス符号化および復号、データ転送等の多様なメモリデバイス関連のタスク、または他の既知のメモリ関連のタスクを実行するために動作可能である場合がある。ソース１２は、通信リンク１６によってメモリキューブ１４のうちの１つまたは複数に結合されてもよい。

通信リンク１６は、一般に、シリアルおよび／またはパラレル通信路を使用して実装されてもよい、２つ以上の個々の相互接続する、個々に双方向の通信路（図１では不図示）を含む。たとえば、経路は、差動信号構成を含むことがある、または代わりにシングルエンド信号構成も使用されることがある、あるいはシングルエンド信号および差動信号の対の組み合わせが経路で使用されることもある。多様な実施形態では、通信リンク１６は、ソース１２と単一のメモリキューブ１４の間に延在する２つの通信路を含むことがあり、したがって通信リンク１６の帯域幅は、単一の通信路を使用して達成可能な帯域幅の約２倍となる。代わりに、通信路のうちの選択された１つは、冗長な通信路として、またはパスオン機能を提供するために使用されてもよく、データはソース１２とメモリキューブ１４の結合されたチェーンの中の他のメモリキューブ１４の間で通信されてもよい。多様な実施形態では、通信リンク１６は、２つの通信路に比較したときに、帯域幅の増加を提供する４つの通信路を含んでもよい。代替策として、以下に詳しく説明されるように、この４つの通信路は、多岐に渡る構成の中で、冗長な通信路を提供するために、および／または他のメモリキューブ１４と通信するために利用されてもよい。多様な実施形態では、通信路は、各方向に全二重で１６のレーンを含み、したがって計３２のレーンが各通信路に存在する。さらに、多様な実施形態では、より狭い通信路の対が、単一のより広い通信路よりも優れた性能を提供するように最適化されてもよい。図１には示されていないが、マルチドロップバス等の追加の通信路は、ソース１２を他のメモリデバイスに結合してもよく、あるいは刻時信号、電力信号または他の追加の制御信号を他のメモリデバイスに通信するために使用されてもよい。

メモリキューブ１４は、ローカルリンク２２によってルーティングスイッチ２０に動作可能に結合されるメモリユニット１８を含む。ルーティングスイッチ２０は、代わりに通信リンク１６に結合される。通信リンク１６は、複数の通信路を含んでもよい。たとえば、ローカルリンク２２には４つよりも少ない通信路が存在することがあるが、ローカルリンク２２は４つ以上の双方向通信路を含んでもよい。メモリユニット１８は、スタティックメモリ、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、拡張データアウトダイナミックランダムアクセスメモリ（ＥＤＯＤＲＡＭ）、同期ダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）、ダブルデータレート同期ダイナミックランダムアクセスメモリ（ＤＤＲＳＤＲＡＭ）、ダブルデータレート２型同期ダイナミックランダムアクセスメモリ（ＤＤＲ２ＳＤＲＡＭ）、ダブルデータレート３型同期ダイナミックランダムアクセスメモリ（ＤＤＲＳＤＲＡＭ）、同期リンクダイナミックランダムアクセスメモリ（ＳＬＤＲＡＭ）、ビデオランダムアクセスメモリ（ＶＲＡＭ）、ＲＡＭＢＵＳダイナミックランダムアクセスメモリ（ＲＤＲＡＭ）、スタティックランダムアクセスメモリ（ＳＲＡＭ）、フラッシュメモリ、ならびに他の既知のメモリデバイス等の１つまたは複数の離散メモリデバイスも含んでもよい。

やはり図１を参照すると、ルーティングスイッチ２０は、一般に、メモリユニット１８との間で信号を選択的に通信するように、および通信リンク１６に沿って信号を通信するようにも動作可能である。したがって、ルーティングスイッチ２０は、他の所定の機能だけではなく、パケット組立分解機能、パケットエラーチェック、信号多重化、バッファリングも実行するように構成される多様な回路をさらに含んでもよい。ルーティングスイッチ２０は、以下にさらに詳しく説明される。

メモリシステム１０は、エッジコネクタ、着脱式プラグアセンブリ、または他の既知の着脱式相互接続装置によってより大きな電子システムに結合されてもよい、共通の一般に取り外し可能な回路アセンブリを使用して実装されてもよい。さらに、メモリシステム１０は、ルーティングスイッチ２０の中で１個の統合された構成要素として実装されてもよい。代わりに、メモリシステム１０は、より大きな電子システムの製作された一部として実装されてもよい。

次に図２及び図３を参照すると、多様な実施形態に従って、それぞれメモリシステム３０および４０の概略図が示されている。メモリシステム３０は、ソース１２をメモリキューブ１４に結合するように適切に構成される第１の通信路３４および第２の通信路３６を含む通信リンク３２を備える。したがって、通信リンク３２は、ソース１２とメモリキューブ１４との間の帯域幅通信の増加を可能にする。代わりに、他の特定の実施形態では、第１の通信路３４および第２の通信路３６の一方が故障した場合にもデータがソース１２とメモリキューブ１４の間で通信されてもよいように、第１の通信路３４および第２の通信路３６のうちの選択された１つが、冗長な通信路となるように構成されてもよい。さらに他の実施形態では、第１の通信路３４および第２の通信路３６のうちの一方が、メモリユニット１８内の選択されたバンクと通信するように構成されてもよい。たとえば、メモリユニット１８が３２のメモリバンクを含む場合、第１の通信路３４はこのバンクのうちの１６を参照するために使用されてもよく、一方、第２の通信路３６は残りの１６のメモリバンクを参照するために使用されてもよい。他の実施形態では、第１の通信路３４および第２の通信路３６のうちの１つは、パスオン通信路が提供されるようにさらに別のメモリキューブ１４（図３では不図示）と通信してもよい。

図３のメモリシステム４０は、第１の通信路４４、第２の通信路４５、第３の通信路４６、および第４の通信路４７を含む通信リンク４２を備える。また、第１の通信路４４から第４の通信路４７は、ソース１２とメモリキューブ１４との間の帯域幅通信の増加が達成され得るように、ソース１２をメモリキューブ１４に結合するようにも構成される。他の実施形態では、第１の通信路４４、第２の通信路４５、第３の通信路４６、および第４の通信路４７のうちの選択された対がメモリキューブ１４と通信するように構成されてもよく、一方、選択された別の対は他のメモリキューブ１４（図３では不図示）に通信路を提供する。さらに他の実施形態では、通信路４４から４７のそれぞれが別々のメモリキューブ１４または直列結合されたメモリキューブ１４の別個のグループに結合されてもよい。

図３Ａから図３Ｄは、多様な実施形態による多様なメモリ実装の概略ブロック図である。図３Ａは、説明されるように、メモリキューブ１４ａに結合される通信路を通して他のソースに選択に結合されてもよいメモリキューブ１４ａの概略ブロック図である。図３Ｂは、メモリキューブ１４ｂがソース１２ａに動作可能に結合されるメモリシステム１０ｂの概略ブロック図であり、メモリキューブ１４ｂから延在する通信路はソース１２ａに戻るように向けられる。図３Ｃは、メモリキューブ１４ｂが第１のソース１２ｃおよび第２のソース１２ｄに動作可能に結合されるメモリシステム１０ｃの概略ブロック図であり、メモリキューブ１４ｃから延在する通信路は、第１のソース１２ｃ及び第２のソース１２ｄに戻るように向けられる。図３Ｄは、メモリキューブ１４ｄが、複数のソース１２ｅから１２ｈに動作可能に結合されるメモリシステム１０ｄの概略ブロック図である。メモリシステム１０では、メモリキューブ１４ｄから延在する通信路は、ソース１２ｅから１２ｈに戻るように向けられる。

図４は、多様な実施形態のうちの別の実施形態によるメモリシステム５０の概略ブロック図である。メモリシステム５０は、メモリキューブ１４のうちの１つまたは複数を有する第１のグループ５２、およびメモリキューブ１４のうちの１つまた複数を有する第２のグループ５４を含んでもよい。第１のグループ５２および第２のグループ５４は、第１のグループ５２に動作可能に結合される第１の通信路５８、および第１のグループ５２に動作可能に結合される第２の通信路５９を含む通信リンク５６によってソース１２に通信可能に結合されてもよい。多様な実施形態では、第１のグループ５２および第２のグループ５４は、最高８つのメモリキューブ１４を含んでもよい。多様な実施形態では、第１のグループ５２および第２のグループ５４は、８つより多い、または８つより少ないメモリキューブ１４を含んでもよい。多様な実施形態では、メモリキューブ１４のいくつかは直列で結合されてもよく、ＣＨＩＰＫＩＬＬまたはＣＨＩＰＳＰＡＲＥ等のメモリデバイスの故障に対処するように構成される高度なエラー訂正方法が利用される。簡略かつ概略的に言えば、このような高度エラー訂正方法は、故障したメモリデバイスに機能的に代わる少なくとも１つの追加のメモリデバイスを提供することによって、メモリデバイスの単一の故障から、または単一のメモリデバイスのマルチビットエラーからメモリシステムを保護する。したがって、故障したメモリデバイスのメモリコンテンツは、保存、および／または再構築されてもよい。

図５は、多様な実施形態によるメモリシステム６０の概略ブロック図である。メモリシステム６０は、メモリキューブ１４のうちの１つまたは複数を含む第１のグループ６２、およびやはりメモリキューブ１４のうちの１つまたは複数を含む第２のグループ６４を備えてもよい。第１のグループ６２および第２のグループ６４は、第１のグループ６２に動作可能に結合される第１の通信路６８および第２の通信路７０を含む通信リンク６６によってソース１２に通信可能に結合されてもよい。メモリシステム６０は、第２のグループ６４に動作可能に結合される第３の通信路７２および第４の通信路７４も備えてもよい。前述されたように、第１の通信路６８および第２の通信路７０は、ソース１２と第１のグループ６２との間で増加した帯域幅通信を分け与えてもよく、かつ／または第１のグループ６２内の他のメモリキューブ１４にパスオン機能を提供してもよく、一方、第３の通信路７２および第４の通信路７４は、同様に、ソース１２と第２のグループ６４との間で増加した帯域幅通信を分け与えてもよく、第２のグループ６４内に存在することがある他のメモリキューブ１４にパスオン機能を提供するために使用されてもよい。

図６は、多様な実施形態によるメモリシステム８０の概略ブロック図である。メモリシステム８０は、それぞれにメモリキューブ１４のうちの１つまたは複数を含むことがある第１のグループ８２、第２のグループ８４、第３のグループ８６、および第４のグループ８８を備えてもよい。通信リンク９０は、第１のグループ８２、第２のグループ８４、第３のグループ８６、および第４のグループ８８をソース１２に通信可能に結合する。したがって、通信リンク９０は、第１のグループ８２に結合される第１の通信路９２、第２のグループ８４に結合される第２の通信路９４、第３のグループ８６に結合される第３の通信路９６、および第４のグループ８８に結合される第４の通信路９８を含んでもよい。通信リンク９０は、第１のグループ８２、第２のグループ８４、第３のグループ８６、および第４のグループ８８をソース１２に結合するので、さらに多くの数のメモリキューブ１４が提供されてもよい。

図７は、多様な実施形態によるメモリシステム１００の概略ブロック図である。メモリシステム１００は、メモリキューブの第１のグループ１０８に結合される第１の通信路１０４および第２の通信路１０６を含むことがある通信リンク１０２を含む。さらに多くのメモリキューブ、または示されているさらに少ないメモリキューブも第１のグループ１０８に含まれてもよいが、このメモリキューブの第１のグループは、ここに示されている本実施形態では、メモリキューブ１１０からメモリキューブ１１６を含んでもよい。また、通信リンク１０２は、メモリキューブ１１０からメモリキューブ１１６を含んでもよいメモリキューブの第２のグループ１２２に結合される第３の通信路１１８および第４の通信路１２０も含む。ただし、第２のグループ１２２には、メモリキューブのさらに多くまたはさらに少ないメモリキューブが含まれてもよい。第１の通信路１０４および第２の通信路１０６のうちの選択された１つは、第２のグループ１２２の中のメモリキューブに結合するように適切に構成され、一方、第３の通信路１１８および第４の通信路１２０のうちの選択された１つは、第１のグループ１０８の中のメモリキューブに結合するように構成されてもよい。したがって、第１のグループ１０８および第２のグループ１２２は相互に結び付くように結合され、第１のグループ１０８のメモリキューブ１１０から１１６のうちの１つまたは複数、および／または第２のグループ１２２のメモリキューブ１２４から１３０のうちの１つまたは複数が故障した場合に使用されてもよい冗長な通信路を提供する。具体的には、第１のグループ１０８のメモリキューブ１１０から１１６のうちの１つまたは複数が故障すると、第１のグループ１０８は、ソースに対して経路の下方に位置する、第１のグループ１０８の他のメモリキューブにアクセスするために第２のグループのメモリキューブ１２４から１３０のうちの１つまたは複数を利用してもよい。相応して、第２のグループ１２２のメモリキューブ１２４から１３０のうちの１つまたは複数が故障すると、第２のグループ１２２は、第１のグループ１０８のメモリキューブ１１０から１１６のうちの１つまたは複数を利用してもよい。たとえば、さらに図７を参照すると、メモリキューブ１１２が故障すると、ソース１２から外向きに進むデータは、第１のグループ１０８内のメモリキューブ１１０から第２のグループ１２２内のメモリキューブ１２６にルーティングされてもよい。メモリキューブ１２６から外向きに進むデータは、次に、第１のグループ１０８のメモリキューブ１１４にルーティングされてもよい。

さらに図７を参照すると、メモリキューブ１１０から１１６および１２４から１３０のうちの欠陥のあるメモリキューブが、メモリキューブ１１０から１１６およびメモリキューブ１２４から１３０のそれぞれのルーティングスイッチ２０（図１に図示される）のそれぞれの中に位置する受信機によって返される否定応答文字（ＮＡＫ）の数を数えることによって識別されてもよい。指定数のＮＡＫに遭遇すると、メモリキューブ１１０から１１６および１２４から１３０のうちの欠陥のあるメモリキューブは、前述されたように選択的に迂回されてもよい。代わりに、メモリキューブ１１０から１１６およびメモリキューブ１２４から１３０のそれぞれのルーティングスイッチ２０（やはり図１に図示）のそれぞれに位置する送信機は、再送の試行の数に相当してもよい、データ送信時間が超過すると、メモリキューブで故障が発生したことを示すように構成されてもよい。ここでも、故障したことが識別されたメモリキューブは、検出されたエラーに対応して選択的に迂回されてもよい。

次に図８を参照すると、多様な実施形態によるルーティングスイッチ１３０の図式的なブロック図が示されている。ルーティングスイッチ１３０は、多様な実施形態に関連して前述されたように、メモリキューブの中に含まれてもよい。ルーティングスイッチ１３０は、ローカルメモリとルーティングスイッチ１３０との間に延在する複数のローカル経路１３２を通してローカルメモリ（たとえば、図１に示されるメモリユニット１８）と通信するように構成されてもよい。ルーティングスイッチ１３０は、クロスポイント交換ネットワーク１３６を通してローカル経路１３２に結合してもよい。図８に図示されていないが、クロスポイント交換ネットワーク１３６が、適切な論理回路およびバッファリング回路も含んでもよいことが理解される。ルーティングスイッチ１３０は、第１の通信路１３４および第２の通信路１３５に選択的に結合可能である双方向入出力（Ｉ／Ｏ）ポート１３８も含む。Ｉ／Ｏポート１３８は、クロスポイント交換ネットワーク１３６と適切に相互接続され、ローカル経路１３２を通る第１の通信路１３４および第２の通信路１３５からメモリデバイスへの経路を協力して形成する。また、第１の通信経路１３４および第２の通信経路１３５は、ルーティングスイッチ１３０を通るパスオン経路を形成してもよく、したがってデータは他のメモリキューブ１４（図８には不図示）に通信されてもよい。Ｉ／Ｏポート１３８のそれぞれは、ソース（たとえば、図１のソース１２）から、および他のメモリキューブ１４（図１に図示）からルーティングスイッチ１３０へ通信されるパケット化されたデータを受信するように構成される入力ブロック１４０を含んでもよい。したがって、入力ブロック１４０は、適切なデータ受信機、データドライバ、バッファ、パケット組立分解回路、及びエラーチェック回路を含んでもよい。たとえば、入力ブロック１４０は、データ通信中に発生することがある単一の故障またはマルチビット故障を補正するように構成されたエラー補正コード（ＥＣＣ）回路を含んでもよい。Ｉ／Ｏポート１３８は、多重化装置（ＭＵＸ）１４２の入力に引加される複数の信号を受信するように、および引加される制御信号に応えて、ＭＵＸ１４２の出力で複数の信号のうちの選択された１つを提供するように概して動作可能なＭＵＸ１４２を含んでもよい。

図９は、多様な実施形態によるメモリモジュール１５０の部分的な概略図である。メモリモジュール１５０は、基板１５４上に位置するメモリキューブ１４の少なくとも１つのグループ１５２を含む。基板１５４は、概して平面的な誘電体構造を含むことがある。したがって、基板１５４は、表側および対向する裏側を含んでもよく、基板１５４上に位置する多様な構成要素を、基板１５４の選択されたエッジ１５８に沿って位置するエッジコネクタ１５６に電気的に結合する導電トレースを支持するように適切に構成されてもよい。通信路１６０は、エッジコネクタ１５６とグループ１５２との間に延在する基板１５４上に配置されてもよい。図９には図示されていないが、通信路１６０とグループ１５２の選択された部分集合は、基板１５４の表側に配置されてもよく、一方残りの通信路１６０及びグループ１５２は基板１５４の裏側に配置されてもよい。基板１５４は、基板１５４内に導体の別個の層を含むことがあるので、通信路１６０の一部、またはすべても基板１５４内に配置されてもよい。モジュール１５０がモジュール１５０にとって外部の回路およびデバイスと通信できるように、エッジコネクタ１５６は、受入れエッジコネクタスロット（図９では不図示）内で接点を結び合わせることによって受け入れられるように構成される、概して相隔たる導電体（やはり図９では不図示）を含んでもよい。エッジコネクタ１５６は、基板１５４の表側および／または裏側に配置されてもよく、受入れエッジコネクタスロット内でのモジュール１５０の適切な位置合わせを可能にするために１つまたは複数のキースロット１６１を含んでもよい。やはり図９には示されていないが、多様な他の構成要素が、エッジコネクタ１５６と多様な他のデバイスの間で延在する導電トレースによって他の外部回路およびデバイスに結合されてもよい、基板１５４上に位置し得ることが理解される。エッジコネクタ１５６は、他の電気相互接続装置を含んでもよい。たとえば、平面的な多導体フラットケーブルまたは他の類似した構造等の導体のフレキシブルネットワークを受け入れるように構成されるピン接続構造が使用されてもよい。

さらに図９を参照すると、より多くの数のグループ１５２に対応するために、ルータ構造が多様な実施形態に組み込まれてもよい。かかる組み込みは、システム柔軟性の拡大およびより多くの数のグループ１５２の統合等の機能強化を促進してもよい。次に図１０も参照すると、多様な実施形態による経路マネージャ２２０の概略ブロック図が示されている。経路マネージャ２２０は、前の図に示されるソース経路の代わりに通信可能に結合されてもよい、複数のローカル経路２２２を支持するように構成されてもよい。たとえば、図１の通信リンク１６または図６の通信路９２は、追加のキューブを結合し得るように、追加レベル（たとえば「ファンアウト」）を提供する。図１０では４つのローカル経路２２２が示されているが、４つより少ない、または４つより多いローカル経路２２２が存在してもよいことが理解される。経路マネージャ２２０は、ローカル経路２２２に結合されるグループ１５２との間でデータおよび命令を通信するように動作可能なソースに結合されてもよい、グローバルソース経路２２４を支持するように、およびパスオン機能を提供するために、図９の他のグループ１５２に結合されてもよいグローバルパスオン経路２２６を支持するように構成されてもよい。経路マネージャ２２０は、特定用途向け集積回路（ＡＳＩＣ）に実装されてもよく、あるいはフィールドプログラマブルゲートアレイ（ＦＰＧＡ）を使用して、もしくは他の適切な論理技術を使用して実装されてもよい。

さらに図１０を参照し、次に図１１も参照し、多様な実施形態による経路マネージャ２２０の多様な詳細が説明される。経路マネージャ２２０は、グループ１５２と経路マネージャ２２０との間に延在するローカル経路２２２を通して（図９に図示される）メモリキューブ１４のグループ１５２と通信するように構成されてもよい。クロスポイント交換ネットワーク２３０は、ローカル経路２２２をグローバルソース経路２２４およびグローバルパスオン経路２２６に結合する。図１１には示されていないが、他の論理回路およびバッファリング回路も、クロスポイント交換ネットワーク２３０に含まれることがある。経路マネージャ２２０は、グローバルソース経路２２４に結合可能である双方向入出力（Ｉ／Ｏ）ポート２３２、およびグローバルパスオン経路２２６に結合可能である双方向入出力（Ｉ／Ｏ）ポート２３４も含んでもよい。Ｉ／Ｏポート２３２は、グローバルソース経路２２４に沿って経路マネージャ２２０に通信されるパケット化されたデータを受信するように構成される入力ブロック２３６も含んでもよい。入力ブロック２３６は、図１１に図示されない、データ受信機、データドライバ、バッファ、パケット組立分解回路、エラーチェック回路、及び他の類似する回路を含んでもよい他の装置を含んでもよい。Ｉ／Ｏポート２３２は、多重化装置（ＭＵＸ）２３８の入力に引加される複数の信号を受信するように、およびＭＵＸの出力で複数の信号のうちの選択された１つを提供するように動作可能であるＭＵＸ２３８を含んでもよい。Ｉ／Ｏポート２３４は、経路２２６上のグローバルパスに沿って経路マネージャ２２０に通信されるパケット化されたデータを受信するために入力ブロック２３６を含んでもよい。図１１に図示されていないが、入力ブロック２３６は、他のデバイス、データ受信機、データドライバ、バッファ、パケット組立分解回路、エラーチェック回路、および概してパケット化されたデータ通信を支援する他の装置も含むことがある。

図１２は、多様な実施形態によるメモリモジュール２７０の部分的な概略図である。メモリモジュール２７０は、基板２７４上に位置する構成要素を、基板２７４の選択されたエッジ２７８に沿って位置するエッジコネクタ２７６に電気的に結合する導電トレースを含んでもよい、表側および対向する裏側を有する基板２７４上に位置するメモリキューブ１４の少なくとも１つのグループ２７２を含む。グループ２７２と関連付けられる１つまたは複数の通信路１６は、基板２７４の表側および／または裏側に配置されてもよい。さらに、通信リンク１６は、基板２７４内の別個の層の中に配置されてもよい。その少なくとも１つのグループ２７２のメモリキューブ１４は、基板２７４の表側および／または裏側に配置されてもよい。モジュール２７０がモジュール２７０にとって外部の回路およびデバイスと通信できるように、エッジコネクタ２７６は、エッジコネクタスロット（図１２では不図示）内で対合する接点を結び合わせるように構成される、相隔たる導電体（やはり図１２では不図示）を含んでもよい。エッジコネクタ２７６は、基板２７４の表側および／または裏側に配置されてよく、エッジコネクタスロット内でモジュール２７０の適切な位置合わせを可能にするために１つまたは複数のキースロット２８０を含んでもよい。多様な実施形態では、他の追加の構成要素が、図１２に示される構成要素とともに基板２７４上に取り付けられることがある。たとえば、他の構成要素だけではなく駆動プロセッサも基板２７４の上に取り付けられることがある。

メモリモジュール２７０は、その少なくとも１つのグループ２７２に動作可能に結合されてもよい経路マネージャ２８２を含んでもよい。したがって、通信路１６は少なくとも１つのグループ２７２に延在する（通信路１６に結合される）ローカル経路を備え、一方、グローバルソース経路２８４および２８６はソース（たとえば、図１のソース１２）に結合されてもよく、グローバルパスオン経路２８８および２８９は、メモリ信号を他のモジュールに渡すためにさらに他のモジュール２７０に結合されてもよい。経路マネージャ２８２は、図１２に基板２７２上に位置するとして示されているが、経路マネージャ２８２は、基板２７４から離れた他の場所に位置し、グループ２７２に動作可能に結合されてもよい。

前述のメモリモジュール２７０は、まだ他のより拡張性の高いメモリ構造の中に統合されてもよい。やはり図１３を参照すると、多様な実施形態によるメモリ構造２９０の概略ブロック図が示されている。メモリ構造２９０は、たとえば、通信リンク２８４を通してソース１２に結合されてもよい図１２のメモリモジュール２７０等のメモリモジュール２９２の少なくとも１つのグループ２９４を含む。前述したように、メモリモジュール２９２のそれぞれが経路マネージャを含んでもよいので、ソース１２は、複数のメモリデバイス（たとえば図１のメモリキューブ１４）と通信してもよい。多様な実施形態では、メモリモジュール２９２の少なくともいくつかは３２以上のメモリキューブを含んでもよい。他のより大きい数のメモリキューブも存在することがあるが、他の実施形態では、メモリモジュールの少なくともいくつかは最高３６のメモリキューブを含んでもよい。図１３において、メモリ構造２９０は、別々の基板上に配置されてもよいメモリモジュール２９２のアセンブリとして示されているが、多様な実施形態はこのように制限されていない。たとえば、図１３に示されるメモリ構造２９０は、単一基板上に配置されてもよいか、または、基板上に位置するさらに他の構成要素も有する基板上に配置されてもよい。

図１４は、多様な実施形態によるメモリシステムを操作する方法３００を説明するフローチャートである。ブロック３０２では、方法３００は、複数のローカル通信路を通してメモリデバイスに結合される、メモリデバイスを含む少なくとも１つのメモリキューブを提供する。ブロック３０４では、その少なくとも１つのメモリキューブはメモリ信号のソースに結合され、ソースと少なくとも１つのメモリキューブとの間に複数の通信路を提供する。他の構成もあり得るが、多様な実施形態によれば、ソースと少なくとも１つのメモリキューブとの間で延在する通信路は、２つと４つの間の範囲であってもよい。ブロック３０６では、ソースと少なくとも１つのメモリキューブとの間の増加した帯域幅、およびソースと少なくとも１つのメモリキューブとの間の冗長な通信路のうちの少なくとも１つが確立される。

図１５は、多様な実施形態による処理システム４００の概略ブロック図である。処理システム４００は、データおよびプログラムされた命令を受信し、そのプログラムされた命令に従ってデータを処理し得る任意のデジタルデバイスを含んでもよい、中央処理装置（ＣＰＵ）４０２を備えてもよい。したがって、ＣＰＵ４０２は、汎用シングルチップまたはマルチチップマイクロプロセッサ等のマイクロプロセッサを含んでもよく、そのＣＰＵはデジタル信号処理装置または他の類似するプログラム可能な処理装置を含んでもよい。ＣＰＵ４０２は、一般に、適切な通信バス４０６を介してメモリユニット４０４と通信するように構成される。メモリユニット４０４は、それぞれ図１から図３に示されるように、たとえばメモリシステム１０、３０、および４０等の多様な実施形態に従って構造化されるメモリキューブの１つまたは複数を含んでもよい。処理システム４００は、ＣＰＵ４０２およびメモリユニット４０４と協力して対話するように構成される、バス４０６に動作可能に結合される多様な他の装置を備えてもよい。たとえば、処理システム４００は、プリンタ、ディスプレイ装置、キーボード、マウス等の１つまたは複数の入出力（Ｉ／Ｏ）装置４０８、あるいは他の既知の入出力装置を含んでもよい。処理システム４００は、ハードディスクドライブ、フロッピー(登録商標）ディスクドライブ、光ディスクドライブ（ＣＤ−ＲＯＭ）、または他の類似する装置を含んでもよい大容量記憶装置４１０を含んでもよい。図１５は、処理システム４００の簡略化された表現であることが理解される。したがって、図１５に示されていないが、当該技術で既知である他の装置（たとえば、メモリコントローラ等）は、それにもかかわらず処理システム４００内に存在することがあることが理解される。多様な図が示しているように、メモリシステムの中には複数のローカル経路及びグローバル経路があってもよい。複数のバス４０６を通してさらに他のメモリシステムに結合されてもよいメモリシステムを提供することも多様な実施形態の範囲内である。

多様な実施形態が示され、説明されてきたが、前述されたように、開示から逸脱することなく変更を加えることができる。本明細書の一部を形成する添付図面は、制限としてではなく、例証として、主題が実線されてもよい特定の実施形態を示している。示された実施形態は、当業者が本明細書に開示される教示を実践できるようにするほど十分に詳しく説明されている。他の実施形態が本明細書から活用され、引き出されてもよい。したがって、この発明を実施するための形態は、制限的な意味で捉えられるべきではない。

特定の実施形態が、本明細書に示され、説明されてきたが、同じ目的を達成するために予測されるどのような構成も、示されている特定の実施形態を代替できることを理解されたい。さらに、多様な実施形態はメモリシステムおよびメモリデバイスを参照して説明されてきたが、多様な実施形態が、修正をせずに多岐に渡る既知の電子システムおよびデバイスで利用されてもよいことが理解される。本開示は、多様な実施形態のありとあらゆる改作または変形をカバーすることが意図される。上述の実施形態および特に本明細書に説明されていない他の実施形態の組み合わせは、上述の説明を見直せば当業者に明らかとなるだろう。

要約書は、読者が技術的な開示の性質を迅速に確かめることができるようにすることを要約書に要求する、連邦規則集第３７編、§１．７２（ｂ）に準拠するために提供される。要約書は、それが特許請求の範囲の意味を解釈、または制限するために使用されないという理解の元に提出される。さらに、前述の発明を実施するための形態においては、多様な特徴が、開示を合理化する目的で単一の実施形態の中にともに集められてもよいことが分かる。この開示の方法は、請求されている実施形態が各請求項に明示的に記載されているよりも多くの特徴を必要とするという意図を反映するとして解釈されるべきではない。むしろ、以下の特許請求の範囲が反映するように、本発明の主題は、単一の開示されている実施形態のすべての特徴には存在しない。したがって、以下の特許請求の範囲は、発明を実施するための形態の中にこれにより組み込まれ、各請求項は別々の実施形態として自立する。

Claims

動作中、メモリ信号の供給元に並列に接続されている、直列結合されたメモリキューブの第１のグループと直列結合されたメモリキューブの第２のグループと、
前記第１のグループと前記第２のグループのそれぞれの前記メモリキューブを前記供給元に通信可能に結合されるように構成された双方向通信路と、
を備え、
前記第１のグループと前記第２のグループの前記メモリキューブのそれぞれは、メモリデバイスと前記メモリデバイスに結合されているルーティングスイッチとを備え、
前記第１のグループの最後に結合されているメモリキューブを除くそれぞれのメモリキューブの出力が前記第２のグループのメモリキューブのいずれかの入力に直接的に結合されている、
ことを特徴とするメモリシステム。
前記第１のグループのメモリキューブと前記第２のグループのメモリキューブとは、冗長な通信路を提供するために相互に結び付けるように結合されている、
ことを特徴とする請求項１に記載のメモリシステム。
前記第１のグループは、複数のメモリデバイスの内の第１の部分を含み、
前記第２のグループは、前記複数のメモリデバイスの内の第２の部分を含む、
ことを特徴とする請求項１に記載のメモリシステム。
前記第１のグループのそれぞれのメモリキューブは、一つのみの第１のメモリデバイスと一つのみの第１のルーティングスイッチとを含み、
前記第１のグループのそれぞれのメモリキューブに含まれる前記第１のメモリデバイスは、同じメモリキューブに含まれる前記供給元に結合されるように構成されている前記第１のルーティングスイッチに結合されている、
ことを特徴とする請求項１に記載のメモリシステム。
前記第２のグループのそれぞれのメモリキューブは、一つのみの第２のメモリデバイスと一つのみの第２のルーティングスイッチとを含み、
前記第２のグループのそれぞれのメモリキューブに含まれる前記第２のメモリデバイスは、同じメモリキューブに含まれる前記供給元に結合されるように構成されている前記第２のルーティングスイッチに結合されている、
ことを特徴とする請求項１に記載のメモリシステム。
前記第１のグループのメモリキューブと前記第２のグループのメモリキューブは、いずれも、複数である、
ことを特徴とする請求項１に記載のメモリシステム。
前記双方向通信路は、各方向に延びる複数の全二重の双方向レーンを備える、
ことを特徴とする請求項１に記載のメモリシステム。
複数のメモリデバイスの内の第１の部分を含む直列結合されたメモリキューブの第１のグループと、
前記第１のグループと並列である、前記複数のメモリデバイスの内の第２の部分を含む直列結合されたメモリキューブの第２のグループと、
前記第１のグループに結合されている双方向通信路の第１のペアと前記第２のグループに結合されている双方向通信路の第２のペアとを含み、前記第１のグループと前記第２のグループをそれぞれメモリ信号の供給元に結合する通信リンクと、
を備え、
前記第１のグループと前記第２のグループの前記メモリキューブのそれぞれは、メモリデバイスと前記メモリデバイスに結合されているルーティングスイッチとを備え、
前記第１のグループの最後に結合されているメモリキューブを除くそれぞれのメモリキューブの出力が前記第２のグループのメモリキューブのいずれかの入力に直接的に結合されている、
ことを特徴とするメモリシステム。
前記第１のグループのそれぞれのメモリキューブは、一つのみの第１のメモリデバイスと一つのみの第１のルーティングスイッチとを含み、
前記第１のグループのそれぞれのメモリキューブに含まれる前記第１のメモリデバイスは、同じメモリキューブに含まれる前記供給元に結合されるように構成されている前記第１のルーティングスイッチに結合されている、
ことを特徴とする請求項８に記載のメモリシステム。
前記第２のグループのそれぞれのメモリキューブは、一つのみの第２のメモリデバイスと一つのみの第２のルーティングスイッチとを含み、
前記第２のグループのそれぞれのメモリキューブに含まれる前記第２のメモリデバイスは、同じメモリキューブに含まれる前記供給元に結合されるように構成されている前記第２のルーティングスイッチに結合されている、
ことを特徴とする請求項８に記載のメモリシステム。
前記第１のグループの特定のメモリキューブと前記第２のグループの特定のメモリキューブとは、冗長な通信路を提供するために相互に結び付けるように相互に接続されている、
ことを特徴とする請求項８に記載のメモリシステム。
前記双方向通信路の第１のペアの特定の一つが、前記第２のグループの特定のメモリキューブに結合され、
前記双方向通信路の第２のペアの特定の一つが、前記第１のグループの特定のメモリキューブに結合されている、
ことを特徴とする請求項８に記載のメモリシステム。
双方向通信路の第１のペアによりメモリ信号の供給元に直列結合された複数のメモリキューブの第１のグループと、
双方向通信路の第２のペアによりメモリ信号の供給元に直列結合された複数のメモリキューブの第２のグループと、
を備え、
前記第１のグループと前記第２のグループの前記メモリキューブのそれぞれは、メモリデバイスと前記メモリデバイスに結合されているルーティングスイッチとを備え、
前記第１のグループの最後に結合されているメモリキューブを除くそれぞれのメモリキューブの出力が前記第２のグループのメモリキューブのいずれかの入力に直接的に結合されている、
ことを特徴とするメモリシステム
前記第１のグループのそれぞれのメモリキューブは、一つのみのメモリデバイスと複数のローカル通信路により該メモリデバイスに通信可能なように結合された一つのみのルーティングスイッチとを含み、
前記ルーティングスイッチは、前記供給元と前記第１のグループのメモリキューブとの間でデータを通信するように構成された双方向入出力（Ｉ／Ｏ）ポートを含む、
ことを特徴とする請求項１３に記載のメモリシステム。
前記双方向入出力（Ｉ／Ｏ）ポートは、パケット化されたデータを受信するように構成された入力ブロックと、前記パケット化されたデータを送信するように構成されたマルチプレクサと、前記メモリデバイスに前記パケット化されたデータを通信するように構成されたクロスポイント交換ネットワークとを備える、
ことを特徴とする請求項１４に記載のメモリシステム。
前記入力ブロックは、受信された前記データのエラーを検出し、補正するように構成されたエラー訂正コード（ＥＣＣ）回路を備える、
ことを特徴とする請求項１５に記載のメモリシステム。
メモリ信号の供給元に結合されるように構成された基板と、
通信リンクにより前記供給元に結合されている、直列結合されたメモリキューブの第１のグループと、
を備え、
前記第１のグループの最後に結合されているメモリキューブを除くそれぞれのメモリキューブの出力が直列結合されたメモリキューブの第２のグループのメモリキューブのいずれかの入力に直接的に結合され、
前記第１のグループと前記第２のグループの前記メモリキューブのそれぞれは、メモリデバイスと前記メモリデバイスに結合されているルーティングスイッチとを備え、
前記第２のグループは、前記第１のグループと並列に前記供給元に結合されている、
ことを特徴とするメモリモジュール。
前記第１のグループのそれぞれのメモリキューブは、一つのみのメモリデバイスと該メモリデバイスに結合されている一つのみのルーティングスイッチとを含む、
ことを特徴とする請求項１７に記載のメモリモジュール。
前記通信リンクは、前記第１のグループの前記ルーティングスイッチを前記供給元に結合するように構成され、
前記第１のグループのメモリキューブと前記第２のグループのメモリキューブとは、冗長な通信路を提供するために相互に結び付けるように結合されている、
ことを特徴とする請求項１８に記載のメモリモジュール。
前記通信リンクは、前記基板上に配置され、前記供給元に結合するように構成されたエッジコネクタまで延在する、
ことを特徴とする請求項１７に記載のメモリモジュール。
前記第１のグループは、複数のメモリキューブを備え、
前記通信リンクは双方向通信リンクであり、前記双方向通信リンクのそれぞれは複数のデータレーンを含む、
ことを特徴とする請求項１７に記載のメモリモジュール。
基板上に配置され、直列結合されたメモリキューブの第１のグループを備え、
前記第１のグループの前記メモリキューブのそれぞれが、一つのみのメモリデバイスと該メモリデバイスに結合されている一つのみのルーティングスイッチとを含み、
前記第１のグループの最後に結合されているメモリキューブを除くそれぞれのメモリキューブの出力が直列結合されたメモリキューブの第２のグループのメモリキューブのいずれかの入力に直接的に結合されている、
ことを特徴とするメモリシステム。
メモリ信号の供給元に動作可能に結合され、ローカル通信リンクを通して前記第１のグループの前記ルーティングスイッチに前記メモリ信号を通信するために動作可能であるように構成された経路マネージャを、更に、備える、
ことを特徴とする請求項２２に記載のメモリシステム。
前記ローカル通信リンクが、前記第１のグループの前記ルーティングスイッチに結合された、１組の双方向通信路を備える、
ことを特徴とする請求項２３に記載のメモリシステム。
前記経路マネージャは、１対の双方向グローバルソース経路により前記供給元に結合されている、
ことを特徴とする請求項２３に記載のメモリシステム。