CN1205477A - 存储器替代方法及其装置 - Google Patents

Abstract

本发明涉及存储器替代方法和装置,用于在执行由外部载入程序的高速中央处理器系统中以快速静态随机可读写存储器替代各类高速只读存储器,藉增设一个或利用原系统中的低速中央处理器,令高速中央处理器的程序代码可预先暂存于低速只读存储器中,并在系统启动后,由该低速中央处理器将该高速中央处理器的程序代码完整地拷贝至快速静态随机可读写存储器中,以在该高速中央处理器复位后,可立即执行快速静态随机可读写存储器中的程序。

Description

存储器替代方法及其装置

本发明涉及一种存储器替代方法及其装置，用于在执行由外部载入程序的高速中央处理器系统中以快速静态随机可读写存储器替代各类高速只读存储器。

按，现今中央处理器系统在执行由外部载入的程序时，用以储存程序的存储器一般可为各类只读存储器(ROM)，而随着中央处理器技术的快速发展，中央处理器的执行速度愈来愈快，如：即时处理数字信号的中央处理器(Digital SignalProcessor，简称DSP)等，这些处理器对所配置的存储器的读取时间一般均要求小于25纳秒或更快，然而，高速的只读存储器(ROM)不仅价格昂贵，且由于使用量较小，故在市面上一般较难购得。

目前，在高速中央处理器系统中执行由全部载入的程序时，倘已尽可能选取了较快速的只读存储器(ROM)，但若该只读存储器的读取时间仍然不够时，只得藉由在该高速中央处理器的执行程序中加入“等待”的指令，以降低该高速中央处理器的读取速度，以适应低速的只读存储器(ROM)。在这种传统的变通处理方法中，不仅所选取的高速只读存储器(ROM)不易采购，且其零件价格又相当昂贵，且当所选取的快速只读存储器的读取时间无法满足高速中央处理器的要求时，该高速中央处理器的高速处理性能即无法充分予以利用。

有鉴于前述传统高速中央处理器系统在执行由外部载入的程序时，所配置的快速只读存储器的读取时间无法满足高速中央处理器要求的缺失，发明人研究出一种无须藉助使用高速只读存储器(ROM)，即可满足高速中央处理器的要求，并在不降低处理性能的前提下，有效提高由外部载入程序的执行效率的方法，期藉由本发明的方法及其装置，令使用者仅需采用习知的廉价快速静态随机可读写存储器(AMSR)，即可满足高速中央处理器在执行由外部载入程序时，对于存储器的读取时间的要求。

本发明主要是在高速中央处理器系统中，藉增设一个或利用原系统中的低速中央处理器及相关的低速只读存储器(ROM)、快速静态随机可读存写存储器(SRAM)…等，利用该低速中央处理处理器控制该快速静态随机可读写存储器与其系统总线的连接状态，以自低速只读存储器中将预先存放的高速中央处理器的程序代码全部拷贝至快速静态随机可读写存储器中，然后该低速中央处理器再输出另一控制信号，令该快速静态随机可读写存储器的总线与该低速中央处理器隔离，而与该高速中央处理器的系统总线相连接，如此，当该低速中央处理器发出一重置信号时，该高速中央处理器即可开始执行该快速静态随机可读写存储器中的由外部载入的程序。

图1所示为传统方法的硬件连接示意图；

图2所示为本发明方法的硬件连接示意图；

图3所示为本发明的低速中央处理器的程序流程示意图。

本发明针对高速中央处理器系统在执行由外部载入的程序时，以快速静态随机为读写存储器(SRAM)替代各类高速只读存储器(ROM)的方法及其装置，兹为令本发明的设计理念能在此作一清晰明确的说明，仅以一DSP的高速中央处理器为实施例，详细说明如下，但，在本发明实施时，其构成及应用并不局限于该实施例：

按，DSP的高速中央处理器是一种即时处理数字信号的中央处理器(DigitalSignal processor，简称DSP)。参阅图1所示，这种处理器对所配置的存储器的读取时间一般均要求小于25纳秒或更快，主要用于对模拟信号进行pu时分析处理，而一般习用的DSP的高速中央处理系统的电路构造主要包含高速只读存储器(可为一EPROM晶片)1及DSP高速中央处理器2，其中高速只读存储器1为读取速度为25纳秒的晶片，以CYPRESS公司所生产的编号CY7C271A-25WC的晶片为例，其目前的售价达US ＄ 48。

参阅图2所示，本发明的高速中央处理系统中主要包含低速中央处理器3、DSP中央处理器4、低速只读存储器(可为一EPROM晶片)5、快速静态随机可读写存储器(SRAM)6及用于隔离中央处理器3与DSP中央处理器4间总线的三态缓冲器7、8、9、10，其中DSP中央处理器4可为16位元高速的DSP晶片，其要求的存储器速度应不大于25纳秒，该系统的低速中央处理器3及低速只读存储器(EPROM)5在习用的高速中央处理系统中用于执行系统控制，低速只读存储器(EPROM)5可采用一般常速度为150纳秒编号为27C512等的只读存储器(EPROM)，其读取时间可大于150纳秒；快速静态随机可读写存储器(SRAM)6可采用如WINBOND公司生产的编号W24257-15的晶片，其价格低于US ＄ 1；而三态缓冲器7、8、9、10可采用极为常见的编号74LS244等产品。由于，在本发明的实施例系统中，DSP中央处理器4上设有总线悬挂控制端HOLD，故可省去如图2中虚线框内所述的三态缓冲器9、10。

本发明的实施例系统执行前，先将该DSP中央处理器4的程序代码储存至只读存储器5的某一段地址中，当系统启动时，低速中央处理器3先发出令HOLD有效的控制信号，并将其传送至DSP中央处理器4的总线悬挂控制端HOLD，令通过系统总线(即数据总线DATA BUS1及地址总线ADDRESS BUS1)传送至DSP中央处理器4的数据、地址及控制等信号全部被设定成高阻抗状态，使DSP中央处理器4脱离与系统总线DATA BUS1及ADDRESS BUS1的连线状态；同时，低速中央处理器3发出令BCS有效的控制信号，并将该控制信号BCS传送至三态缓冲器7、8的片选端，令传送至三态缓冲器7、8的片选端被选通，使低速中央处理器3的系统总线DATA BUS2、ADDRESS BUS2可与该快速静态随机可读写存储器(SRAM)6相连接。

然后，该低速中央处理器3再自该只读存储器5中将预先存放的DSP中央处理器4的程序代码读出，并写入快速静态随机可读写存储器(SRAM)6，待DSP中央处理器4的程序完全写入快速静态随机可读与存储器(SRAM)6后，低速中央处理器3再发出令BCS无效的控制信号，并将该控制信号传送至三态缓冲器7、8的片选端，令其不被选通，使该快速静态随机可读写存储器(SRAM)6脱离低速中央处理器3的系统总线DATA BUS2、ADDRESS BUS2；同时，该低速中央处理器3发出令HOLD无效的控制信号，并将该控制信号传送至DSP中央处理器4的总线悬挂控制端HOLD，令传送到DSP中央处理器4的数据、地址及控制等信号全部被设定为低阻抗，使快速静态随机可读写存储器(SRAM)6可连接至DSP中央处理器4的系统总线DATA BUS1、ADDRESS BUS1上。

此时，由于DSP中央处理器4的程序已完全写入快速静态随机可读写存储器(SRAM)6中，且快速静态随机可读写存储器(SRAM)6及DSP中央处理器4均已脱离该低速中央处理器3的系统总线DATA BUS2、ADDRESS BUS2，而藉系统总线DATA BUS1、ADDRESS BUS1，成为彼此相连线的独立单元。故在低速中央处理器3对DSP中央处理器4发出RESET信号，令其复位后，DSP中央处理器4即可正常执行由外部载入快速静态随机可读写存储器(SRAM)6中的程序。因此，由DSP中央处理器4的立场观之，快速静态随机可读写存储器(SRAM)6的作用实与图1所示的高速只读存储器1无异。

本发明的各构成单元，在系统实施时，其动作流程如下，参阅图3所示：

1)本发明的系统启动后，低速中央处理器3将执行系统程序，对各构成单元设定初始化、变量、源地址及目标地址指针等初始值，此时，源地址指针指向低速只读存储器(EPRPM)5中预先存放该DSP中央处理器4的程序代码的地址起始处，而且标地址指针则指向快速静态随机可读写存储器(SRAM)6的起始地址；

2)低速中央处理器3输出控制信号HOLD及BCS，令三态缓冲器9、10选通无效，切断DSP与系统总线的连接，同时选通三态缓冲器7、8，令快速静态随机可读写存储器(SRAM)6与低速中央处理器3的总线相连接；

3)低速中央处理器3自低速只读存储器(EPROM)5中将预先存放的DSP中央处理器4的程序代码拷贝至快速静态随机可读写存储器(SRAM)6中，每次循环拷贝一个BYTE；

4)低速中央处理器3改变源地址及目标地址指针，令二者均指向下一个地址；

5)低速中央处理器3比较源地址指针是否到达低速只读存储器(EPROM)5中存放DSP中央处理器4程序代码的结束地址，以确认完成全部拷贝；

6)低速中央处理器3再输出令HOLD及BCS无效的控制讯号，使三态缓冲器7、8选通信号无效，同时选通三态缓冲器9、10，令快速静态随机可读写存储器(SRAM)6的总线与低速中央处理器3隔离，而连接至DSP中央处理器4的系统总线上；

7)低速中央处理器3发出控制信号RESET，令DSP中央处理器4开始执行快速静态随机可读写存储器(SRAM)6中的由外部载入的程序。

如此，即完成由低速中央处理器3转移DSP中央处理器4程序的全部流程。

在上述本发明的实施例系统中，若DSP中央处理器4不具有总线悬挂控制端HOLD时，仅须将图2所示虚线框内的三态缓冲器9、10的片选端连接至中央处理器3的HOLD控制线即可，如此，将对DSP中央处理器的总线响应时间造成少许延迟。

由于，快速静态随机可读写存储器(SRAM)的存取时间已可达到5～7纳秒，市场上有较多不同容量及速率类型的快速静态随机可读写存储器(SRAM)可供选择；而中央处理器、低速只读存储器(ROM)、及三态缓冲器都很普通，且价格低廉，因此本发明所设计的整个系统应极易构成，此外，在本发明所述的系统中，即使原系统中没有中央处理器3、低速只读存储器(EPROM)5，而须另外增加中央处理器3、低速只读存储器(EPROM)5，该系统的构成成本亦远低于如图1所示利用传统方法所构成的系统成本。

以上所述，仅为本发明较佳实施例，但，本发明所主张的权利范围，并不局限于此，按凡熟悉该技术者，依据本发明所揭露的技术内容，可轻易思及的等效变化，均应属不脱离本发明的保护范畴。

Claims (14)

1．一种存储器替代方法，用于在执行由外部载入程序的高速中央处理器系统中以快速静态随机可读写存储器替代各类高速只读存储器，其特征在于，该方法包括下列步骤：

1)系统启动后，低速中央处理器将执行系统程序，对各构成单元设定初始值，并输出一控制信号，令快速静态随机可读写存储器与该低速中央处理器的总线相连接；

2)该低速中央处理器将自一低速只读存储器中将预先存放的一高速中央处理器的程序代码逐一拷贝至该快速静态随机可读写存储器中，直到完成全部拷贝为止；

3)该低速中央处理器再输出另一控制信号，令该快速静态随机可读写存储器的总线与该低速中央处理器隔离，而连接至该高速中央处理器的系统总线上；

4)该低速中央处理器发出一重置控制信号，令该高速中央处理器开始执行该快速静态随机可读写存储器中的由外部载入的程序。

2．如权利要求1所述的方法，其特征在于，该方法还包括该低速中央处理器可藉输出一控制信号，同时选通或不选通一组以上的三态缓冲器，使该低速中央处理器的系统总线可与该快速静态随机可读写存储器相连接或相隔离。

3．如权利要求1所述的方法，其特征在于，该方法还包括该低速中央处理器可藉输出一控制信号，同时选通或不选通一组以上的三态缓冲器，使该高速中央处理器的系统总线可与该快速静态随机可读写存储器相连接或相隔离。

4．如权利要求1、2或3所述的方法，其特征在于，该系统总线指该低速中央处理器及该高速中央处理器的数据总线及地址总线。

5．如权利要求2或3所述的方法，其特征在于，该三态缓冲器可藉在该高速中央处理器上设一总线悬挂控制端予以取代，使该低速中央处理器可藉输出一控制信号，令该高速中央处理器的系统总线与该快速静态随机可读写存储器相连接或隔离。

6．如权利要求2或3所述的方法，其特征在于，该高速中央处理器可为一DSP中央处理器。

7．如权利要求2或3所述的方法，其特征在于，该低速只读存储器可为一EPROM、PROM、MASK ROM或FLASH。

8．如权利要求2或3所述的方法，其特征在于，该快速静态随机可读写存储器可为一SRAM晶片。

9．一种存储器替换装置，用于在执行由外部载入程序的高速中央处理器系统中以快速静态随机可读写存储器替代各类高速只读存储器，其特征在于，该装置包括：

低速中央处理器，用以执行系统程序，对各构成单元设定初始值，该处理器分别藉由系统总线、重置线及控制线与低速只读存储器、高速中央处理器及至少一组以上的三态缓冲器相连接；

低速只读存储器，用以预先储存该高速中央处理器的程序代码；

快速静态随机可读写存储器，用以储存自该低速只读存储器拷贝的该高速中央处理器的程序代码，并通过至少一组以上的三态缓冲器分别与该低速中央处理器及高速中央处理器的系统总线相连接；

高速中央处理器，用以执行该快速静态随机可读写存储器中的由外部载入的程序；

系统启动时，该低速中央处理器将经由控制线输出一控制信号，令该三态缓冲器使该快速静态随机可写存储器与该低速中央处理器的总线相连接，并隔离该高速中央处理器，以将预先存放其中的程序代码全部拷贝至该快速静态随机可读写存储器中；然后该低速中央处理器再输出另一控制信号，令该三态缓冲器使该快速静态随机可读写存储器的总线与该低速中央处理器隔离，而与该高速中央处理器的系统总线相连接；当该低速中央处理器经由重置线输出一重置信号时，该高速中央处理器即开始执行该快速静态随机可读写存储器中的由外部载入的程序。

10．如权利要求9所述的装置，其特征在于，该系统总线指该低速中央处理器及该高速中央处理器的数据总线及地址总线。

11．如权利要求9或10所述的装置，其特征在于，该三态缓冲器可藉在该高速中央处理器上设一总线悬挂控制端予以取代，使该低速中央处理器可藉输出一控制信号，令该高速中央处理器的系统总线与该快速静态随机可读写存储器相连接或相隔离。

12．如权利要求9或10所述的装置，其特征在于，该高速中央处理器可为一DSP中央处理器。

13．如权利要求9或10所述的装置，其特征在于，该低速只读存储器可为一EPROM、PROM、MASK ROM或FLASH。

14．如权利要求9或10所述的装置，其特征在于，该快速静态随机可读写存储器可为一SRAM晶片。

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