JPS58142437A - 情報処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の技術分野］ 本発明は主記憶装置の写しを保持する高速バッファメモ
リを備えた情報処］！！装・置に関する。

［発明の技術的背景と問題点］ 中央処理装置が処理能力の向上のために、主記憶装置の
アクセスに要する時間を高速バッファメモリを用いて著
しく短縮し、情報処理システムの性能向上を計る方法は
すでに周知の通りである。

更に、記憶素子の低価格化に伴ないバッファメモリ自身
の容量も数千〜数万頷長に及ぶ膨大なものとなってきて
いる。一方、これに反し、アキュウムレータレジスタ（
以下Ａレジスタと称する）などのプログラマブル汎用演
算レジスタはわずか数個に限られているのが現状である
。

一般に、バッフ７メモリは演算＠御装置内に置かれ、バ
ッファメモリの制御は、その殆どもしくは全てが演舞Ｉ
ＩＪＩｌｉＩｌｆの制御部分に委ねられている。

［発明の目的］ 本発明は高速バッファメモリの一部をＡレジスタなどの
汎用演算レジスタとして使用することを可能とした情報
処理装置を提供することにある。

［発明の概Ｉｌｌ　　　　　　　　　　　・即ち、本発
明はバッフ７メモリの一部をプ□グラマプル汎用演算レ
ジスタとして使用可能とし、バッファメモリを効果的に
使用して主記憶装置のアクセスを減少し、処理装置の性
能向上を計った情報処理装置を得ることにある。

［発明の実施例］ 以下、本発明の一実施例を説明する。

第１図は本発明の全体の構成を示すブロック図である。

１は主記憶装置、２は演算制御装置である。主記憶＠置
１の情報は信号線６によって演算制御装置２へ転送され
、演算制御装置２における処理結果は信号１１２１によ
って主記憶装置１へ転送される。３は制御部を示すもの
で、演算ｌ１ｍ１装置２の動作、主記憶装置１とのデー
タ交換はこの制御部３によって制御される。４は演算部
、５はバッファメモリ、１０．１９はセレクタである。

演算部４は演算器や演算用レジスタ群で構成され、種々
の処理を行う。

制御部３はプログラムカウンタ（図示せず）に従って命
令アドレスを作成し、このアドレスを用いて必要なデー
タをバッファメモリ５に対してアクセスするか、主記憶
装置１に対してアクセスするかを判定する。作成された
アドレスは信号線１２によってバッファメモリ５へ転送
され、対応する情報がバッファメモリ５に存在するか否
かが信号１１１３によってＩＪｉ１部３に応答される。

必要な情報がバッファメモリ５内に存在しない場合には
、制御部３はアドレスおよび読出信号を信号線１６によ
って主記憶装置１へ転送し、主記憶装置１は情報を読み
出して信号線６を通じて演算制御装置２へ転送する。こ
の時、信号線１１によって必要な制御信号が制御Ｎ３に
送られる。制御部３は主記憶装置１からの情報を信号線
７、セレクタ１９、信号線２Ｇを通じて制御部３内へ取
り込み、これを命令として解読する。同時にバッファメ
モリ５内にこれに対応する新しいエントリーを新設し、
そのエントリーに主記憶Ｍｉｌｌの対応するブロックの
完全の各７０ツクの大きさが、演算制御装置２と上記　
□）像装置１との情報転送単位の複数回アクセスに相当
するような場合には演算制御装Ｍ２は次に、バッファメ
モリ５の使用を許可するまでの間に、対応するブロック
内の全てが主記憶装置１の写しとなるように制御するこ
とが必要であるため、バッフ７メモリ５の当該ブロック
に対応する複数回の情報転送が主記憶装置１から信号Ｉ
ＬＬＳ、セレクタ１Ｇ、信号線１１を介してバッファメ
モリ５に対して引き続き行われる。

６１！な情報がバッファメモリ５内に存在する場合には
、情報転送は主記憶装置１に対すては指示されず、制御
部３は当該情報をバッファメモリ５から読み出して利用
する。バッファメモリ５がらの情報は信号線１８、セレ
クタ１９、信号線２Ｇを経由して制御部３へ取り込まれ
、命令として解読される。

必要な情報が命令によって処理されるオペランドの場合
は全く同様な動作によって、貴報は信号１１２＠まで導
かれる。解読された命令の機能に応じて信号線２０上の
貴報は演算部４又は制御部３へ供喰され、必要な処理が
調一部３の指示によって行われる。

演算制御装置ｆ２の処理結果を主記憶装置１へ格納する
場合には、読み出しの場合と同様に、対応する番地の内
容がバッファメモリ５内に存在するか否かを判断する。

該番地の内容がバッファメモリ５内に存在しない場合に
は、最も簡串な例としてバッファメモリ５には何等影響
を与えず、処理結果を主記憶装置１へ格納する。この時
、主記憶装置ｆ１の番地情報は信号線１６を経由し、ま
た処理結果は信号＄２１によって主記憶装置１に転送さ
れ、信号線１６によって制御部３は主記憶装置１へ―き
込みを指示する。

当該番地の内容がバッファメモリ５内に存在する場合に
は、処理結果は上記と同様に主記憶装置１内の対応する
番地へ書き込まれると同時に、バッファメモリ５の対応
するエントリにも書き込まれる。書き込みの為のエント
リは制御部３からのアドレス情報（信号線１２）によっ
て定義され、―き込み情報は信号線９、セレクタ１Ｇ、
信号線１１を経由してバッファメモリ５に転送され、更
に信号１１２２によって書き込み指示がなされる。

次に、上記第１図に示した各部の詳細な構成の一実施例
を説明する。バッファメモリ５の任意のエントリを指定
する手段には種々の方法が考えられる。例えば、演算制
御装置固有にあらかじめ設定する方法や、主記憶アドレ
ス又はその一部を使用するなどの方法が考えられる。説
明の便宜上、ここでは次のような手段を用いることと仮
定する。

第２図は演算制御装置２の備える命令の機械語形式を示
すものである。Ｙは！地部、ＯＰは命令コード部、■は
割込み禁止指示などを示すコントロール部、ＴＡＧは番
地修飾指定部である。そして本発明では、Ｍで示した１
ビツトを用いて上記バッフアメｔす５の特定使用を定義
することにする。即ち、ビットＭ−“０°２の時、バッ
フ１メモリ５は通常通りに使用され、Ｙ部はプログラム
アドレスを示すものと解釈とれ、ＴＡＧ部に指定された
ように番地修飾されてＩＩｌ終的には主記憶装置１に対
する番地情報を示すことになる。

もし、ビットＭ−”１”の時は、バッファメモリ５の特
定使用を定義し、Ｙ部はバッファメモリ５のエントリア
ドレス（即ち汎用高速レジスタ番号）と解釈される。

第３図は第１図に示した演算１ｉｌＪ御装置２内の命令
解読部を示す。１００は命令レジスタで番地部Ｙは信号
線１０３により番地修飾部及びバッファメモリ５へ転送
される。１０２はデコーダで修飾コードを解読し、番地
修飾部に対し制御信号を送る。

１０１は命令デコーダで命令コードＯＰを解読し、演算
部４、制御部３、バッファメモリ５、主記憶装置１等に
種々の制御信号を送る。バッファメモリ５の特定使用を
意味するビットＭは、この命令デコーダ１０１および制
御部３、バッファメモリ５等へ信号線１０５を通じて転
送され、１１１１１信号として使用されることになる。

第４図は本発明に係る制御機能を備えたバッファメモリ
５の詳細な構成を示すブロック図である。

バッファメモリ部２０８はディレクトリＤｏ・Ｄｌ・　
　　賑・・・Ｄ３．７ラグＦＯ、Ｆｌ　、・・・Ｆ３、
主記憶装置　　　　）１の写しを保持するメモリ部ＭＯ
、Ｍｌ、・・・Ｍ３、の３つの部分から構成される。バ
ッファメモリ部２０８は第０列〜第３１ｉ４Ｊの４列で
構成され、アドレスレジスタ２００の２０２の部分で指
定できる大きさく便宜上ｎとする）の行、即ち、ｎ行４
列のエントリを持つ。ディレクトリ２３９、フラグ２４
０．メモリ部２４１で構成されるエントリは０行０列の
エントリであり、同様にディレクトリ２６０１フラグ２
６１、メモリ部２６２はｎ行１列のエントリである。

フラグＦＯ−Ｆ３は各エントリがバッファメモリとして
有効なものであるか否かを示すもので、このフラグが“
１”の時、そのエントリはバッファメモリとして有効な
ものであり、正しく対応する主記憶装置１の写しとなっ
ている。２５６は各行に対応したバッファメモリの置換
制−を行うポインタである。簡単のため最初にバッファ
メモリ部２０８内に書き込、まれたものから順次必要に
応じて置換えることにする。このポインタ２５６は次に
書き込まれるエントリが、その行の中の第何列であるか
を示しており、書き込み毎に次の列゛を示すように変更
される。このポインタ２５６の変更を行うのが回ｆｓ２
２２である。回路２２２については第５図にて説明する
。２１１〜２１４は各列毎に設けられた比較器で、各列
のエントリから読み出されたディレクトリ（Ｄｏ　−０
３）とアドレスレジスタ２００の情報２０１の対応する
ビット毎を比較して、必要な情報がバッファメモリ部２
０ｇ内に存在するか否かを判定する。２１５〜２１９は
ＡＮＤゲート、２２０はＯＲゲート、２２１はインバー
タである。メモリ部（ＭＯ−Ｍ３　）は各エントリ毎に
連続した４Ｒ長で構成される。即ち、この実施例では主
記憶装置１は４１Ｎ毎のブロック単位にバッファメモリ
のメモリ部（ＭＯ〜Ｍ３）が対応づけられている。

この４！ＩＩはアドレスレジスタ２０Ｇの下位２ピツト
（２０３）の内容によって選択される。例えば、アドレ
スレジスタ２００の他の部分２０１．２０２によって第
Ｏ行Ｏ列目が選択されていて、２０２の内容が“ＯＯ”
であれば２５１のデータ、“０１′′であれば２５２デ
ータ、“１０”ならば２５３のデータ、“１１″ならば
２５４のデータ、という具合にエントリ内のメモリを選
択する。比較器２１１〜２１４におけるディレクトリの
比較によって、主記憶装置１のアクセスがバッファメモ
リに対して代行できることが判明すると、対応する比較
器２１１〜２１４のいずれかの出力（２６３〜２６６の
いずれが）が１”となり、有効性を示す７ラグＦＯ〜Ｆ
３の内容（２２３〜２２６）によって、ＡＮＤゲート（
２１５〜２１８）で判定が行われる。信号９２６７〜２
７Ｇには対応する列のエントリが主記憶装置１の目的番
地を含んでいる時“１”となる。ＯＲゲート２２０は信
号線２６７〜２７０のＯＲ機能によって、バッファメモ
リ５の使用の可否を判定し、演算制御装置２の制御部３
に対し、信号線２３８によって制御Ｉ倍信号転送する。

２０９はデータセレクタであり、信号線２６１〜２１０
によっていずれの列から情報を読み出すかをデコーダ２
１０で判定し、バッフ７メモリ部の出力２３１〜２３４
の中から必要な情報を選択し、出力２５８によって処理
＠１内の情報を要求している部分へ供給する。

上記バッファメモリの構成に、本発明では更にセレクタ
２０３とフラグ２５５が設けられている。セレクタ２０
３はアドレスレジスタ２００の情報２０２．１９９と第
３図で示した命令レジスタの番地部Ｙの情報（１０３）
が入力され、第３図の信号線１０５の信号によっていず
れか一方が選択出力される。また、フラグ２５５はポイ
ンタ２５６と同様に各行に対応して設けられている。

次に、上記部分の動作を説明する。なお説明を簡単にす
るため、実施例では第３列のバッファメモリエントリ（
Ｏ行３列〜ｎ行３列）を対象として特定使用できるもの
とする。これは命令レジスタ１０ＧのピットＭの出力で
ある信号線１０５によって命令が第３列のバッファメモ
リエントリを特定使用することが知らされると、セレク
タ２０３は命令レジスタ１００の番地部Ｙの出力である
信号線１゜３上のデータを選択出力し、信号線２０７を
介してバッフ７メモリ部２０８の行選択を行う。この時
、番地部Ｙの下位ビットによって、エントリ内の４語の
中の任意のデータが指定される。こうして指定されたデ
ータは処理装胃内の汎用レジスタとな　（ることを意味
し、この事を表示するために対応ず　′トる行の特定フ
ラグ２５５に“１°′を―き込む。即ら、各行の７ラグ
２５５は、その行の第３列がバッファメモリとして使用
されている時“０°′であり、特定使用されている時は
“１”である。この特定フラグ・２５５はバッファメモ
リの置換計算及びバッフ１メｔりの有効性の判定などに
使用される。バッフ７メモリのディレクトリ比較に際し
、比較器２１４′？Ｓ一致が検出されＡＮＤゲート２１
８を介して信７　何輪２７Ｇに論理“１″の信号が出力
されたとしても、選択された行の特定フラグ２５５が“
１”であると、その出力２３５はインバータ２２１によ
って反転され、ＡＮＤゲート２１９によってディレクト
リ比較結束である信号線２１０の信号出力を禁止して、
信＠＠２５７を論理゛″Ｏ”に保ち、バッファメモリと
しての機能を禁止する。

一方、ｌｌ置換計算回路２２２によって行われるが、こ
の回路２２２の構成は第５図に示している。３００は２
ビツトの加算器である。、１５図において、３０１　、
３０２はＡＮＤゲート、３０３はＯＲゲート、３０４　
、３０５　、３０６はインバータである。信号Ｉ２３７
の出力は２ピツチとポインタ２５６に出力される。

ポインタ２５６はバッフ７メモリ部２０８にデータの書
き込みが行われる毎に、次のバッフ７メモリへの書き込
み動作が発生した峙には■き込みを行う列を指定する。

このポインタはバッファメモリへの書き込み時に対応す
る列の置換フラグ領域（第４図の２５５）に書き込まれ
る。対応する行の第３列のエントリがバッファメモリと
して使用されている時は、信号１１Ａ２３５が論理１４
０　ＩＩであるから、ＡＮＤゲート３０２の出力３０８
は論理“０°′となり、ＯＲゲート３０３の出力３０９
は論理“１″となる。

従って信号線２３７情報は加算器３０Ｇへの入力２３６
Ｍ、Ｌ）に“０１”を加えた値となり、ポインタ２５６
の番地情報０．１．２．３．０．１．・・・・・・と順
次更新されて行く。もし、第３列が特定使用されている
時は、信号線２３５が論理“１゛となりＡＮＤゲート３
０２、ＯＲゲート３０３の出力はＡＮＤゲート３０１の
出力に依存することになる。ＡＮＤゲート３０１の出力
３０７は、その入力が“”　１１　”、即ちバッフ７メ
モリの置換ポインタの信号線２３６が’１０”の時１１
１　ＩＩとなる。信号線３０１が゛１°′になるとＡＮ
Ｄゲート３０２の出力３０８が１″、ＯＲゲート３０３
の出力３０９が“Ｏ”となる。従って信号線２３６が“
１０゛′の時、加算器３００の出力信号線２３７は“０
０”となり、その結果第３列（“１１”）にはバッファ
メモリとしてのデータの書き込みは起らない。更に、信
号線２３６が″１０″以外の時には信号線３０７が“Ｏ
”となって信号＠３０８．３０９には０１”を出力し、
その結果加ＩＦ　Ｎ　３０Ｇの出力は１ずつ増加するこ
とになり結果的に置換ポインタは０，１．２．０．１．
２゜・・・・・−と順次変化してゆく。

以上の実施例ではバッフ７メモリの最も簡単な方式を具
体例として説明したが、バッファメモリの構成や置換方
式の種々のものに対して本発明は適用することができる
。

［発明の効果］ よって、本発明によればバッファメモリの一部をプログ
ラマブル汎用高速レジスタとして使用できるため、数百
〜数千の演算の途中結果は主記憶装置を使用しないで、
バッファメモリを用いて動作するようにプログラムを作
成することができ、プログラム作成を充分前−すること
によって実行時間を著しく短縮することができる。

【図面の簡単な説明】

図は本発明を示すもので、第１図は全体の構成を示すブ
ロック図、第２図は命令構成を示す図、第３図は命令デ
コーダの構成を示すブロック図、第４図はバッファメモ
リの構成を示すブロック図、第５図は＠換制御回路の構
成を示すブロック図である。 ２０Ｇ・・・アドレスレジスタ ２０３．２０９・・・セレクタ ー２０８・・・バッファメモリ部 ２１１〜２１４・・・比較器 ２１５〜２１９．３０２．３０３−・・ＡＮＤゲート２
２Ｇ　、３０３・・・ＯＲゲート

Claims (1)

【特許請求の範囲】
1. 主記憶＠−の写しを保持する高速パンツアメ干りを備え
   た情報処理装置において、上記高速バッフ７メｔりの任
   意のエントリーを指定する手段と、この手段で指定され
   たエントリーに対しＩ＠の読み−きを行う手段と、上記
   指定されたエントリーがバッファメモリ本来の目的であ
   る上記主記憶装置の写しとしての機能以外の目的で使用
   されていることを表示する手段とを具備し、上記高速バ
   ッファメモリの少くとも一部をプログラマブル汎用高速
   レジスタとして使用できるようにじたことを特徴とする
   情報処理＠１１゜