- / , . ; Изобретение относитс к вычислительной технике и может быть.использовано в центральных процессорах ЭВМ высокой производительности. Введение буферных пам тей большог объема в состав центральных процессоров вл етс известным способом по вышени быстродействи вычислительно машины в целом. 5уферна пам ть обыч но недоступна программисту и .управл етс на динамической основе. Параллельно с выполнением вычисЛений производитс подкачка информации из оперативной пам ти в буферную с некоторой избыточностью, что обеспечивает высокую веро тность использовани ; информации, размещенной в буферной пам ти. Кроме того, при дбьтаточно большом объеме буферной пам ти циклические программы могут размещатьс в ней целиком, что приводит к работе процессора исключительно с буферной пам тью, котора обладает быстродействием на пор док большим, чем оперативна пам ть. Все это обес печиваёт необходимый положительный эффект. Известно устройство, содержащее буферную пам ть, логически разделенную на 6 равных секторов, а каждый сектор т на 16 блоков, и адресную. Пам ть, с помощью которой устанавливаетс соотвефетвие между расположёнием идентичной информации в оперативной и буферной пам т х, соединенHbie между собой определенным образом, причем адресна пам ть включает множествр регистров сегмента-страницы дл хранени адресов сегментов и страниц, секторы которых размещены в буферной пам ти, множество регистров сектора, каждый из которых соответствует определенному сектору буферной пам ти и содержит номер сектора в странице дл .хранимой информации, множество узлов св зи, с помощью которых устанавливаетс , с каким из регистров сегмента-страницы св зан каждый регистр сектора, входной регистр испблнительного адреса, вход которого соединен с адресным входом устройства, причем исполнительный адрес разделен на логические пол , означающие номер сегмента, номер страницы в сегменте, номер сектора в странице, номер блока в секторе и номер байта в блоке, мt oж6cтвp узлов сравнени , с помощью которых происходит сравнение полей исполнительного адреса на входном регистре, озн чающих номера сегмента, страницы и сектора, b регистрами сегмента-страницы и сектора, шифратор, входы кот рого соединены с выходами узлов сра нени с целью выработки адреса, требуемой информации по буферной пам ти , ноЛество индикаторов значимости по одному на каждый блок буферной пам индикаторный узел,, соединенный :с. выходами узлов сравнени и индикаторов значимости,предназначенный дл определени есть ли требуема инфор маци в буферной пам ти, и узел упра лений последовательностью замещени секторов 1. Упом нутое устройство обеспечивае активную работу процессора с буферно пам тью, что значительно .повышает быстродействие всей машины. Однако, как было отмечено, буферна пам ть, недоступна программисту в отличие от оперативной пам ти. Воз никают си туации, когда информаци измен етс в тех секторах оперативно , которые также размещены в бу ферной пам ти/ например при вводе информации из внешних устройств в оперативную пам ть, . В таких случа х адрес измен емого участка пам ти поступает на входной адресный регистр устройства и нова информаци вводитс также и в буферн Пам ть, Кроме того,измен ютс Шйнй обнулени индикаторов значймЬстй, с помощью которых происходит полное обнуление буферной пам ти. Зан тие буферной пам ти на врем ввода йнЬормации с внешних устройств вл етс недостатком данного устройства , так как обращени к буферной пам ти процессора в этих случа х блокируетс , что снижает общее быстродействие вычислительной машины. Наиболее близким по технической сущности к предлагаемому вл етс устройство дл частичного обнулени буферной пам ти содержащее буферную пам ть, информационные вход и выход которой соединены соответстйеннб с информационнь1ми и выходом устройства, регистр сегмента, вход которого, соединен с первым адресным входом устройства, сумматор, первый вход которого соединен с выходом регистра сегмента, а второй вход со вторым адресным входом устройства , npirteM лишь с той его частью, KOTOpafe ознйчает номер страницы, первь1Й узел коммутаций, пёрвьй вход которого соединен с выходом сумматора , а второй - с третьим адресным входом устройства, означающим номер страницы, данные которой необходимо обнулить в буферной паМ ти, адресную пам ть, чейки которой сгруппированы в таблицу, содержащую строки и столб цы, а чейка адресной пам ти хранит номер страницы, к которой принадлежат соответствуквдие данные в буферной пам ти, узел сравнени ,первый вход которого св зан с выходом первого узлй коммутации, который также соединен со входом записи адресной пам ти, две пам ти - битов значимости и указателей блока замещени , количество чеек которых соответствует количеству строк адресной пам ти ,причем чейка пам ти битов з ачимостихранит биты,равные единице,в позици х,соответствующих значимымадресам в строке адресной пам ти,а чейка пам ти указателей блока замеще ни хранит позицию адреса в строке с1йресной пам ти,котора будет измен тьс при очередном замещений информации в соответствующей строке буферной пам ти,регистр задержки,вход которого также соединен со вторым адресным входом устройства,счетчик обнулени ,второй узел коммутации,первый вход которого соединен с выходом регистра задержки,второй вход - с выходом счетчика обнулени , а выход- с адресными входами адресной пам ти,пам ти битов значимости и пам ти указателей блока замещени ,первый узел управлени , выход которого соединен с информационным входом пам ти битов значимости, второй узел управлени , выход которого соединен информационным входом пам ти указателей блока замещени , узел сборки, шифратор, третий узел коммутации, причем выход узла:сравнени соединен со входом шифратора , первьом входом первого узла управлени и входом узла сборки, выход которого соединен с индикаторным выходом устройства и управл ющим входшл третьего узла коммутации, узел управлени . корректором, первый вход которого соединен с выходом пам ти битов значимости, который также соединен со вторым входом первого узла управлени и управл ющим входом узла сравнени корректор, пёрвьай вход которого соединен с выходом узла управлени и с выходом пам ти указателей блока замещени , который соединен также со вторыми входами узла управлени корректором и второго узла управлени , дешифратор, вход которого соединен с выходом корректора , .который соединен также со вторым входом третьёг о узла коммутации, а выход - с третьим входом первого узла управлени и управл ющим входом адресной пам ти, регистр адреса, первый вход которого соединен с выходом третьего узла коммутации, второй вход - с выходом .регистра задержки, а выход с адресным входом буферной пам ти, кроме того., вход полного обнулени устройства соединен с первыми управл ющими входами второго узла коммутации, счетчика обнулени , второго узла управлени и с четвертым входом первого узла управлени , а ёход частичного обнулени устройства соединён со вторфлми управл ющими входами первого узла коммутации, вто рого узла коммутации, счетчика обнулени и п тым входом первого узла управлени 2. Устройство предусматривает выполнение процессором двух специальных команд: Обнулить сегмент .и Обн лить страницу. , По команде Обнули сегмент в устройство поступает специальный сигнал,который подключае к адресной шине пам ти индикаторов значимости счетчик j значение которбго измен етс от нул до максимального , С каждым шагом изменени счетчика устанавливаютс в нуль индикато значимости соответствующей строки адресной пам ти до тех пор, пока все индикаторы не обнул тс . По команде Обнулить страницу в устройство поступает другой сигнал, который так же запускает счетчик дл адресации пам ти индикаторов значимости и адре ной пам ти. Кроме того, к узлу сравнени подключаетс шина, по которой поступает номер обнул емой страницы. Сравнение с адресами, считанными из адресной пам ти, вызывает запись нулей в соответствующие разр ды пам ти индикаторов значимости. После сравнени со всеми адресами, хран щимис в адресной пам ти, индикаторы значимости блоков обнул емой страницы ока зываютс в О, В. известном устройстве частичное обнуление вл етс относительно короткой операцией, после которой процессор вновь получает доступ к буферной пам ти, причем вление несоответстви между информацией хранимой в оперативной и буферной пам т х , не имеет места. Упом нутое устройство обладает следующей особенностью. Единицей пам ти, котора подлежит . обнулению, вл етс страница фиксированного размера. Как известно, программы в оперативной пам ти размещаютс вплотную друг к другу (это св зано с экономией пам ти), а разме их вл етс величиной случайной. Вво информации также .осуществл етс массивами переменной длины. Поэтому обнуление страницы в буферной пам ти не св зано с полным изменением всей страницы в оперативной пам ти. Недостатком упом нутого устройств заключаетс в избыточном обнулении б ферной пам ти,а также в последовател ном характере обнулени буферной пам ти, св зан с последовательным считыванием всех чеек адресной пам ти. Все это снижает общее быстро действие вычислительной машины. Цель изобретени - повышение быстродействи вычислительной систем на основе уменьшени избыточности части 1ЙОго обнулени буферной пам ти, уменБшейй врёмёнй ч астйчного обнулени , сокращени объема пам ти, Поставленна цель достигаетс тем, что в устройстве, содержащем пам ть битов значимости, адресную пам ть, регистр адреса, Шифратор, блок сборки , причем вход пам ти битов значимости и первый вход буферной пам ти соединены с выходом регистра адреса, второй вход буферной пам ти вл етс информационным входом устройства а выход буферной пам ти вл етс йнформационным выходом устройства, выход пам ти битов значимости вл етс г первым индикаторным вьссодЬм устройства , выход блока сборки вл етс вторым индикатЬрньм выходом устройства , выход шифратора подключен к первому входу регистра адреса, второй .вход которого соединен с первым выходом адресной пам ти, первый вход, адресной пам ти вл етс индексным входом устройства, второй вход адресной пам ти вл етс базовым входом устройства, в него введена группа элемейтов И, группа регистров значимой и , дешифратор, счетчик сектора замещени , регистр.заполненности и блок коммутации, при этом-вторые выходы адресной пай ти соединены соответственно с первымивходами регистров значимости группы и первыми входами , элементов И группы, третьи, выходы адресной, пам ти подключены ко вторым входам элементов И группы, вторые входы регистров значимости группы соединены со входом Полное обнуление устройства, третьи входы регистров значимости группы соединены со входом Част чное обнуление устройства, а четвертые входы регистров значимости группы и группа входов адресной пам ти подключены к выходам дешифратора, вход которого соединен с выходом счетчика, замещени , первый вход которого соединен со вторым индикаторным выходом устройства., выходы . элементов игруппы соединены со входами шифратора и входами блОка сборки, при этом адресна пам ть содержит входной регистр индекса, входной регистр базы группу регистров индекса, группу регистров базы, группу блоков сравнени индекса и группу блоков сравнени бaзы причем вход входного регистра индекса вл етс первым входом адресной пам ти, а выход входного регистра индекса соединен с первыми входами регистров группы ин;;екса, с первыми входами блоков сравнени индексов группы и вл етс первым выходом алресио$1 пам ти, выход каадого регист ра индекса соединен со вторым входом соответствующего блока срйВнени индексов группы, а выхода блОков сравнени индексов группы вл ют с третьими выходами адресной пам ти вход входного регистра базы соединен со вторым входом адресной пам ти, а выход входного регистра базы соедине ;с первыми входами .регистров базы группы и первыми входами блоков срав нени базы группы, выход каждого регистра базы труппы с6единейе) . входом соответствующего блока сравн нй базы труппы, выходы блоков сравнени базы группы вл ютс вторыми входами адресной пам ти, а вторые входы регистров базы группы подключены -ко втором входам соответ ствующих регистров индекса группы и вл ютс группой входов адресной пам ти. Кроме того-выходы регистров значимости группы подключены ко входам регистра заполненности, первы входам блока Коммутации и третьим входам элементов И группы, выход регистра заполненности соединен со вто рьом входом счетчика сектора зан тост а выход блока коммутации соедийен с третьим входом счетчика се.ктора за н тости, выходкоторого подключен ко второму входу блока коммутации. Нафиг.1 представлена схемаустро ства дл частичного обнулени пам ти на фиг.2 -.схема, по сн юща работу устгройства; на фиг.З - один из индикаторов зна.чимости. Схема устройства содержит буферную пам ть .1, пам ть 2 битов значимости , адресную пам ть 3, регистр 4 адреса, шифратор 5, блок б сборки, входной регистр 7 индекса, входной регистр 8 базы, регистры 9,1-ап индекса , группу блоков 10.1-10.П сравнени индекса,регистры ll.l-ll.n /базы, группу блоков 12.1-12,п сравнени баз, блоки 13,1-13.п совйадени ( группа элементов И) , индикаторы 14.1-14.п значимости {группа регистг ров значимости), индикатор (регистр) 15 заполнени , блок 16 коммутаци , указатель (счетчик) 17 сектора замещени , дешифратор 18, индексный вход 19, базовый вход 20, вход 21 по ного обнулени буферной пам ти, вход 22 частичного обнулени пам ти йнформадионньгй вход 23, первый индикаторный выход 24, информационный выход 25, второй индикаторный выход ,26, В docTas индикатора значимости ВХОДЯТ триггер 27, схема ИЛИ - 28, с.хема И - 29, первый вход 30, и торой вход 31, третий вход 32, четвертый вход 33, выход 34, Устройство дл частичного обнулени буферной пам ти работает следую ,щим образом. Программы использовател и операционнрй системы представл ю собой совокупность процедур, кажда из которых обладает свойством повторной нходимости. Доступ к командам и данным процедур осуществл етс через таблицы управл ющих слов - дескрипторов , каждое из которых описывает некоторую логическую область пам ти произвольной длины. В общей случае дескриптор содержит базу - адрес начала массива некоторой процедуры и количество - величину, определ ющую размер массива. Доспут к слову, расположенному внутри массива, осуществл етс путем индексировани соответствующего дескриптора. Сущность этой операции состоит в следующем. . ... Команды считывани , записи и ветвлени влючают в себ информациюо расположении дескриптора и смещении относительно базы -индекс.Из дескриптора выдел етс база и суммируетс с индексом. Полученный таким образом исполнительный адрес идентифицирует расположение требуемого слова в оперативной пам ти. Операционна система осуществл ет динамическое распределение основной пам ти дл объектных сегментов и массивов данных переменных размеров по мере обращени к ним во врем выполнени программы. Так как объектные сегменты одного вычислительного процесса не об зательно должны располагатьс в пам ти последовательно один за другим, пам ть распредел ет-, с с максимальной плотностью. Така стратеги размещени сегментов в оперативной пам ти позвол ет при вводе нового сегмента разместить его на место сегмента приблизительно такого же размера,как и вновь вводимый. . Работа устройства рассматриваетс на примере применени его, в процессоре многопроцессорной вычислительной системы. Буферна пам ть 1, вход ща в состав устройства, вл етс пам тью секторного типа и содержит 32 сектора по 16 64-разр дных слов. Каждый сегмент оперативной пам ти логически раздел етс на секторе из 16 слов. Последние секторы могут быть неполными.. Лобой сектор оперативней Пс1м ти может быть размещен в лЛэбем секторе буферной пам ти 1. Соответствие ме эду секторами информации по оперативной и буферной пам т м устанавливаетс с помощью адресной пам ти 3, котора представл ет собой пам ть ассоциативного типа. Ячейки адресной пам ти 3 объединены в пары база-индекс так, что кажда чейка хранит пс норазр дную базу сегмента, информаци которого размещена в соответствующем секторе буферной пам ти, и индекс - нсмер сектора в сегменте. Базы хран тс в регистрах 11.1-11.п базы, а индексы В регистрах индекса 9.1-9,п. Особенность адресной пам ти, построенной таким образом, состоит в том, что кажда чейка ее определ ет логическую принадлежность инфoEмaцииJ хранимой в соответствующем секторе буферной пам ти, к некоторой программе, причем номер этой программы по таблице дескрипторов фактически соответствует имени программы. Кроме того, просмотр всех чеек адресной пам ти происходит одновременно, т.е. за один просмотр можно определить все секторы буферной пам ти, в которых хранитс информаци , принадлежаща к некоторой программе.
Подкачка информации из оперативной .пам ти в буферную производитс блоками по четыре слова. Наличие ; требуемой, информации в буферной пам ти 1 определ етс индикаторами 14.1-14.п значимости и пам тью 2 битов значимости-. Единица в индикаторе значимости означает, что.соответствующий сектор буферной пам ти 1 вьщелен под размещение в нем информации программы,база которой записана в соотве1гствующем регистре базы, а индекс сектора этой информации - в регистре индекса (см.фиг.2 Пам ть 2 битов значимости вл етс пр моадресуемой, количество ее чеек равно количеству секторов буферной пам ти 1. Кажда - чейка пам ти 2 битов значимости хранит четыре бита, .позиции которых соответ-г ствуют номерам блоков в секторе, а содержимое характеризует зан тость или свободность блока.,
Запрос в буферную пам ть 1 поступает через .индексный 19 и базовый 20 входы устройства на входные регистры индекса 7 и базы 8 в виде базы сегмен та, где расположено требуемое слово,и индекса, т.е. номера слова в сегмент Информаци хранитс на входных регистрах 7 и 8 до тех пор, пока не возбудитс первый индикаторный выход 24, что означает конец обслуживани запроса. Содержимое регистров 7 и 8 сравниваетс с содержимым регистров индекса 9.1-9.п и регистров базы 11.1-11.п на блоках lO.l.-lO.n и 12.1-12.п сравнени соответственно. Выходы блоков Ю. 1-10.П и 12.1-12.п сравнени поступают соответственно н пёрвьзе и. вторые входы блоков 13.113 .П совпадени . Блок совпадени сработает, если произойдет сравнение .ёходных регистров индекса 7 и базы 8 с соответствующей парой база-индекс .адресной пам ти 3, и кроме того, соответствукщий индикатор значимости установлен в . Выходы блоков совпадени 13.1-13.п поступают на блок б сборки, выход которого соединен со вторым индикаторным выходом 26 устройства и указателем 17 сектор
замещени . Единица на втором-индикаторном выходе 26 означает, что в буферной пам ти сектор с требуемым словом размещен в секторе, номер которого формируетс на выходе шифратора 5. К номеру сектора добавл ютс младшие разр ды входного регистра индекса 7, и полученный такимобразом адрес поступаетнй регистр адреса 4. Далее по этому адресу выполн етс операци , дл которой был выдан запрос. Из пам ти 2 битов значимости считываетс соответствующий бит. Еил он равен единице, производитс запись кода с информационного входа 23 в буферную пам ть 1 при операции записи, или считывание слова из буферной пам ти 1 на информационный выход 25 при операции считывани . Если первйй индикатбрный выход 24 равен нулю, то центральный процессор формирует запрос в оперативную пам ть, после чего считанный блок из четырех слов записываетс через информационный вход 23 в буферную пам ть 1 по адресу, определ емому регистром адреса 4, а в соответствующий разр д пам ти битов значимости записываетс . Далее возбуждаетс первый индикаторный .выход 24 и операци производитс упом нутым выше образом.