KR20130105253A - 메모리 모듈 - Google Patents

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KR20130105253A
KR20130105253A KR1020120103735A KR20120103735A KR20130105253A KR 20130105253 A KR20130105253 A KR 20130105253A KR 1020120103735 A KR1020120103735 A KR 1020120103735A KR 20120103735 A KR20120103735 A KR 20120103735A KR 20130105253 A KR20130105253 A KR 20130105253A
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Abstract

메모리 모듈은 적어도 하나의 커맨드/어드레스 레지스터, 복수의 메모리 장치들 및 적어도 하나의 모듈 저항부를 포함한다. 상기 적어도 하나의 커맨드/어드레스 레지스터는 제1 방향의 제1 및 제2 에지부들 사이에서 상기 제1 방향과 수직인 제2 방향을 따라 연장되는 회로 기판의 중심 부분에 배치된다. 상기 복수의 메모리 장치들은 상기 적어도 하나의 커맨드/어드레스 레지스터와 상기 제1 및 제2 에지부들 사이에서 복수의 행들로 배치된다. 상기 적어도 하나의 모듈 저항부는 상기 복수의 행들로 배치되는 복수의 메모리 장치들이 상기 적어도 하나의 커맨드/어드레스 레지스터로부터 커맨드/어드레스 신호를 수신하는 복수의 커맨드/어드레스 전송선들이 공통으로 종단된다.

Description

메모리 모듈{Memory module}
본 발명은 메모리 분야에 관한 것으로, 보다 상세하게는 메모리 모듈에 관한 것이다.
반도체 장치가 점차 소형화, 고속화 및 고집적화함에 따라 하나의 메모리 모듈에 탑재되는 메모리 부품, 즉 메모리 칩들(또는 메모리 장치들)의 개수가 증가함으로써 상기 메모리 모듈의 시스템의 구성이 복잡해지고 있다.
고속 통신을 수행하는 반도체 장치에서, 메모리 장치와 같은 집적 회로의 동작 주파수들은 점차 증가하고 있으며, 이러한 고주파수 신호들은 집적 회로들 사이에서 비슷한 주파수로 신호들을 송신하도록 설계된다.
집적 회로들 사이에서 전송선로를 통해 고주파수로 데이터를 송수신하는 경우, 상기 데이터를 송수신하는 부품들과 전송선로간의 임피던스 부정합으로 인한 신호 반사 및 간섭효과들이 일어나 메모리 모듈에서 신호 무결성이 영향을 받게 된다.
본 발명의 일 목적은 신호 무결성을 향상시키면서 점유 면적을 감소시킬 수 있는 메모리 모듈을 제공하는데 있다.
본 발명의 다른 목적은 신호 무결성을 향상시키면서 외부 데미지를 감소시킬 수 있는 메모리 모듈을 제공하는데 있다.
상기 일 목적을 달성하기 위하여 본 발명의 일 실시예에 따른 메모리 모듈은 적어도 하나의 커맨드/어드레스 레지스터, 복수의 메모리 장치들 및 적어도 하나의 모듈 저항부를 포함한다. 상기 적어도 하나의 커맨드/어드레스 레지스터는 제1 방향의 제1 및 제2 에지부들 사이에서 상기 제1 방향과 수직인 제2 방향을 따라 연장되는 회로 기판의 중심 부분에 배치된다. 상기 복수의 메모리 장치들은 상기 적어도 하나의 커맨드/어드레스 레지스터와 상기 제1 및 제2 에지부들 사이에서 복수의 행들로 배치된다. 상기 적어도 하나의 모듈 저항부는 상기 복수의 행들로 배치되는 복수의 메모리 장치들이 상기 적어도 하나의 커맨드/어드레스 레지스터로부터 커맨드/어드레스 신호를 수신하는 복수의 커맨드/어드레스 전송선들이 공통으로 종단된다.
실시예에 있어서, 상기 적어도 하나의 모듈 저항부는 상기 복수의 메모리 장치들 중 상기 커맨드/어드레스 레지스터와 제1 에지부 사이에 배치되는 제1 메모리 장치들이 상기 커맨드/어드레스 신호를 수신하는 제1 커맨드 전송선들이 공통으로 종단되며 상기 제1 에지부에 배치되는 제1 모듈 저항부; 및 상기 복수의 메모리 장치들 중 상기 커맨드/어드레스 레지스터와 제2 에지부 사이에 배치되는 제2 메모리 장치들이 상기 커맨드/어드레스 신호를 수신하는 제2 커맨드 전송선들이 공통으로 종단되며 상기 제2 에지부에 배치되는 제2 모듈 저항부를 포함할 수 있다.
상기 제1 모듈 저항부 및 제2 모듈 저항부는 각각 전원 전압과 종단 저항을 포함하고, 상기 종단 저항의 저항값은 상기 복수의 행으로 배치되는 메모리 장치들이 행 단위로 종단되는 경우의 저항값의 절반일 수 있다.
상기 적어도 하나의 커맨드 어드레스 레지스터는 제1 커맨드/어드레스 레지스터 및 제2 커맨드/어드레스 레지스터를 포함하고, 상기 제1 커맨드/어드레스 레지스터는 상기 제1 커맨드/어드레스 전송선들을 통하여 상기 제1 메모리 장치들에 상기 커맨드/어드레스 신호를 전송하고, 상기 제2 커맨드/어드레스 레지스터는 상기 제2 커맨드/어드레스 전송선들을 통하여 상기 제2 메모리 장치들에 상기 커맨드/어드레스 신호를 전송할 수 있다.
실시예에 있어서, 상기 적어도 하나의 커맨드/어드레스 레지스터는 상기 복수의 메모리 장치들에 플라이-바이(fly-by) 링(ring) 토폴로지(topology)로 연결될 수 있다.
실시예에 있어서, 상기 적어도 하나의 커맨드/어드레스 레지스터는 상기 커맨드/어드레스 전송선들을 통하여 상기 복수의 메모리 장치들에 플라이-바이(fly-by) 데이지-체인(daisy chain) 토폴로지(topology)로 연결되고, 상기 적어도 하나의 모듈 저항부는 상기 제1 에지부에 배치되어 상기 커맨드/어드레스 전송선들을 종단시킬 수 있다.
상기 적어도 하나의 모듈 저항부는 전원 전압과 종단 저항을 포함하고, 상기 종단 저항의 저항값은 상기 복수의 행으로 배치되는 메모리 장치들이 행단위로 종단되는 경우의 저항값의 절반일 수 있다.
실시예에 있어서, 상기 적어도 하나의 커맨드/어드레스 레지스터는 어드밴스드(advanced) 메모리 버퍼이고 상기 어드밴스드 메모리 버퍼는 패킷을 수신하여 상기 커맨드/어드레스 신호를 상기 복수의 메모리 장치들에 전송할 수 있다.
실시예에 있어서, 상기 적어도 하나의 커맨드/어드레스 레지스터는 버퍼일 수 있다.
실시예에 있어서, 상기 복수의 메모리 장치들은 동일 랭크에 속할 수 있다.
실시예에 있어서, 상기 복수의 메모리 장치들은 각각 상응하는 데이터 전송선을 통하여 데이터를 수신하고, 상기 복수의 메모리 장치들은 각각 상기 상응하는 데이터 전송선에 온-다이 터미네이션 저항을 제공하는 온-다이 터미네이션 회로를 포함할 수 있다.
실시예에 있어서, 상기 적어도 하나의 커맨드/어드레스 레지스터는 상기 커맨드/어드레스 신호 중 커맨드 신호와 어드레스 신호를 서로 개별적인 커맨드 전송선들과 어드레스 전송선들을 통하여 상기 복수의 메모리 장치들에 전송하고, 상기 커맨드 전송선들은 제1 모듈 저항부에 종단되고, 상기 어드레스 전송선들은 상기 제1 모듈 저항부와는 다른 제2 모듈 저항부에 종단될 수 있다.
상기 제1 모듈 저항부 및 제2 모듈 저항부는 각각 전원 전압과 종단 저항을 포함하고, 상기 종단 저항의 저항값은 상기 복수의 행으로 배치되는 메모리 장치들이 각 행마다 종단되는 경우의 저항값의 절반일 수 있다.
실시예에 있어서, 상기 적어도 하나의 커맨드/어드레스 레지스터는 상기 커맨드/어드레스 신호 중 커맨드 신호와 어드레스 신호를 서로 개별적인 커맨드 전송선들과 어드레스 전송선들을 통하여 상기 복수의 메모리 장치들에 전송하고, 상기 커맨드 전송선들은 제1 모듈 저항부에 종단되고, 상기 어드레스 전송선들은 행별로 상기 제1 모듈 저항부와는 다른 제2 모듈 저항부에 연결될 수 있다.
상기 제1 모듈 저항부 및 제2 모듈 저항부들은 각각 전원 전압과 종단 저항을 포함하고, 상기 제1 종단 저항부의 제1 종단 저항의 제1 저항값은 상기 제2 모듈 저항부의 제2 종단 저항의 제2 저항값의 절반일 수 있다.
본 발명의 일 실시예에 따른 메모리 모듈은 복수의 메모리 장치들 및 적어도 하나의 모듈 저항부를 포함한다. 상기 복수의 메모리 장치들은 제1 방향의 제1 및 제2 에지부들 사이에서 상기 제1 방향과 수직인 제2 방향을 따라 연장되는 회로 기판에 상기 제2 방향을 따라 복수의 행들로 배치된다. 상기 적어도 하나의 모듈 저항부는 상기 복수의 메모리 장치들에 상기 행 단위로 커맨드/어드레스 신호를 제공하는 복수의 커맨드/어드레스 전송선들을 공통으로 종단시킨다.
실시예에 있어서, 상기 복수의 커맨드/어드레스 전송선들은 상기 복수의 메모리 장치들에 플라이-바이 데이지 체인 토폴로지로 연결될 수 있다.
상기 적어도 하나의 모듈 저항부는 상기 제1 에지부에 배치될 수 있다.
실시예에 있어서, 상기 복수의 메모리 장치들은 제1 변과 상기 제1 변에 수직이며 상기 제1 변보다 긴 제2 변을 가지는 직사각형 형태의 동일한 타입이며, 상기 복수의 메모리 장치들 중 상기 제1 에지부에 인접한 제1 메모리 장치들은 상기 제2 변이 상기 제2 방향과 평행하게 배치되고, 상기 복수의 메모리 장치들 중 상기 제1 메모리 장치들을 제외한 나머지 제2 메모리 장치들은 상기 제1 변과 상기 제2 변들이 교대로 연속하여 배열되고, 상기 복수의 행들은 서로 다른 길이의 변들로 배열되며, 상기 적어도 하나의 모듈 저항부는 상기 제1 메모리 장치들 사이에 배치될 수 있다.
본 발명의 일 실시예에 따른 메모리 모듈은 적어도 하나의 커맨드/어드레스 레지스터, 복수의 메모리 장치들 및 적어도 하나의 모듈 저항부를 포함한다. 상기 적어도 하나의 커맨드/레지스터는 제1 방향의 제1 및 제2 에지부들 사이에서 상기 제1 방향과 수직인 제2 방향을 따라 연장되는 회로 기판의 중심 부분에 배치된다. 상기 복수의 메모리 장치들은 상기 적어도 하나의 커맨드/어드레스 레지스터와 상기 제1 및 제2 에지부들 사이에서 상기 제2 방향을 따라 복수의 행으로 배치된다. 상기 적어도 하나의 모듈 저항부는 상기 복수의 메모리 장치들이 상기 적어도 하나의 커맨드/어드레스 레지스터로부터 커맨드/어드레스 신호를 수신하는 복수의 커맨드/어드레스 전송선들을 공통으로 종단시킨다. 상기 복수의 메모리 장치들은 상기 제1 방향에 평행한 제1 변과 상기 제1 변에 수직이며 상기 제1 변보다 긴 제2 변을 가지는 직사각형 형태의 동일한 타입이며, 상기 복수의 메모리 장치들은 상기 적어도 하나의 커맨드/어드레스 레지스터와 상기 제1 에지부 사이에 배치되는 제1 그룹의 메모리 장치들과 상기 적어도 하나의 커맨드/어드레스 레지스터와 상기 제2 에지부 사이에 배치되는 제2 그룹의 메모리 장치들을 포함하고, 상기 제1 그룹의 메모리 장치들 중 상기 제1 에지부에 인접한 제1 메모리 장치들은 상기 제2 변이 상기 제2 방향과 평행하게 배치되고, 상기 제1 그룹의 메모리 장치들 중 상기 제1 메모리 장치들을 제외한 나머지 제2 메모리 장치들은 상기 제1 변과 상기 제2 변들이 교대로 연속하여 배열되고, 상기 복수의 행들은 서로 다른 길이의 변들로 배열되며, 상기 제2 그룹의 메모리 장치들 중 상기 제2 에지부에 인접한 제3 메모리 장치들은 상기 제2 변이 상기 제2 방향과 평행하게 배치되고, 상기 제2 그룹의 메모리 장치들 중 상기 제3 메모리 장치들을 제외한 나머지 제4 메모리 장치들은 상기 제1 변과 상기 제2 변들이 교대로 연속하여 배열되고, 상기 복수의 행들은 서로 다른 길이의 변들로 배열된다. 상기 적어도 하나의 모듈 저항부는 상기 제1 메모리 장치들 사이에 배치되는 제1 모듈 저항부와 상기 제3 메모리 장치들 사이에 배치되는 제2 모듈 저항부를 포함한다.
실시예에 있어서, 상기 제1 모듈 저항부에는 상기 제1 그룹의 메모리 장치들에 상기 커맨드/어드레스 신호를 전송하는 제1 커맨드/어드레스 전송선들을 공통으로 연결되어 종단되고, 상기 제2 모듈 저항부는 상기 제2 그룹의 메모리 장치들에 상기 커맨드/어드레스 신호를 전송하는 제2 커맨드/어드레스 전송선들이 공통으로 연결되어 종단될 수 있다.
상기 제1 모듈 저항부 및 제2 모듈 저항부는 각각 전원 전압과 종단 저항을 포함하고, 상기 종단 저항의 저항값은 상기 복수의 행으로 배치되는 메모리 장치들이 각 행마다 종단되는 경우의 저항값의 절반일 수 있다.
본 발명의 일 실시예에 따른 메모리 모듈은 어도 하나의 커맨드/어드레스 레지스터, 복수의 메모리 장치들 및 적어도 하나의 모듈 저항부를 포함한다. 상기 적어도 하나의 커맨드/레지스터는 제1 방향의 제1 및 제2 에지부들 사이에서 상기 제1 방향과 수직인 제2 방향을 따라 연장되는 회로 기판의 중심 부분에 배치된다. 상기 복수의 메모리 장치들은 상기 적어도 하나의 커맨드/어드레스 레지스터와 상기 제1 및 제2 에지부들 사이에서 상기 제2 방향을 따라 복수의 행으로 배치된다. 상기 적어도 하나의 모듈 저항부는 상기 복수의 메모리 장치들이 상기 적어도 하나의 커맨드/어드레스 레지스터로부터 커맨드/어드레스 신호를 수신하는 복수의 커맨드/어드레스 전송선들을 공통으로 종단시킨다. 상기 복수의 메모리 장치들은 상기 제1 방향에 평행한 제1 변과 상기 제1 변에 수직이며 상기 제1 변보다 긴 제2 변을 가지는 직사각형 형태의 동일한 타입이며, 상기 복수의 메모리 장치들은 상기 적어도 하나의 커맨드/어드레스 레지스터와 상기 제1 에지부 사이에 배치되는 제1 그룹의 메모리 장치들과 상기 적어도 하나의 커맨드/어드레스 레지스터와 상기 제2 에지부 사이에 배치되는 제2 그룹의 메모리 장치들을 포함하고, 상기 제1 그룹의 메모리 장치들 중 상기 제1 에지부에 인접한 제1 메모리 장치들은 상기 제2 변이 상기 제2 방향과 평행하게 배치되고, 상기 제1 그룹의 메모리 장치들 중 상기 제1 메모리 장치들을 제외한 나머지 제2 메모리 장치들은 상기 제1 변과 상기 제2 변들이 교대로 연속하여 배열되고, 상기 복수의 행들은 서로 다른 길이의 변들로 배열되며, 상기 제2 그룹의 메모리 장치들 중 상기 제2 에지부에 인접한 제3 메모리 장치들은 상기 제2 변이 상기 제2 방향과 평행하게 배치되고, 상기 제2 그룹의 메모리 장치들 중 상기 제3 메모리 장치들을 제외한 나머지 제4 메모리 장치들은 상기 제1 변과 상기 제2 변들이 교대로 연속하여 배열되고, 상기 복수의 행들은 서로 다른 길이의 변들로 배열된다. 상기 적어도 하나의 모듈 저항부는 상기 제1 메모리 장치들 중 상기 제2 방향의 에지부에 배치되는 모듈 탭과 상기 모듈 탭에 더 가깝게 배치되는 제1 근접 메모리 장치 사이에 배치되는 제1 모듈 저항부와 상기 제3 메모리 장치들 중 상기 모듈 탭에 더 가깝게 배치되는 제2 근접 메모리 장치와 상기 모듈 탭 사이에 배치되는 제2 모듈 저항부를 포함한다.
본 발명의 실시예들에 따르면 동일한 랭크에 포함되는 복수의 메모리 장치들이 복수의 행들로 배열되고 적어도 하나의 커맨드/어드레스 레지스터에 플라이-바이 링 토폴로지나 플라이-바이 데이지 체인 토롤로지로 연결되며 Rtt/2의 종단 저항을 제공하는 적어도 하나의 모듈 저항부에 종단되어 모듈 저항부의 개수와 모듈 저항부의 저항값의 크기를 감소시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 메모리 모듈을 나타내는 블록도이다.
도 2는 본 발명의 다른 실시예에 따른 메모리 모듈을 나타내는 블록도이다.
도 3은 본 발명의 다른 실시예에 따른 메모리 모듈을 나타내는 블록도이다.
도 4는 본 발명의 다른 실시예에 따른 메모리 모듈을 나타내는 블록도이다.
도 5는 본 발명의 다른 실시예에 따른 메모리 모듈을 나타내는 블록도이다.
도 6은 본 발명의 다른 실시예에 따른 메모리 모듈을 나타내는 블록도이다.
도 7은 본 발명의 다른 실시예에 따른 메모리 모듈의 일부를 나타내는 블록도이다.
도 8a는 본 발명의 일 실시예에 따른 도 7의 온-다이 터미네이션 회로의 예를 나타낸다.
도 8b는 본 발명의 다른 실시예에 따른 도 7의 온-다이 터미네이션 회로의 예를 나타낸다.
도 9는 본 발명의 다른 실시예에 따른 메모리 모듈의 일부를 나타내는 블록도이다.
도 10은 본 발명의 다른 실시예에 따른 메모리 모듈의 일부를 나타내는 블록도이다.
도 11은 본 발명의 다른 실시예에 따른 메모리 모듈을 나타내는 블록도이다.
도 12는 본 발명의 일 실시예에 따른 메모리 모듈을 나타내는 블록도이다.
도 13은 도 12의 메모리 장치들 중 하나를 나타낸다.
도 14는 본 발명의 다른 실시예에 따른 메모리 모듈을 나타내는 블록도이다.
도 15는 도 14의 메모리 모듈에서 제1 및 제2 방향으로 서로 인접한 네 개의 메모리 장치들의 배치를 나타낸다.
도 16은 본 발명의 다른 실시예에 따른 메모리 모듈을 나타내는 블록도이다.
도 17은 도 16의 메모리 모듈에서 제1 에지부쪽에 배치되며 제1 및 제2 방향으로 서로 인접한 네 개의 메모리 장치들과 모듈 저항부의 배치를 나타낸다.
도 18은 도 16의 메모리 모듈에서 제1 메모리 장치들과 모듈 저항부의 다른 배치를 나타내는 예이다.
도 19는 본 발명의 다른 실시예에 따른 메모리 모듈을 나타내는 블록도이다.
도 20은 본 발명의 일 실시예에 따른 메모리 시스템을 나타내는 도면이다.
도 21은 본 발명의 실시예들에 따른 메모리 시스템을 포함하는 컴퓨팅 시스템을 나타내는 도면이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 구성요소에 대해 사용하였다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일하거나 유사한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 일 실시예에 따른 메모리 모듈을 나타내는 블록도이다.
도 1을 참조하면, 메모리 모듈(100)은 회로 기판(105)에 배치되는(실장되는) 적어도 하나의 커맨드/어드레스 레지스터(110), 복수의 메모리 장치들(121~125, 131~135, 151~154, 161~164) 및 모듈 저항부들(140, 170)을 포함할 수 있다.
여기서 회로 기판(105)은 제1 방향(D1)의 제1 에지부(107) 및 제2 에지부(109) 사이에서 제1 방향(D1)과 수직인 제2 방향(D2)으로 연장된다. 적어도 하나의 커맨드/어드레스 레지스터(110)는 회로 기판(105)의 중심 부분에 배치되고, 복수의 메모리 장치들(121~125, 131~135, 151~154, 161~164)은 커맨드/어드레스 레지스터(110)와 제1 에지부(107) 및 제2 에지부(109) 사이에서 복수의 행들로 배치된다. 여기서, 메모리 장치들(121~125, 131~135)은 커맨드/어드레스 레지스터(110)와 제1 에지부(107) 사이에서 복수의 행들로 배치되고 메모리 장치들(151~154, 161~164)은 커맨드/어드레스 레지스터(110)와 제2 에지부(109) 사이에서 복수의 행들로 배치된다. 메모리 장치들(121~125, 131~135)의 일부는 ECC 메모리 장치일 수 있다.
커맨드/어드레스 레지스터(110)는 외부의 메모리 컨트롤러로부터 커맨드/어드레스 전송선을 통하여 커맨드/어드레스 신호(CA)를 수신한다. 복수의 메모리 장치들(121~125, 131~135, 151~154, 161~164)은 각각 상응하는 데이터 전송선을 통하여 상응하는 데이터를 수신할 수 있다. 커맨드/어드레스 레지스터(110)는 커맨드/어드레스 전송선(111)을 통하여 메모리 장치들(121~125)에 커맨드/어드레스 신호를 제공하고, 커맨드/어드레스 전송선(113)을 통하여 메모리 장치들(131~135)에 커맨드/어드레스 신호를 제공하고, 커맨드/어드레스 전송선(115)을 통하여 메모리 장치들(151~154)에 커맨드/어드레스 신호를 제공하고, 커맨드/어드레스 전송선(117)을 통하여 메모리 장치들(161~164)에 커맨드/어드레스 신호를 제공한다. 커맨드/어드레스 전송선들(111, 113)은 Rtt/2의 종단 저항을 제공하며 제1 에지부(107)에 인접하여 배치되는 모듈 저항부(140)에 공통으로 연결되고, 커맨드/어드레스 전송선들(115, 117)은 Rtt/2의 종단 저항을 제공하며 제2 에지부(109)에 인접하여 배치되는 모듈 저항부(170)에 공통으로 연결된다.
모듈 저항부들(140, 170)은 각각 종단 저항(Rtt/2)과 전원 전압(Vtt)을 포함한다. 행 단위의 메모리 장치들이 종단되는 종래의 메모리 모듈과 비교하여 볼 때, 모듈 저항부들(140, 170)의 개수가 절반으로 줄었고, 종단 저항(Rtt/2)의 저항값도 절반으로 감소하였다. 따라서 종단 저항(Rtt/2)이 차지하는 공간을 감소시킬 수 있고, 전원 전압(Vtt)이 점유할 수 있는 공간이 증가하게 된다. 커맨드/어드레스 레지스터(110)는 메모리 장치들(121~125, 131~135)과 플라이-바이(fly-by) 링(ring) 토폴로지(topology)로 연결되고, 메모리 장치들(151~154, 161~164)과도 플라이-바이(fly-by) 링(ring) 토폴로지(topology)로 연결된다.
실시예에 있어서, 메모리 모듈(100)은 RDIMM(registered dual in-line memory module)일 수 있고, 메모리 장치들(121~125, 131~135, 151~154, 161~164) 각각은 DDR4(duel data rate4) DRAM일 수 있다. 또한 메모리 장치들(121~125, 131~135, 151~154, 161~164)은 동일 랭크에 속하여 동일한 칩 선택 신호(CS)에 의하여 활성화될 수 있다.
도 2는 본 발명의 다른 실시예에 따른 메모리 모듈을 나타내는 블록도이다.
도 2를 참조하면, 메모리 모듈(200)은 회로 기판(205)에 배치되는 제1 및 제2 커맨드/어드레스 레지스터들(210, 220), 복수의 메모리 장치들(231~235, 241~245, 261~264, 271~274) 및 모듈 저항부들(250, 280)을 포함할 수 있다.
여기서 회로 기판(205)은 제1 방향(D1)의 제1 에지부(207) 및 제2 에지부(209) 사이에서 제1 방향(D1)과 수직인 제2 방향(D2)으로 연장된다. 제1 및 제2 커맨드/어드레스 레지스터들(210, 220)은 회로 기판(205)의 중심 부분에 배치되고, 복수의 메모리 장치들(231~235, 241~245, 261~264, 271~274)은 1 및 제2 커맨드/어드레스 레지스터들(210, 220)과 제1 에지부(207) 및 제2 에지부(209) 사이에서 복수의 행들로 배치된다. 여기서, 메모리 장치들(231~235, 241~245)은 제1 커맨드/어드레스 레지스터(210)와 제1 에지부(207) 사이에서 복수의 행들로 배치되고 메모리 장치들(261~264, 271~274)은 제2 커맨드/어드레스 레지스터(210)와 제2 에지부(209) 사이에서 복수의 행들로 배치된다.
제1 및 제2 커맨드/어드레스 레지스터들(210, 220)은 외부의 메모리 컨트롤러로부터 커맨드/어드레스 전송선을 통하여 커맨드/어드레스 신호(CA)를 수신한다. 복수의 메모리 장치들(231~235, 241~245, 261~264, 271~274)은 각각 상응하는 데이터 전송선을 통하여 상응하는 데이터를 수신한다. 제1 커맨드/어드레스 레지스터(210)는 커맨드/어드레스 전송선(211)을 통하여 메모리 장치들(231~235)에 커맨드/어드레스 신호를 제공하고, 커맨드/어드레스 전송선(213)을 통하여 메모리 장치들(241~245)에 커맨드/어드레스 신호를 제공한다. 제2 커맨드 어드레스 레지스터(220)는 커맨드/어드레스 전송선(221)을 통하여 메모리 장치들(261~264)에 커맨드/어드레스 신호를 제공하고, 커맨드/어드레스 전송선(223)을 통하여 메모리 장치들(271~274)에 커맨드/어드레스 신호를 제공한다. 커맨드/어드레스 전송선들(211, 213)은 Rtt/2의 종단 저항을 제공하며 제1 에지부(207)에 인접하게 배치되는 모듈 저항부(250)에 공통으로 연결되고, 커맨드/어드레스 전송선들(221, 223)은 Rtt/2의 종단 저항을 제공하며 제2 에지부(209)에 인접하게 배치되는 모듈 저항부(280)에 공통으로 연결된다.
모듈 저항부들(250, 280)은 각각 종단 저항(Rtt/2)과 전원 전압(Vtt)을 포함한다. 따라서 종단 저항(Rtt/2)이 차지하는 공간을 감소시킬 수 있고, 전원 전압(Vtt)이 점유할 수 있는 공간이 증가하게 된다. 행 단위의 메모리 장치들이 종단되는 종래의 메모리 모듈과 비교하여 볼 때, 모듈 저항부들(250, 280)의 개수가 절반으로 줄었고, 종단 저항(Rtt/2)의 저항값도 절반으로 감소하였다. 제1 커맨드/어드레스 레지스터(210)는 메모리 장치들(231~235, 241~245)과 플라이-바이(fly-by) 링(ring) 토폴로지(topology)로 연결되고, 제2 커맨드/어드레스 레지스터(220)는 메모리 장치들(261~264, 271~274)과도 플라이-바이(fly-by) 링(ring) 토폴로지(topology)로 연결된다.
실시예에 있어서, 메모리 모듈(200)은 RDIMM(registered dual in-line memory module)일 수 있고, 메모리 장치들(231~235, 241~245, 261~264, 271~274) 각각은 DDR4(duel data rate4) DRAM일 수 있다. 또한 메모리 장치들(231~235, 241~245, 261~264, 271~274)은 동일 랭크에 속하여 동일한 칩 선택 신호(CS)에 의하여 활성화될 수 있다.
도 3은 본 발명의 다른 실시예에 따른 메모리 모듈을 나타내는 블록도이다.
도 3을 참조하면, 메모리 모듈(300)은 회로 기판(305)에 배치되는 커맨드/어드레스 레지스터(310), 복수의 메모리 장치들(321~328, 331~338) 및 모듈 저항부(340)를 포함할 수 있다.
여기서 회로 기판(305)은 제1 방향(D1)의 제1 에지부(307) 및 제2 에지부(309) 사이에서 제1 방향(D1)과 수직인 제2 방향(D2)으로 연장된다. 커맨드/어드레스 레지스터(310)는 회로 기판(305)의 중심 부분에 배치되고, 복수의 메모리 장치들(321~328, 331~338)은 커맨드/어드레스 레지스터(310)와 제1 에지부(307) 및 제2 에지부(309) 사이에서 제2 방향(D2)을 따라 복수의 행들로 배치된다.
커맨드/어드레스 레지스터(310)는 외부의 메모리 컨트롤러로부터 커맨드/어드레스 전송선을 통하여 커맨드/어드레스 신호(CA)를 수신한다. 복수의 메모리 장치들(321~328, 331~338)은 각각 상응하는 데이터 전송선을 통하여 상응하는 데이터를 수신할 수 있다. 커맨드/어드레스 레지스터(310)는 커맨드/어드레스 전송선(311)을 통하여 메모리 장치들(321~328)에 커맨드/어드레스 신호를 제공하고, 커맨드/어드레스 전송선(313)을 통하여 메모리 장치들(331~338)에 커맨드/어드레스 신호를 제공할 수 있다. 커맨드/어드레스 전송선들(311, 313)은 Rtt/2의 종단 저항을 제공하며 제1 에지부(307)에 인접하게 배치되는 모듈 저항부(340)에 공통으로 연결되어 종단된다.
모듈 저항부(340)는 종단 저항(Rtt/2)과 전원 전압(Vtt)을 포함한다. 행 단위의 메모리 장치들이 종단되는 종래의 메모리 모듈과 비교하여 볼 때, 모듈 저항부(340)의 개수가 1/4로 줄었고, 종단 저항(Rtt/2)의 저항값도 절반으로 감소하였다. 따라서 종단 저항(Rtt/2)이 차지하는 공간을 감소시킬 수 있고, 전원 전압(Vtt)이 점유할 수 있는 공간이 증가하게 된다. 커맨드/어드레스 레지스터(310)는 메모리 장치들(321~328, 331~338)과 플라이-바이(fly-by) 데이지 체인(daisy chain) 토폴로지(topology)로 연결된다.
실시예에 있어서, 메모리 모듈(300)은 RDIMM(registered dual in-line memory module)일 수 있고, 메모리 장치들(321~328, 331~338) 각각은 DDR4(duel data rate4) DRAM일 수 있다. 또한 메모리 장치들(321~328, 331~338)은 동일 랭크에 속하여 동일한 칩 선택 신호(CS)에 의하여 활성화될 수 있다.
도 4는 본 발명의 다른 실시예에 따른 메모리 모듈을 나타내는 블록도이다.
도 4를 참조하면, 메모리 모듈(400)은 회로 기판(405)에 배치되는 복수의 메모리 장치들(411~418, 421~428) 및 모듈 저항부(430)를 포함할 수 있다.
여기서 회로 기판(405)은 제1 방향(D1)의 제1 에지부(407) 및 제2 에지부(409) 사이에서 제1 방향(D1)과 수직인 제2 방향(D2)으로 연장된다. 복수의 메모리 장치들(411~418, 421~428)은 제1 에지부(407)와 제2 에지부(409) 사이에서 제2 방향(D2)을 따라 복수의 행들로 배치된다. 복수의 메모리 장치들(411~418, 421~428)은 각각 상응하는 데이터 전송선을 통하여 상응하는 데이터를 수신할 수 있다. 메모리 장치들(411~418)은 커맨드/어드레스 전송선(441)을 통하여 외부의 메모리 컨트롤러로부터 제공되는 커맨드/어드레스 신호(CA)를 수신하고, 메모리 장치들(421~428)은 커맨드/어드레스 전송선(442)을 통하여 외부의 메모리 컨트롤러로부터 제공되는 커맨드/어드레스 신호(CA)를 수신할 수 있다. 커맨드/어드레스 전송선들(441, 442)은 Rtt/2의 종단 저항을 제공하며 제1 에지부(407)에 인접하게 배치되는 모듈 저항부(430)에 공통으로 연결되어 종단된다.
모듈 저항부(430)는 종단 저항(Rtt/2)과 전원 전압(Vtt)을 포함한다. 행 단위의 메모리 장치들이 종단되는 종래의 메모리 모듈과 비교하여 볼 때, 모듈 저항부(430)의 개수가 1/4로 줄었고, 종단 저항(Rtt/2)의 저항값도 절반으로 감소하였다. 따라서 종단 저항(Rtt/2)이 차지하는 공간을 감소시킬 수 있고, 전원 전압(Vtt)이 점유할 수 있는 공간이 증가하게 된다. 커맨드/어드레스 전송선들(441, 442)은 메모리 장치들(411~418, 421~428)과 플라이-바이(fly-by) 데이지 체인(daisy chain) 토폴로지(topology)로 연결된다.
실시예에 있어서, 메모리 모듈(400)은 UDIMM(unregistered dual in-line memory module)일 수 있고, 메모리 장치들(411~418, 421~428) 각각은 DDR4(duel data rate4) DRAM일 수 있다. 또한 메모리 장치들(411~418, 421~428)은 동일 랭크에 속하여 동일한 칩 선택 신호(CS)에 의하여 활성화될 수 있다.
도 5는 본 발명의 다른 실시예에 따른 메모리 모듈을 나타내는 블록도이다.
도 5를 참조하면, 메모리 모듈(500)은 회로 기판(505)에 배치되는(실장되는) 허브(510), 복수의 메모리 장치들(521~524, 531~534, 551~554, 561~564) 및 모듈 저항부들(540, 570)을 포함할 수 있다.
여기서 회로 기판(505)은 제1 방향(D1)의 제1 에지부(107) 및 제2 에지부(109) 사이에서 제1 방향(D1)과 수직인 제2 방향(D2)으로 연장된다. 허브(510)는 회로 기판(105)의 중심 부분에 배치되고, 복수의 메모리 장치들(521~524, 531~534, 551~554, 561~564)은 허브(510)와 제1 에지부(107) 및 제2 에지부(109) 사이에서 제2 방향(D2)을 따라 복수의 행들로 배치된다. 여기서 허브(510)는 어드밴스드 메모리 버퍼(advanced memory buffer, AMB)일 수 있다.
허브(510)는 외부의 메모리 컨트롤러로부터 수신된 패킷을 변환하여 커맨드/어드레스 신호(CA)와 데이터를 메모리 장치들(521~524, 531~534, 551~554, 561~564)에 제공할 수 있다. 허브(510)는 커맨드/어드레스 전송선(511)을 통하여 메모리 장치들(521~524)에 커맨드/어드레스 신호를 제공하고, 커맨드/어드레스 전송선(513)을 통하여 메모리 장치들(531~534)에 커맨드/어드레스 신호를 제공하고, 커맨드/어드레스 전송선(515)을 통하여 메모리 장치들(551~554)에 커맨드/어드레스 신호를 제공하고, 커맨드/어드레스 전송선(517)을 통하여 메모리 장치들(561~564)에 커맨드/어드레스 신호를 제공한다. 커맨드/어드레스 전송선들(511, 513)은 Rtt/2의 종단 저항을 제공하며, 제1 에지부(507)에 인접하게 배치되는 모듈 저항부(540)에 공통으로 연결되고, 커맨드/어드레스 전송선들(515, 517)은 Rtt/2의 종단 저항을 제공하며, 제2 에지부(509)에 인접하게 배치되는 모듈 저항부(570)에 공통으로 연결된다.
모듈 저항부들(540, 570)은 각각 종단 저항(Rtt/2)과 전원 전압(Vtt)을 포함한다. 행 단위의 메모리 장치들이 종단되는 종래의 메모리 모듈과 비교하여 볼 때, 모듈 저항부들(540, 570)의 개수가 절반으로 줄었고, 종단 저항(Rtt/2)의 저항값도 절반으로 감소하였다. 따라서 종단 저항(Rtt/2)이 차지하는 공간을 감소시킬 수 있고, 전원 전압(Vtt)이 점유할 수 있는 공간이 증가하게 된다. 허브(510)는 메모리 장치들(521~524, 531~534)과 플라이-바이(fly-by) 링(ring) 토폴로지(topology)로 연결되고, 메모리 장치들(551~554, 561~564)과도 플라이-바이(fly-by) 링(ring) 토폴로지(topology)로 연결된다.
실시예에 있어서, 메모리 모듈(500)은 FBDIMM(fully-buffered dual in-line memory module)일 수 있고, 메모리 장치들(521~524, 531~534, 551~554, 561~564) 각각은 DDR4(duel data rate4) DRAM일 수 있다. 또한 메모리 장치들(521~524, 531~534, 551~554, 561~564)은 동일 랭크에 속하여 동일한 칩 선택 신호(CS)에 의하여 활성화될 수 있다.
도 6은 본 발명의 다른 실시예에 따른 메모리 모듈을 나타내는 블록도이다.
도 6을 참조하면, 메모리 모듈(600)은 회로 기판(605)에 배치되는(실장되는) 버퍼(610), 복수의 메모리 장치들(621~624, 631~634, 651~654, 661~664) 및 모듈 저항부들(640, 670)을 포함할 수 있다.
여기서 회로 기판(605)은 제1 방향(D1)의 제1 에지부(607) 및 제2 에지부(609) 사이에서 제1 방향(D1)과 수직인 제2 방향(D2)으로 연장된다. 허브(610)는 회로 기판(605)의 중심 부분에 배치되고, 복수의 메모리 장치들(621~624, 631~634, 651~654, 661~664)은 버퍼(610)와 제1 에지부(607) 및 제2 에지부(609) 사이에서 제2 방향(D2)을 따라 복수의 행들로 배치된다.
허브(510)는 복수의 전송선들을 통하여 외부의 메모리 컨트롤러로부터 수신된 커맨드/어드레스 신호(CA)와 데이터(DTA)를 버퍼링하여 커맨드/어드레스 신호와 데이터를 메모리 장치들(621~624, 631~634, 651~654, 661~664)에 제공할 수 있다. 버퍼(610)는 커맨드/어드레스 전송선(611)을 통하여 메모리 장치들(621~624)에 커맨드/어드레스 신호를 제공하고, 커맨드/어드레스 전송선(613)을 통하여 메모리 장치들(631~634)에 커맨드/어드레스 신호를 제공하고, 커맨드/어드레스 전송선(615)을 통하여 메모리 장치들(651~654)에 커맨드/어드레스 신호를 제공하고, 커맨드/어드레스 전송선(617)을 통하여 메모리 장치들(661~664)에 커맨드/어드레스 신호를 제공한다. 커맨드/어드레스 전송선들(611, 613)은 Rtt/2의 종단 저항을 제공하며, 제1 에지부(607)에 인접하게 배치되는 모듈 저항부(640)에 공통으로 연결되고, 커맨드/어드레스 전송선들(615, 617)은 Rtt/2의 종단 저항을 제공하며, 제2 에지부(609)에 인접하게 배치되는 모듈 저항부(670)에 공통으로 연결된다.
모듈 저항부들(640, 670)은 각각 종단 저항(Rtt/2)과 전원 전압(Vtt)을 포함한다. 행 단위의 메모리 장치들이 종단되는 종래의 메모리 모듈과 비교하여 볼 때, 모듈 저항부들(640, 670)의 개수가 절반으로 줄었고, 종단 저항(Rtt/2)의 저항값도 절반으로 감소하였다. 따라서 종단 저항(Rtt/2)이 차지하는 공간을 감소시킬 수 있고, 전원 전압(Vtt)이 점유할 수 있는 공간이 증가하게 된다. 버퍼(610)는 메모리 장치들(621~624, 631~634)과 플라이-바이(fly-by) 링(ring) 토폴로지(topology)로 연결되고, 메모리 장치들(651~654, 661~664)과도 플라이-바이(fly-by) 링(ring) 토폴로지(topology)로 연결된다.
실시예에 있어서, 메모리 모듈(600)은 LRDIMM(load-reduced dual in-line memory module)일 수 있고, 메모리 장치들(621~624, 631~634, 651~654, 661~664) 각각은 DDR4(duel data rate4) DRAM일 수 있다. 또한 메모리 장치들(621~624, 631~634, 651~654, 661~664)은 동일 랭크에 속하여 동일한 칩 선택 신호(CS)에 의하여 활성화될 수 있다.
도 7은 본 발명의 다른 실시예에 따른 메모리 모듈의 일부를 나타내는 블록도이다.
도 7을 참조하면, 메모리 모듈(700a)은 회로 기판(705a)에 배치되는(실장되는) 적어도 하나의 커맨드/어드레스 레지스터(710a), 복수의 메모리 장치들(721a~724a, 731a~734a) 및 모듈 저항부(740a)를 포함할 수 있다.
여기서 회로 기판(705a)은 제1 방향(D1)의 제1 에지부(707a)와 도시되지 않은 제2 에지부 사이에서 제1 방향(D1)과 수직인 제2 방향(D2)으로 연장된다. 커맨드/어드레스 레지스터(710a)는 회로 기판(705a)의 중심 부분에 배치되고, 복수의 메모리 장치들(721a~724a, 731a~734a)은 커맨드/어드레스 레지스터(710a)와 제1 에지부(707a) 사이에서 제2 방향(D2)을 따라 복수의 행들로 배치된다.
커맨드/어드레스 레지스터(710a)는 외부의 메모리 컨트롤러로부터 커맨드/어드레스 전송선을 통하여 커맨드/어드레스 신호(CA)를 수신한다. 복수의 메모리 장치들(721a~724a, 731a~734a)은 각각 상응하는 데이터 전송선(DQ)을 통하여 상응하는 데이터를 수신할 수 있다. 커맨드/어드레스 레지스터(710a)는 커맨드/어드레스 전송선(711a)을 통하여 메모리 장치들(721a~724a)에 커맨드/어드레스 신호를 제공하고, 커맨드/어드레스 전송선(713a)을 통하여 메모리 장치들(731a~734a)에 커맨드/어드레스 신호를 제공할 수 있다. 커맨드/어드레스 전송선들(711a, 713a)은 Rtt/2의 종단 저항을 제공하며 제1 에지부(707a)에 인접하게 배치되는 모듈 저항부(740a)에 공통으로 연결된다.
모듈 저항부(740a)는 종단 저항(Rtt/2)과 전원 전압(Vtt)을 포함한다. 행 단위의 메모리 장치들이 종단되는 종래의 메모리 모듈과 비교하여 볼 때, 모듈 저항부(740a)의 개수가 절반으로 줄었고, 종단 저항(Rtt/2)의 저항값도 절반으로 감소하였다. 따라서 종단 저항(Rtt/2)이 차지하는 공간을 감소시킬 수 있고, 전원 전압(Vtt)이 점유할 수 있는 공간이 증가하게 된다. 커맨드/어드레스 레지스터(710a)는 메모리 장치들(721a~724a, 731a~734a)과 플라이-바이(fly-by) 링(ring) 토폴로지(topology)로 연결된다.
또한 메모리 장치들(721a~724a, 731a~734a) 각각은 상응하는 데이터 전송선(DQ)에 온-다이 터미네이션 저항을 제공하는 온-다이 터미네이션 회로(750a)를 포함한다. 온-다이 터미네이션 회로(750a)는 싱글-탭 터미네이션이나 센터-탭 터미네이션으로 구현될 수 있다.
실시예에 있어서, 메모리 모듈(700a)은 RDIMM(registered dual in-line memory module)일 수 있고, 메모리 장치들(721a~724a, 731a~735a) 각각은 DDR4(duel data rate4) DRAM일 수 있다. 또한 메모리 장치들(721a~724a, 731a~734a)은 동일 랭크에 속하여 동일한 칩 선택 신호(CS)에 의하여 활성화될 수 있다.
도 8a는 본 발명의 일 실시예에 따른 도 7의 온-다이 터미네이션 회로의 예를 나타낸다.
도 8a를 참조하면, 온-다이 터미네이션 회로(751a)는 전원전압(VDDQ)와 데이터 전송선(DQ) 사이에 연결된 저항(R1)을 포함할 수 있다. 따라서 온-다이 터미네이션 회로(751a)는 데이터 전송선(DQ)에 R1의 온-다이 터미네이션 저항을 제공할 수 있다. 도 8a의 온-다이 터미네이션 회로(751a)은 싱글-탭 터미네이션으로 구현된 경우이다.
도 8b는 본 발명의 다른 실시예에 따른 도 7의 온-다이 터미네이션 회로의 예를 나타낸다.
도 8b를 참조하면, 온-다이 터미네이션 회로(752a)는 전원전압(VDDQ)와 접지 전압 사이에 연결된 저항들(R1, R2)을 포함할 수 있다. 따라서 온-다이 터미네이션 회로(752a)는 데이터 전송선(DQ)에 R1*R2/(R1+R2)의 온-다이 터미네이션 저항을 제공할 수 있다. 도 8b의 온-다이 터미네이션 회로(752a)는 센터-탭 터미네이션으로 구현된 경우이다.
도 9는 본 발명의 다른 실시예에 따른 메모리 모듈의 일부를 나타내는 블록도이다.
도 9를 참조하면, 메모리 모듈(700b)은 회로 기판(705b)에 배치되는(실장되는) 적어도 하나의 커맨드/어드레스 레지스터(710b), 복수의 메모리 장치들(721b~724b, 731b~734b) 및 모듈 저항부들(740b, 745b)을 포함할 수 있다.
여기서 회로 기판(705b)은 제1 방향(D1)의 제1 에지부(707b)와 도시되지 않은 제2 에지부 사이에서 제1 방향(D1)과 수직인 제2 방향(D2)으로 연장된다. 커맨드/어드레스 레지스터(710b)는 회로 기판(705b)의 중심 부분에 배치되고, 복수의 메모리 장치들(721b~724b, 731b~734b)은 커맨드/어드레스 레지스터(710b)와 제1 에지부(707b) 사이에서 제2 방향(D2)을 따라 복수의 행들로 배치된다.
커맨드/어드레스 레지스터(710b)는 외부의 메모리 컨트롤러로부터 커맨드/어드레스 전송선을 통하여 커맨드/어드레스 신호(CA)를 수신한다. 복수의 메모리 장치들(721b~724b, 731b~734b)은 각각 상응하는 데이터 전송선(DQ)을 통하여 상응하는 데이터를 수신할 수 있다. 커맨드/어드레스 레지스터(710b)는 커맨드 전송선(711b)을 통하여 메모리 장치들(721b~724b)에 커맨드 신호(CMD)를 제공하고 어드레스 전송선(715b)을 통하여 메모리 장치들(721b~724b)에 어드레스 신호(ADDR)를 제공하고, 커맨드 전송선(713b)을 통하여 메모리 장치들(731b~734b)에 커맨드 신호(CMD)를 제공하고 어드레스 전송선(717b)을 통하여 메모리 장치들(731b~734b)에 어드레스 신호(ADDR)를 제공할 수 있다. 커맨드 전송선들(711b, 713b)은 Rtt/2의 종단 저항을 제공하며 제1 에지부(707b)에 인접하게 배치되는 모듈 저항부(740b)에 공통으로 연결되고, 어드레스 전송선들(715b, 717b)은 Rtt/2의 종단 저항을 제공하며 제1 에지부(707b)에 인접하게 배치되는 모듈 저항부(745b)에 공통으로 연결된다. 모듈 저항부들(740b, 745b)은 각각 단 저항(Rtt/2)과 전원 전압(Vtt)을 포함한다. 커맨드/어드레스 레지스터(710b)는 커맨드 전송선들(711b, 713b)과 어드레스 전송선들(715b, 171b)을 통하여 메모리 장치들(721b~724b, 731b~734b)과 플라이-바이(fly-by) 링(ring) 토폴로지(topology)로 연결된다.
또한 메모리 장치들(721b~724b, 731b~734b) 각각은 상응하는 데이터 전송선(DQ)에 온-다이 터미네이션 저항을 제공하는 온-다이 터미네이션 회로(750b)를 포함한다. 온-다이 터미네이션 회로(750b)는 싱글-탭 터미네이션이나 센터-탭 터미네이션으로 구현될 수 있다.
실시예에 있어서, 메모리 모듈(700b)은 RDIMM(registered dual in-line memory module)일 수 있고, 메모리 장치들(721b~724b, 731b~734b) 각각은 DDR4(duel data rate4) DRAM일 수 있다. 또한 메모리 장치들(721b~724b, 731b~734b)은 동일 랭크에 속하여 동일한 칩 선택 신호(CS)에 의하여 활성화될 수 있다.
싱글-탭 터미네이션이나 센터-탭 터미네이션으로 구현될 수 있는 온-다이 터미네이션 회로(750a)는 도 1 내지 도 4의 메모리 모듈의 메모리 장치들에도 채택될 수 있다. 또한 커맨드 전송선과 어드레스 전송선을 분리시키는 개념은 도 1 내지 도 7의 메모리 모듈들에도 적용될 수 있다.
도 10은 본 발명의 다른 실시예에 따른 메모리 모듈의 일부를 나타내는 블록도이다.
도 10을 참조하면, 메모리 모듈(700c)은 회로 기판(705c)에 배치되는(실장되는) 적어도 하나의 커맨드/어드레스 레지스터(710c), 복수의 메모리 장치들(721c~724c, 731c~734c) 및 모듈 저항부들(740c, 743c, 745c)을 포함할 수 있다.
여기서 회로 기판(705c)은 제1 방향(D1)의 제1 에지부(707c)와 도시되지 않은 제2 에지부 사이에서 제1 방향(D1)과 수직인 제2 방향(D2)으로 연장된다. 커맨드/어드레스 레지스터(710c)는 회로 기판(705c)의 중심 부분에 배치되고, 복수의 메모리 장치들(721c~724c, 731c~734c)은 커맨드/어드레스 레지스터(710c)와 제1 에지부(707c) 사이에서 제2 방향(D2)을 따라 복수의 행들로 배치된다.
커맨드/어드레스 레지스터(710c)는 외부의 메모리 컨트롤러로부터 커맨드/어드레스 전송선을 통하여 커맨드/어드레스 신호(CA)를 수신한다. 복수의 메모리 장치들(721c~724c, 731c~734c)은 각각 상응하는 데이터 전송선(DQ)을 통하여 상응하는 데이터를 수신할 수 있다. 커맨드/어드레스 레지스터(710c)는 커맨드 전송선(711c)을 통하여 메모리 장치들(721c~724c)에 커맨드 신호(CMD)를 제공하고 어드레스 전송선(715c)을 통하여 메모리 장치들(721c~724c)에 어드레스 신호(ADDR)를 제공하고, 커맨드 전송선(713c)을 통하여 메모리 장치들(731c~734c)에 커맨드 신호(CMD)를 제공하고 어드레스 전송선(717c)을 통하여 메모리 장치들(731c~734c)에 어드레스 신호(ADDR)를 제공할 수 있다. 커맨드 전송선들(711c, 713c)은 Rtt/2의 종단 저항을 제공하며 제1 에지부(707c)에 인접하게 배치되는 모듈 저항부(740c)에 공통으로 연결되고, 어드레스 전송선(715c)은 Rtt의 종단저항을 제공하며 제1 에지부(707c)에 인접하게 배치되는 모듈 저항부(743c)에 연결되고, 어드레스 전송선(171c)은 Rtt의 종단저항을 제공하며 제1 에지부(707c)에 인접하게 배치되는 모듈 저항부(745c)에 연결된다. 커맨드/어드레스 레지스터(710c)는 커맨드 전송선들(711c, 713c)을 통하여 메모리 장치들(721c~724c, 731c~734c)과 플라이-바이(fly-by) 링(ring) 토폴로지(topology)로 연결된다.
또한 메모리 장치들(721c~724c, 731c~734c) 각각은 상응하는 데이터 전송선(DQ)에 온-다이 터미네이션 저항을 제공하는 온-다이 터미네이션 회로(750c)를 포함한다. 온-다이 터미네이션 회로(750c)는 싱글-탭 터미네이션이나 센터-탭 터미네이션으로 구현될 수 있다.
실시예에 있어서, 메모리 모듈(700c)은 RDIMM(registered dual in-line memory module)일 수 있고, 메모리 장치들(721c~724c, 731c~734c) 각각은 DDR4(duel data rate4) DRAM일 수 있다. 또한 메모리 장치들(721c~724c, 731c~734c)은 동일 랭크에 속하여 동일한 칩 선택 신호(CS)에 의하여 활성화될 수 있다.
도 11은 본 발명의 다른 실시예에 따른 메모리 모듈을 나타내는 블록도이다.
도 11을 참조하면, 메모리 모듈(800)은 회로 기판(805)에 배치되는(실장되는) 적어도 하나의 커맨드/어드레스 레지스터(810), 복수의 메모리 장치들(821~825, 831~835, 841~845, 851~855, 861~864, 871~874, 881~884, 891~894) 및 모듈 저항부들(830, 870)을 포함할 수 있다.
여기서 회로 기판(805)은 제1 방향(D1)의 제1 에지부(807) 및 제2 에지부(809) 사이에서 제1 방향(D1)과 수직인 제2 방향(D2)으로 연장된다. 적어도 하나의 커맨드/어드레스 레지스터(810)는 회로 기판(105)의 중심 부분에 배치되고, 복수의 메모리 장치들(821~825, 831~835, 841~845, 851~855, 861~864, 871~874, 881~884, 891~894)은 커맨드/어드레스 레지스터(810)와 제1 에지부(807) 및 제2 에지부(809) 사이에서 제2 방향(D2)을 따라 복수의 행들로 배치된다.
커맨드/어드레스 레지스터(810)는 외부의 메모리 컨트롤러로부터 커맨드/어드레스 전송선을 통하여 커맨드/어드레스 신호(CA)를 수신한다. 복수의 메모리 장치들(821~825, 831~835, 841~845, 851~855, 861~864, 871~874, 881~884, 891~894)은 각각 상응하는 데이터 전송선을 통하여 상응하는 데이터를 수신할 수 있다. 커맨드/어드레스 레지스터(810)는 커맨드/어드레스 전송선(811)을 통하여 메모리 장치들(821~825)에 커맨드/어드레스 신호를 제공하고, 커맨드/어드레스 전송선(812)을 통하여 메모리 장치들(831~835)에 커맨드/어드레스 신호를 제공하고, 커맨드/어드레스 전송선(813)을 통하여 메모리 장치들(841~845)에 커맨드/어드레스 신호를 제공하고, 커맨드/어드레스 전송선(814)을 통하여 메모리 장치들(851~855)에 커맨드/어드레스 신호를 제공하고, 커맨드/어드레스 전송선(815)을 통하여 메모리 장치들(861~864)에 커맨드/어드레스 신호를 제공하고, 커맨드/어드레스 전송선(816)을 통하여 메모리 장치들(871~874)에 커맨드/어드레스 신호를 제공하고, 커맨드/어드레스 전송선(817)을 통하여 메모리 장치들(881~884)에 커맨드/어드레스 신호를 제공하고, 커맨드/어드레스 전송선(818)을 통하여 메모리 장치들(891~894)에 커맨드/어드레스 신호를 제공할 수 있다. 커맨드/어드레스 전송선들(811~814)은 Rtt/4의 종단 저항을 제공하며 제1 에지부(807)에 인접하게 배치되는 모듈 저항부(830)에 공통으로 연결되고, 커맨드/어드레스 전송선들(815~818)은 Rtt/4의 종단 저항을 제공하며 제2 에지부(809)에 인접하게 배치되는 모듈 저항부(870)에 공통으로 연결된다.
모듈 저항부들(830, 870)은 각각 종단 저항(Rtt/4)과 전원 전압(Vtt)을 포함할 수 있다. 행 단위의 메모리 장치들이 종단되는 종래의 메모리 모듈과 비교하여 볼 때, 모듈 저항부들(830, 870)의 개수가 1/4로 줄었고, 종단 저항(Rtt/2)의 저항값도 1/4로 감소하였다. 따라서 종단 저항(Rtt/2)이 차지하는 공간을 감소시킬 수 있고, 전원 전압(Vtt)이 점유할 수 있는 공간이 증가하게 된다.
커맨드/어드레스 레지스터(110)는 메모리 장치들(821~825, 831~835, 841~845, 851~855)과 플라이-바이(fly-by) 링(ring) 토폴로지(topology)로 연결되고, 메모리 장치들(861~864, 871~874, 881~884, 891~894)과도 플라이-바이(fly-by) 링(ring) 토폴로지(topology)로 연결된다. 메모리 장치들(821~825, 831~835, 841~845, 851~855, 861~864, 871~874, 881~884, 891~894)은 동일 랭크에 속하여 동일한 칩 선택 신호(CS)에 의하여 활성화될 수 있다.
도 12는 본 발명의 일 실시예에 따른 메모리 모듈을 나타내는 블록도이다.
도 12를 참조하면, 메모리 모듈(900)은 회로 기판(905)에 배치되는(실장되는) 적어도 하나의 커맨드/어드레스 레지스터(910), 직사각형 형태의 복수의 메모리 장치들(921~925, 931~935, 951~954, 961~964) 및 모듈 저항부들(940, 970)을 포함할 수 있다.
여기서 회로 기판(905)은 제1 방향(D1)의 제1 에지부(907) 및 제2 에지부(909) 사이에서 제1 방향(D1)과 수직인 제2 방향(D2)으로 연장된다. 적어도 하나의 커맨드/어드레스 레지스터(910)는 회로 기판(905)의 중심 부분에 배치되고, 직사각형 모양의 복수의 메모리 장치들(921~925, 931~935, 951~954, 961~964)은 커맨드/어드레스 레지스터(910)와 제1 에지부(907) 및 제2 에지부(909) 사이에서 서로 동일한 형태로 복수의 행들로 제2 방향(D2)을 따라 배치된다. 복수의 메모리 장치들(921~925, 931~935)의 일부는 ECC 메모리 장치일 수 있다.
커맨드/어드레스 레지스터(910)는 외부의 메모리 컨트롤러로부터 커맨드/어드레스 전송선을 통하여 커맨드/어드레스 신호(CA)를 수신한다. 복수의 메모리 장치들(921~925, 931~935, 951~954, 961~964)은 각각 상응하는 데이터 전송선을 통하여 상응하는 데이터를 수신할 수 있다. 커맨드/어드레스 레지스터(910)는 커맨드/어드레스 전송선(911)을 통하여 메모리 장치들(921~925)에 커맨드/어드레스 신호를 제공하고, 커맨드/어드레스 전송선(913)을 통하여 메모리 장치들(931~935)에 커맨드/어드레스 신호를 제공하고, 커맨드/어드레스 전송선(915)을 통하여 메모리 장치들(951~954)에 커맨드/어드레스 신호를 제공하고, 커맨드/어드레스 전송선(917)을 통하여 메모리 장치들(961~964)에 커맨드/어드레스 신호를 제공한다.
커맨드/어드레스 전송선들(911, 913)은 Rtt/2의 종단 저항을 제공하며 제1 에지부(907)에 인접하게 배치되는 모듈 저항부(940)에 공통으로 연결되고, 커맨드/어드레스 전송선들(915, 917)은 Rtt/2의 종단 저항을 제공하며 제2 에지부(909)에 인접하게 배치되는 모듈 저항부(970)에 공통으로 연결된다.
모듈 저항부들(940, 970)은 각각 종단 저항(Rtt/2)과 전원 전압(Vtt)을 포함한다. 행 단위의 메모리 장치들이 종단되는 종래의 메모리 모듈과 비교하여 볼 때, 모듈 저항부들(940, 970)의 개수가 절반으로 줄었고, 종단 저항(Rtt/2)의 저항값도 절반으로 감소하였다. 따라서 종단 저항(Rtt/2)이 차지하는 공간을 감소시킬 수 있고, 전원 전압(Vtt)이 점유할 수 있는 공간이 증가하게 된다. 커맨드/어드레스 레지스터(910)는 메모리 장치들(921~925, 931~935)과 플라이-바이(fly-by) 링(ring) 토폴로지(topology)로 연결되고, 메모리 장치들(951~954, 961~964)과도 플라이-바이(fly-by) 링(ring) 토폴로지(topology)로 연결된다.
실시예에 있어서, 메모리 모듈(900)은 RDIMM(registered dual in-line memory module)일 수 있고, 메모리 장치들(921~925, 931~935, 951~954, 961~964) 각각은 DDR4(duel data rate4) DRAM일 수 있다. 또한 메모리 장치들(921~925, 931~935, 951~954, 961~964)은 동일 랭크에 속하여 동일한 칩 선택 신호(CS)에 의하여 활성화될 수 있다.
도 13은 도 12의 메모리 장치들 중 하나를 나타낸다.
도 13을 참조하면, 메모리 장치(921)는 제2 방향(D2)의 제1 변(a)과 제1 방향(D1)의 제2 변(b)을 갖을 수 있다. 여기서 제2 변(b)의 길이는 제1 변(a)의 길이보다 길다. 즉 메모리 장치(921)는 직사각형 모양을 갖을 수 있다. 다시 도 12를 참조하면, 복수의 메모리 장치들(921~925, 931~935, 951~954, 961~964)은 커맨드/어드레스 레지스터(910)와 제1 및 제2 에지부들(907, 909) 사이에서 제1 변(a)이 제2 방향(D2)에 평행하게 복수의 행들로 배치된다.
도 14는 본 발명의 다른 실시예에 따른 메모리 모듈을 나타내는 블록도이다.
도 14를 참조하면, 메모리 모듈(1100)은 회로 기판(1105)에 배치되는(실장되는) 적어도 하나의 커맨드/어드레스 레지스터(1110), 직사각형 형태의 복수의 메모리 장치들(1121~1125, 1131~1135, 1151~1154, 1161~1164) 및 모듈 저항부들(1140, 1170)을 포함할 수 있다.
여기서 회로 기판(1105)은 제1 방향(D1)의 제1 에지부(1107) 및 제2 에지부(1109) 사이에서 제1 방향(D1)과 수직인 제2 방향(D2)으로 연장된다. 적어도 하나의 커맨드/어드레스 레지스터(1110)는 회로 기판(1105)의 중심 부분에 배치되고, 직사각형 모양의 복수의 메모리 장치들(1121~1125, 1131~1135, 1151~1154, 1161~1164)은 커맨드/어드레스 레지스터(1110)와 제1 에지부(1107) 및 제2 에지부(1109) 사이에서 제2 방향(D2)을 따라 복수의 행들로 배치된다. 복수의 메모리 장치들(1121~1125, 1131~1135)의 일부는 ECC 메모리 장치일 수 있다.
커맨드/어드레스 레지스터(1110)는 외부의 메모리 컨트롤러로부터 커맨드/어드레스 전송선을 통하여 커맨드/어드레스 신호(CA)를 수신한다. 복수의 메모리 장치들(1121~1125, 1131~1135, 1151~1154, 1161~1164)은 각각 상응하는 데이터 전송선을 통하여 상응하는 데이터를 수신할 수 있다. 커맨드/어드레스 레지스터(1110)는 커맨드/어드레스 전송선(1111)을 통하여 메모리 장치들(1121~1125)에 커맨드/어드레스 신호를 제공하고, 커맨드/어드레스 전송선(1113)을 통하여 메모리 장치들(1131~1135)에 커맨드/어드레스 신호를 제공하고, 커맨드/어드레스 전송선(1115)을 통하여 메모리 장치들(1151~1154)에 커맨드/어드레스 신호를 제공하고, 커맨드/어드레스 전송선(1117)을 통하여 메모리 장치들(1161~1164)에 커맨드/어드레스 신호를 제공한다.
커맨드/어드레스 전송선들(1111, 1113)은 Rtt/2의 종단 저항을 제공하며 제1 에지부(1107)에 인접하게 배치되는 모듈 저항부(1140)에 공통으로 연결되고, 커맨드/어드레스 전송선들(1115, 1117)은 Rtt/2의 종단 저항을 제공하며 제2 에지부(1109)에 인접하게 배치되는 모듈 저항부(1170)에 공통으로 연결된다. 모듈 저항부들(1140, 1170)은 각각 종단 저항(Rtt/2)과 전원 전압(Vtt)을 포함한다. 행 단위의 메모리 장치들이 종단되는 종래의 메모리 모듈과 비교하여 볼 때, 모듈 저항부들(1140, 1170)의 개수가 절반으로 줄었고, 종단 저항(Rtt/2)의 저항값도 절반으로 감소하였다. 따라서 종단 저항(Rtt/2)이 차지하는 공간을 감소시킬 수 있고, 전원 전압(Vtt)이 점유할 수 있는 공간이 증가하게 된다. 커맨드/어드레스 레지스터(1110)는 메모리 장치들(1121~1125, 1131~1135)과 플라이-바이(fly-by) 링(ring) 토폴로지(topology)로 연결되고, 메모리 장치들(1151~1154, 1161~1164)과도 플라이-바이(fly-by) 링(ring) 토폴로지(topology)로 연결된다.
실시예에 있어서, 메모리 모듈(1100)은 RDIMM(registered dual in-line memory module)일 수 있고, 메모리 장치들(1121~1125, 1131~1135, 1151~1154, 1161~1164) 각각은 DDR4(duel data rate4) DRAM일 수 있다. 또한 메모리 장치들(1121~1125, 1131~1135, 1151~1154, 1161~1164)은 동일 랭크에 속하여 동일한 칩 선택 신호(CS)에 의하여 활성화될 수 있다.
도 15는 도 14의 메모리 모듈에서 제1 및 제2 방향으로 서로 인접한 네 개의 메모리 장치들의 배치를 나타낸다.
도 15를 참조하면, 메모리 장치들(1121, 1122, 1131, 1132)은 각각 제2 방향(D2)의 제1 변(a)과 제1 방향(D1)의 제2 변(b)을 갖을 수 있다. 여기서 제2 변(b)의 길이는 제1 변(a)의 길이보다 길다. 즉 메모리 장치들(1121, 1122, 1131, 1132)은 직사각형 모양을 갖을 수 있다. 메모리 장치들(1121, 1122, 1131, 1132)을 포함하는 적어도 두 개의 인접하는 행들은 제2 방향(D2)에 수직인 제1 방향(D1)에서 하나의 메모리 장치가 다른 하나의 메모리 장치위에 놓여 있는 방식으로 배열되며, 상기 두 개의 인접하는 행들 각각은 동일한 타입의 메모리 장치들이 제2 방향(D2)을 따라서 나란히 배치되고, 서로 다른 길이의 제1 변(a)과 제2 변(b)이 교대로 연속하여 제2 방향과 평행하게 배열되고, 상기 두 개의 인접하는 행들은 서로 다른 길이의 변들로 배열된다.
도 16은 본 발명의 다른 실시예에 따른 메모리 모듈을 나타내는 블록도이다.
도 16을 참조하면, 메모리 모듈(1200)은 회로 기판(1205)에 배치되는(실장되는) 적어도 하나의 커맨드/어드레스 레지스터(1210), 직사각형 형태의 복수의 메모리 장치들(1221~1225, 1231~1235, 1251~1254, 1261~1264) 및 모듈 저항부들(1240, 1270)을 포함할 수 있다.
여기서 회로 기판(1205)은 제1 방향(D1)의 제1 에지부(1207) 및 제2 에지부(1209) 사이에서 제1 방향(D1)과 수직인 제2 방향(D2)으로 연장된다. 제2 방향(D2)의 에지부에 배치되며 외부와의 전기적 접촉을 제공하는 모듈 탭(1206)은 제2 방향(D2)으로 연장된다. 적어도 하나의 커맨드/어드레스 레지스터(1210)는 회로 기판(1205)의 중심 부분에 배치되고, 직사각형 모양의 복수의 메모리 장치들(1221~1225, 1231~1135, 1251~1254, 1261~1264)은 커맨드/어드레스 레지스터(1210)와 제1 에지부(1207) 및 제2 에지부(1209) 사이에서 복수의 행들로 배치된다. 복수의 메모리 장치들(1221~1225, 1231~1235)의 일부는 ECC 메모리 장치일 수 있다.
커맨드/어드레스 레지스터(1210)는 외부의 메모리 컨트롤러로부터 커맨드/어드레스 전송선을 통하여 커맨드/어드레스 신호(CA)를 수신한다. 복수의 메모리 장치들(1221~1225, 1231~1235, 1251~1254, 1261~1264)은 각각 상응하는 데이터 전송선을 통하여 상응하는 데이터를 수신할 수 있다. 커맨드/어드레스 레지스터(1210)는 커맨드/어드레스 전송선(1211)을 통하여 메모리 장치들(1221~1225)에 커맨드/어드레스 신호를 제공하고, 커맨드/어드레스 전송선(1213)을 통하여 메모리 장치들(1231~1235)에 커맨드/어드레스 신호를 제공하고, 커맨드/어드레스 전송선(1215)을 통하여 메모리 장치들(1251~1254)에 커맨드/어드레스 신호를 제공하고, 커맨드/어드레스 전송선(1217)을 통하여 메모리 장치들(1261~1264)에 커맨드/어드레스 신호를 제공한다.
커맨드/어드레스 전송선들(1211, 1213)은 Rtt/2의 종단 저항을 제공하며, 메모리 장치들(1225, 1235) 사이에 배치되는 모듈 저항부(1240)에 공통으로 연결되고, 커맨드/어드레스 전송선들(1215, 1217)은 Rtt/2의 종단 저항을 제공하며 메모리 장치들(1254, 1264) 사이에 배치되는 모듈 저항부(1270)에 공통으로 연결된다. 행 단위의 메모리 장치들이 종단되는 종래의 메모리 모듈과 비교하여 볼 때, 모듈 저항부들(1240, 1270)의 개수가 절반으로 줄었고, 종단 저항(Rtt/2)의 저항값도 절반으로 감소하였고 모듈 저항부들(1240, 1270)이 제1 및 제2 에지부(1207, 1209)가 아닌 제1 및 제2 에지부(1207, 1209)에 인접한 메모리 장치들(1225 와 1235, 1254와 1264) 사이에 배치되므로 메모리 모듈(1200)의 공간을 더 확보할 수 있고, 사용자와의 접촉에 의한 데미지를 감소시킬 수 있다.
커맨드/어드레스 레지스터(1210)는 메모리 장치들(1221~1225, 1231~1235)과 플라이-바이(fly-by) 링(ring) 토폴로지(topology)로 연결되고, 메모리 장치들(1251~1254, 1261~1264)과도 플라이-바이(fly-by) 링(ring) 토폴로지(topology)로 연결된다.
도 17은 도 16의 메모리 모듈에서 제1 에지부쪽에 배치되며 제1 및 제2 방향으로 서로 인접한 네 개의 메모리 장치들과 모듈 저항부의 배치를 나타낸다.
도 17을 참조하면, 메모리 장치들(1224, 1225, 1234, 1235)은 각각 제2 방향(D2)의 제1 변(a)과 제1 방향(D1)의 제2 변(b)을 갖을 수 있다. 여기서 제2 변(b)의 길이는 제1 변(a)의 길이보다 길다. 즉 메모리 장치들(1224, 1225, 1234, 1235)은 직사각형 모양을 갖을 수 있다. 메모리 장치들(1224, 1225, 1234, 1235)을 포함하는 적어도 두 개의 인접하는 행들은 제2 방향(D2)에 수직인 제1 방향(D1)에서 하나의 메모리 장치가 다른 하나의 메모리 장치위에 놓여 있는 방식으로 배열되며, 상기 두 개의 인접하는 행들 각각은 동일한 타입의 메모리 장치들이 제2 방향(D2)을 따라서 나란히 배치된다. 메모리 장치들(1224, 1225, 1234, 1235)에서 제1 에지부(1207)에 인접한 제1 메모리 장치들(1225, 1235)은 제2 변(b)이 제2 방향(D2)에 평행하게 배치되고, 제1 메모리 장치들(1225, 1235)을 제외한 제2 메모리 장치들(1221~1224, 1231~1234)은 서로 다른 길이의 제1 변(a)과 제2 변(b)이 교대로 연속하여 제2 방향과 평행하게 배열되고, 상기 두 개의 인접하는 행들은 서로 다른 길이의 변들로 배열된다.
모듈 저항부(1240)는 제1 에지부(1207)에 인접한 제1 메모리 장치들(1225, 1235) 사이에 배치되어 커맨드/어드레스 전송선들(1211, 1213)에 Rtt/2의 종단 저항을 제공한다. 모듈 저항부(1240)는 전원전압(Vtt)과 저항(Rtt/2)를 포함한다.
커맨드/어드레스 레지스터(1210)와 제2 에지부(1209) 사이에 위치하는 메모리 장치들(1251~1154, 1261~1264)의 배치도 메모리 장치들(1221~1225, 1231~1235)의 배치와 실질적으로 유사하므로 이에 대한 상세한 설명은 생략한다. 또한 메모리 장치들(1254, 1264) 사이에 배치되는 모듈 저항부(1270)의 구성도 모듈 저항부(1240)와 실질적으로 동일하다.
도 18은 도 16의 메모리 모듈에서 제1 메모리 장치들과 모듈 저항부의 다른 배치를 나타내는 예이다.
도 16 및 도 18을 참조하면, 커맨드/어드레스 레지스터(1210)와 제1 에지부(1207) 사이에 배치되는 메모리 장치들(1221~1225, 1231~1235)은 제1 그룹의 메모리 장치들이라 하고, 커맨드/어드레스 레지스터(1210)와 제2 에지부(1209) 사이에 배치되는 메모리 장치들(1251~1254, 1261~1264)은 제2 그룹의 메모리 장치들이라 한다. 또한 제1 그룹의 메모리 장치들(1221~1125, 1231~1235)은 제1 에지부(1207)에 인접하게 배치되며 제2 변(b)이 제2 방향(D2)에 평행한 제1 메모리 장치들(1225, 1235)과 제2 메모리 장치들(1221~1224, 1231~1234)을 포함하고, 제2 그룹의 메모리 장치들(1251~1254, 1261~1264)은 제2 에지부(1209)에 인접하게 배치되며 제2 변(b)이 제2(D2)에 평행한 제3 메모리 장치들(1254, 1264)과 제4 메모리 장치들(1251~1253, 1261~1263)을 포함한다. 또한 제1 메모리 장치들(1225, 1235) 중에서 모듈 탭(1206)에 더 가깝게 배치되는 메모리 장치(1235)를 제1 근접 메모리 장치라 하고 제3 메모리 장치들(1254, 1264) 중에서 모듈 탭(1206)에 더 가깝게 배치되는 메모리 장치(1264)를 제2 근접 메모리 장치라 한다. 도 18에서는 제1 메모리 장치들(1225, 1235)과 제1 모듈 저항부(1240)의 배치관계가 도시되어 있지만 제2 메모리 장치들(1254, 1264)과 제2 모듈 저항부(1270)의 배치관계도 실질적으로 동일하다. 즉, 제1 모듈 저항부(1240)는 제1 근접 메모리 장치(1235)와 모듈 탭(1206) 사이에 배치되어 커맨드/어드레스 전송선들(1211, 1213)을 종단시키고, 제2 모듈 저항부(1270)는 제2 근접 메모리 장치(1264)와 모듈 탭(1206) 사이에 배치되어 커맨드/어드레스 전송선들(1215, 1217)을 종단시킬 수 있다.
도 19는 본 발명의 다른 실시예에 따른 메모리 모듈을 나타내는 블록도이다.
도 19를 참조하면, 메모리 모듈(1300)은 회로 기판(1305)에 배치되는(실장되는) 직사각형 형태의 복수의 메모리 장치들(1311~1319, 1321~1329) 및 모듈 저항부(1330)를 포함할 수 있다.
여기서 회로 기판(1305)은 제1 방향(D1)의 제1 에지부(1307) 및 제2 에지부(1309) 사이에서 제1 방향(D1)과 수직인 제2 방향(D2)으로 연장된다. 복수의 메모리 장치들(1311~1319, 1321~1329)은 제1 에지부(407)와 제2 에지부(409) 사이에서 복수의 행들로 배치된다. 복수의 메모리 장치들(1311~1319, 1321~1329)은 각각 상응하는 데이터 전송선을 통하여 상응하는 데이터를 수신할 수 있다. 메모리 장치들(1311~1319)은 커맨드/어드레스 전송선(1341)을 통하여 외부의 메모리 컨트롤러로부터 제공되는 커맨드/어드레스 신호(CA)를 수신하고, 메모리 장치들(1321~1329)은 커맨드/어드레스 전송선(1342)을 통하여 외부의 메모리 컨트롤러로부터 제공되는 커맨드/어드레스 신호(CA)를 수신할 수 있다.
커맨드/어드레스 전송선들(1341, 1342)은 제1 에지부(137)에 인접하게 배치되는 메모리 장치들(1319, 1329) 사이에 배치되며 Rtt/2의 종단 저항을 제공하는 모듈 저항부(1330)에 공통으로 연결되어 종단된다. 모듈 저항부(430)는 종단 저항(Rtt/2)과 전원 전압(Vtt)을 포함한다. 행 단위의 메모리 장치들이 종단되는 종래의 메모리 모듈과 비교하여 볼 때, 모듈 저항부(430)의 개수가 1/4로 줄었고, 종단 저항(Rtt/2)의 저항값도 절반으로 감소하였고 모듈 저항부(1330)가 제1 또는 제2 에지부(1307, 1309)가 아닌 제1 에지부(1307)에 인접한 메모리 장치들(1319, 1329) 사이에 배치되므로 메모리 모듈(1300)의 공간을 더 확보할 수 있고, 사용자와의 접촉에 의한 데미지를 감소시킬 숭 있다. 커맨드/어드레스 전송선들(1341, 1342)은 메모리 장치들(1311~1319, 1321~1329)과 플라이-바이(fly-by) 데이지 체인(daisy chain) 토폴로지(topology)로 연결된다.
실시예에 있어서, 메모리 모듈(1300)은 UDIMM(unregistered dual in-line memory module)일 수 있고, 메모리 장치들(1311~1319, 1321~1329) 각각은 DDR4(duel data rate4) DRAM일 수 있다. 또한 메모리 장치들(1311~1319, 1321~1329)은 동일 랭크에 속하여 동일한 칩 선택 신호(CS)에 의하여 활성화될 수 있다.
도 19의 메모리 모듈(1300)에서 메모리 장치들(1311~1319, 1321~1329) 각각은 도 17의 메모리 장치들(1224, 1225, 1234, 1235)과 같이 제2 방향(D2)의 제1 변(a)과 제1 방향(D1)의 제2 변(b)을 갖을 수 있다. 여기서 제2 변(b)의 길이는 제1 변(a)의 길이보다 길다. 즉 메모리 장치들(1311~1319, 1321~1329)은 직사각형 모양을 갖을 수 있다. 메모리 장치들(1311~1319, 1321~1329)을 포함하는 적어도 두 개의 인접하는 행들은 제2 방향(D2)에 수직인 제1 방향(D1)에서 하나의 메모리 장치가 다른 하나의 메모리 장치위에 놓여 있는 방식으로 배열되며, 상기 두 개의 인접하는 행들 각각은 동일한 타입의 메모리 장치들이 제2 방향(D2)을 따라서 나란히 배치된다. 메모리 장치들(1311~1319, 1321~1329)에서 제1 에지부(1307)에 인접한 제1 메모리 장치들(1319, 1329)은 제2 변(b)이 제2 방향(D2)에 평행하게 배치되고, 제1 메모리 장치들(1319, 1329)을 제외한 제2 메모리 장치들(1311~1318, 1321~1328)은 서로 다른 길이의 제1 변(a)과 제2 변(b)이 교대로 연속하여 제2 방향과 평행하게 배열되고, 상기 두 개의 인접하는 행들은 서로 다른 길이의 변들로 배열된다.
도 20은 본 발명의 일 실시예에 따른 메모리 시스템을 나타내는 도면이다.
도 20을 참조하면, 메모리 시스템(1400)은 메모리 컨트롤러(1410), 및 적어도 하나의 메모리 모듈(1420, 1430)을 포함한다.
제1 메모리 모듈(1420) 및 제2 메모리 모듈(1430)은 버스(1440)를 통하여 메모리 컨트롤러(1410)에 연결된다. 제1 메모리 모듈(1420) 및 제2 메모리 모듈(1430) 각각은 도 1 내지 도 7의 메모리 모듈들(100, 200, 300, 400, 500, 600, 700), 도 9 내지 도 12의 메모리 모듈들(700b, 700c, 800, 900) 또는 도 14, 도 16 또는 도 18의 메모리 모듈들(1100, 1200, 1300)일 수 있다.
제1 메모리 모듈(1420)은 적어도 하나의 메모리 랭크(R1, R2)를 포함하고, 제2 메모리 모듈(1430)은 적어도 하나의 메모리 랭크(R3, R4)를 포함한다. 일 실시예에서, 메모리 랭크들(R1, R2, R3, R4)은 동일한 전송선을 통하여 데이터 및/또는 어드레스 신호를 송수신하는 멀티-드롭 방식으로 연결될 수 있다. 메모리 랭크들(R1, R2, R3, R4) 각각(즉, 메모리 랭크에 포함된 반도체 메모리 장치들 각각)은 복수의 행들로 배열되고 적어도 하나의 커맨드/어드레스 레지스터에 플라이-바이 링 토폴로지나 플라이-바이 데이지 체인 토롤로지로 연결되며 Rtt/2의 종단 저항을 제공하는 적어도 하나의 모듈 저항부에 종단되어 모듈 저항부의 개수와 모듈 저항부의 저항값의 크기를 감소시킬 수 있다.
도 21은 본 발명의 실시예들에 따른 메모리 시스템을 포함하는 컴퓨팅 시스템을 나타내는 도면이다.
도 21을 참조하면, 컴퓨팅 시스템(1500)은 프로세서(1510), 시스템 컨트롤러(1520) 및 메모리 시스템(1400)을 포함한다. 컴퓨팅 시스템(1510)은 프로세서 버스(1530), 확장 버스(1540), 입력 장치(1550), 출력 장치(1560) 및 저장 장치(1570)를 더 포함할 수 있다. 메모리 시스템(1400)은 적어도 하나의 메모리 모듈(1420) 및 메모리 모듈(1420)을 제어하기 위한 메모리 컨트롤러(1410)를 포함한다. 메모리 컨트롤러(1410)는 시스템 컨트롤러(1520)에 포함될 수 있다.
프로세서(1510)는 특정 계산들 또는 태스크들을 실행하는 특정 소프트웨어를 실행하는 것과 같이 다양한 컴퓨팅 기능들을 실행할 수 있다. 예를 들어, 프로세서(1510)는 마이크로프로세서 또는 중앙 처리 장치일 수 있다. 프로세서(1510)는 어드레스 버스, 제어 버스 및/또는 데이터 버스를 포함하는 프로세서 버스(1530)를 통하여 시스템 컨트롤러(1520)에 연결될 수 있다. 시스템 컨트롤러(1520)는 주변 구성요소 상호연결(peripheral component interconnect, PCI) 버스와 같은 확장 버스(1940)에 연결된다. 이에 따라, 프로세서(1510)는 시스템 컨트롤러(1520)를 통하여 키보드 또는 마우스와 같은 하나 이상의 입력 장치(1550), 프린터 또는 디스플레이 장치와 같은 하나 이상의 출력 장치(1560), 또는 하드 디스크 드라이브, 솔리드 스테이트 드라이브 또는 CD-ROM과 같은 하나 이상의 저장 장치(1570)를 제어할 수 있다.
메모리 컨트롤러(1410)는 프로세서(1510)에 의해 제공된 명령을 수행하도록 메모리 모듈(1520)을 제어할 수 있다. 메모리 모듈(1820)은 메모리 컨트롤러(1410)로부터 제공된 데이터를 저장하고, 저장된 데이터를 메모리 컨트롤러(1410)에 제공할 수 있다. 메모리 모듈(1420)은 복수의 반도체 메모리 장치들, 예를 들어, 동적 랜덤 액세스 메모리(dynamic random access memory, DRAM), 정적 랜덤 액세스 메모리(static random access memory, SRAM), 또는 비휘발성 메모리를 포함할 수 있다.
일 실시예에 따른 컴퓨팅 시스템(1500)은 데스크 톱 컴퓨터, 노트북 컴퓨터, 워크 스테이션, 핸드헬드 디바이스 등일 수 있다.
이와 같이, 본 발명의 실시예들에 따른 메모리 모듈에서는 동일한 랭크에 포함되는 복수의 메모리 장치들이 복수의 행들로 배열되고 적어도 하나의 커맨드/어드레스 레지스터에 플라이-바이 링 토폴로지나 플라이-바이 데이지 체인 토롤로지로 연결되며 Rtt/2의 종단 저항을 제공하는 적어도 하나의 모듈 저항부에 종단되어 모듈 저항부의 개수와 모듈 저항부의 저항값의 크기를 감소시킬 수 있다.
본 발명의 실시예들은 임의의 반도체 메모리 모듈 및 메모리 시스템에 유용하게 이용될 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (20)

  1. 제1 방향의 제1 및 제2 에지부들 사이에서 상기 제1 방향과 수직인 제2 방향을 따라 연장되는 회로 기판의 중심 부분에 배치되는 적어도 하나의 커맨드/어드레스 레지스터;
    상기 적어도 하나의 커맨드/어드레스 레지스터와 상기 제1 및 제2 에지부들 사이에서 복수의 행들로 배치되는 복수의 메모리 장치들; 및
    상기 복수의 행들로 배치되는 복수의 메모리 장치들이 상기 적어도 하나의 커맨드/어드레스 레지스터로부터 커맨드/어드레스 신호를 수신하는 복수의 커맨드/어드레스 전송선들이 공통으로 종단되는 적어도 하나의 모듈 저항부를 포함하는 메모리 모듈.
  2. 제1항에 있어서, 상기 적어도 하나의 모듈 저항부는,
    상기 복수의 메모리 장치들 중 상기 커맨드/어드레스 레지스터와 제1 에지부 사이에 배치되는 제1 메모리 장치들이 상기 커맨드/어드레스 신호를 수신하는 제1 커맨드 전송선들이 공통으로 종단되며 상기 제1 에지부에 배치되는 제1 모듈 저항부; 및
    상기 복수의 메모리 장치들 중 상기 커맨드/어드레스 레지스터와 제2 에지부 사이에 배치되는 제2 메모리 장치들이 상기 커맨드/어드레스 신호를 수신하는 제2 커맨드 전송선들이 공통으로 종단되며 상기 제2 에지부에 배치되는 제2 모듈 저항부를 포함하는 것을 특징으로 하는 메모리 모듈.
  3. 제2항에 있어서, 상기 제1 모듈 저항부 및 제2 모듈 저항부는 각각 전원 전압과 종단 저항을 포함하고, 상기 종단 저항의 저항값은 상기 복수의 행으로 배치되는 메모리 장치들이 행 단위로 종단되는 경우의 저항값의 절반인 것을 특징으로 하는 메모리 모듈.
  4. 제2항에 있어서, 상기 적어도 하나의 커맨드 어드레스 레지스터는 제1 커맨드/어드레스 레지스터 및 제2 커맨드/어드레스 레지스터를 포함하고,
    상기 제1 커맨드/어드레스 레지스터는 상기 제1 커맨드/어드레스 전송선들을 통하여 상기 제1 메모리 장치들에 상기 커맨드/어드레스 신호를 전송하고,
    상기 제2 커맨드/어드레스 레지스터는 상기 제2 커맨드/어드레스 전송선들을 통하여 상기 제2 메모리 장치들에 상기 커맨드/어드레스 신호를 전송하는 것을 특징으로 하는 메모리 모듈.
  5. 제1항에 있어서, 상기 적어도 하나의 커맨드/어드레스 레지스터는 상기 커맨드/어드레스 전송선들을 통하여 상기 복수의 메모리 장치들에 플라이-바이(fly-by) 데이지-체인(daisy chain) 토폴로지(topology)로 연결되고, 상기 적어도 하나의 모듈 저항부는 상기 제1 에지부에 배치되어 상기 커맨드/어드레스 전송선들을 종단시키는 것을 특징으로 하는 메모리 모듈.
  6. 제5항에 있어서, 상기 적어도 하나의 모듈 저항부는 전원 전압과 종단 저항을 포함하고, 상기 종단 저항의 저항값은 상기 복수의 행으로 배치되는 메모리 장치들이 행단위로 종단되는 경우의 저항값의 절반인 것을 특징으로 하는 메모리 모듈.
  7. 제1항에 있어서, 상기 복수의 메모리 장치들은 동일 랭크에 속하는 것을 특징으로 하는 메모리 모듈.
  8. 제1항에 있어서, 상기 복수의 메모리 장치들은 각각 상응하는 데이터 전송선을 통하여 데이터를 수신하고, 상기 복수의 메모리 장치들은 각각 상기 상응하는 데이터 전송선에 온-다이 터미네이션 저항을 제공하는 온-다이 터미네이션 회로를 포함하는 것을 특징으로 하는 메모리 모듈.
  9. 제1항에 있어서, 상기 적어도 하나의 커맨드/어드레스 레지스터는 상기 커맨드/어드레스 신호 중 커맨드 신호와 어드레스 신호를 서로 개별적인 커맨드 전송선들과 어드레스 전송선들을 통하여 상기 복수의 메모리 장치들에 전송하고, 상기 커맨드 전송선들은 제1 모듈 저항부에 종단되고, 상기 어드레스 전송선들은 상기 제1 모듈 저항부와는 다른 제2 모듈 저항부에 종단되는 것을 특징으로 하는 메모리 모듈.
  10. 제9항에 있어서, 상기 제1 모듈 저항부 및 제2 모듈 저항부는 각각 전원 전압과 종단 저항을 포함하고, 상기 종단 저항의 저항값은 상기 복수의 행으로 배치되는 메모리 장치들이 각 행마다 종단되는 경우의 저항값의 절반인 것을 특징으로 하는 메모리 모듈.
  11. 제1항에 있어서, 상기 적어도 하나의 커맨드/어드레스 레지스터는 상기 커맨드/어드레스 신호 중 커맨드 신호와 어드레스 신호를 서로 개별적인 커맨드 전송선들과 어드레스 전송선들을 통하여 상기 복수의 메모리 장치들에 전송하고, 상기 커맨드 전송선들은 제1 모듈 저항부에 종단되고, 상기 어드레스 전송선들은 행별로 상기 제1 모듈 저항부와는 다른 제2 모듈 저항부에 연결되는 것을 특징으로 하는 메모리 모듈.
  12. 제11항에 있어서, 상기 제1 모듈 저항부 및 제2 모듈 저항부들은 각각 전원 전압과 종단 저항을 포함하고, 상기 제1 종단 저항부의 제1 종단 저항의 제1 저항값은 상기 제2 모듈 저항부의 제2 종단 저항의 제2 저항값의 절반인 것을 특징으로 하는 메모리 모듈.
  13. 제1 방향의 제1 및 제2 에지부들 사이에서 상기 제1 방향과 수직인 제2 방향을 따라 연장되는 회로 기판에 상기 제2 방향을 따라 복수의 행들로 배치되는 복수의 메모리 장치들; 및
    상기 복수의 메모리 장치들에 상기 행 단위로 커맨드/어드레스 신호를 제공하는 복수의 커맨드/어드레스 전송선들이 공통으로 종단되는 모듈 저항부를 포함하는 메모리 모듈.
  14. 제13항에 있어서, 상기 복수의 커맨드/어드레스 전송선들은 상기 복수의 메모리 장치들에 플라이-바이 데이지 체인 토폴로지로 연결되는 것을 특징으로 하는 메모리 모듈.
  15. 제14항에 있어서, 상기 모듈 저항부는 상기 제1 에지부에 배치되는 것을 특징으로 하는 메모리 모듈.
  16. 제13항에 있어서, 상기 복수의 메모리 장치들은 제1 변과 상기 제1 변에 수직이며 상기 제1 변보다 긴 제2 변을 가지는 직사각형 형태의 동일한 타입이며, 상기 복수의 메모리 장치들 중 상기 제1 에지부에 인접한 제1 메모리 장치들은 상기 제2 변이 상기 제2 방향과 평행하게 배치되고, 상기 복수의 메모리 장치들 중 상기 제1 메모리 장치들을 제외한 나머지 제2 메모리 장치들은 상기 제1 변과 상기 제2 변들이 교대로 연속하여 배열되고, 상기 복수의 행들은 서로 다른 길이의 변들로 배열되며,
    상기 적어도 하나의 모듈 저항부는 상기 제1 메모리 장치들 사이에 배치되는 메모리 모듈.
  17. 제1 방향의 제1 및 제2 에지부들 사이에서 상기 제1 방향과 수직인 제2 방향을 따라 연장되는 회로 기판의 중심 부분에 배치되는 적어도 하나의 커맨드/어드레스 레지스터;
    상기 적어도 하나의 커맨드/어드레스 레지스터와 상기 제1 및 제2 에지부들 사이에서 상기 제2 방향을 따라 복수의 행으로 배치되는 복수의 메모리 장치들; 및
    상기 복수의 메모리 장치들이 상기 적어도 하나의 커맨드/어드레스 레지스터로부터 커맨드/어드레스 신호를 수신하는 복수의 커맨드/어드레스 전송선들이 공통으로 종단되는 적어도 하나의 모듈 저항부를 포함하고,
    상기 복수의 메모리 장치들은 상기 제1 방향에 평행한 제1 변과 상기 제1 변에 수직이며 상기 제1 변보다 긴 제2 변을 가지는 직사각형 형태의 동일한 타입이며,
    상기 복수의 메모리 장치들은 상기 적어도 하나의 커맨드/어드레스 레지스터와 상기 제1 에지부 사이에 배치되는 제1 그룹의 메모리 장치들과 상기 적어도 하나의 커맨드/어드레스 레지스터와 상기 제2 에지부 사이에 배치되는 제2 그룹의 메모리 장치들을 포함하고,
    상기 제1 그룹의 메모리 장치들 중 상기 제1 에지부에 인접한 제1 메모리 장치들은 상기 제2 변이 상기 제2 방향과 평행하게 배치되고, 상기 제1 그룹의 메모리 장치들 중 상기 제1 메모리 장치들을 제외한 나머지 제2 메모리 장치들은 상기 제1 변과 상기 제2 변들이 교대로 연속하여 배열되고, 상기 복수의 행들은 서로 다른 길이의 변들로 배열되며,
    상기 제2 그룹의 메모리 장치들 중 상기 제2 에지부에 인접한 제3 메모리 장치들은 상기 제2 변이 상기 제2 방향과 평행하게 배치되고, 상기 제2 그룹의 메모리 장치들 중 상기 제3 메모리 장치들을 제외한 나머지 제4 메모리 장치들은 상기 제1 변과 상기 제2 변들이 교대로 연속하여 배열되고, 상기 복수의 행들은 서로 다른 길이의 변들로 배열되며,
    상기 적어도 하나의 모듈 저항부는 상기 제1 메모리 장치들 사이에 배치되는 제1 모듈 저항부와 상기 제3 메모리 장치들 사이에 배치되는 제2 모듈 저항부를 포함하는 메모리 모듈.
  18. 제17항에 있어서,
    상기 제1 모듈 저항부에는 상기 제1 그룹의 메모리 장치들에 상기 커맨드/어드레스 신호를 전송하는 제1 커맨드/어드레스 전송선들을 공통으로 연결되어 종단되고,
    상기 제2 모듈 저항부는 상기 제2 그룹의 메모리 장치들에 상기 커맨드/어드레스 신호를 전송하는 제2 커맨드/어드레스 전송선들이 공통으로 연결되어 종단되는 것을 특징으로 하는 메모리 모듈.
  19. 제18항에 있어서, 상기 제1 모듈 저항부 및 제2 모듈 저항부는 각각 전원 전압과 종단 저항을 포함하고, 상기 종단 저항의 저항값은 상기 복수의 행으로 배치되는 메모리 장치들이 각 행마다 종단되는 경우의 저항값의 절반인 것을 특징으로 하는 메모리 모듈.
  20. 제1 방향의 제1 및 제2 에지부들 사이에서 상기 제1 방향과 수직인 제2 방향을 따라 연장되는 회로 기판의 중심 부분에 배치되는 적어도 하나의 커맨드/어드레스 레지스터;
    상기 적어도 하나의 커맨드/어드레스 레지스터와 상기 제1 및 제2 에지부들 사이에서 상기 제2 방향을 따라 복수의 행으로 배치되는 복수의 메모리 장치들; 및
    상기 복수의 메모리 장치들이 상기 적어도 하나의 커맨드/어드레스 레지스터로부터 커맨드/어드레스 신호를 수신하는 복수의 커맨드/어드레스 전송선들이 공통으로 종단되는 적어도 하나의 모듈 저항부를 포함하고,
    상기 복수의 메모리 장치들은 상기 제1 방향에 평행한 제1 변과 상기 제1 변에 수직이며 상기 제1 변보다 긴 제2 변을 가지는 직사각형 형태의 동일한 타입이며,
    상기 복수의 메모리 장치들은 상기 적어도 하나의 커맨드/어드레스 레지스터와 상기 제1 에지부 사이에 배치되는 제1 그룹의 메모리 장치들과 상기 적어도 하나의 커맨드/어드레스 레지스터와 상기 제2 에지부 사이에 배치되는 제2 그룹의 메모리 장치들을 포함하고,
    상기 제1 그룹의 메모리 장치들 중 상기 제1 에지부에 인접한 제1 메모리 장치들은 상기 제2 변이 상기 제2 방향과 평행하게 배치되고, 상기 제1 그룹의 메모리 장치들 중 상기 제1 메모리 장치들을 제외한 나머지 제2 메모리 장치들은 상기 제1 변과 상기 제2 변들이 교대로 연속하여 배열되고, 상기 복수의 행들은 서로 다른 길이의 변들로 배열되며,
    상기 제2 그룹의 메모리 장치들 중 상기 제2 에지부에 인접한 제3 메모리 장치들은 상기 제2 변이 상기 제2 방향과 평행하게 배치되고, 상기 제2 그룹의 메모리 장치들 중 상기 제3 메모리 장치들을 제외한 나머지 제4 메모리 장치들은 상기 제1 변과 상기 제2 변들이 교대로 연속하여 배열되고, 상기 복수의 행들은 서로 다른 길이의 변들로 배열되며,
    상기 적어도 하나의 모듈 저항부는 상기 제1 메모리 장치들 중 상기 제2 방향의 에지부에 배치되는 모듈 탭과 상기 모듈 탭에 더 가깝게 배치되는 제1 근접 메모리 장치 사이에 배치되는 제1 모듈 저항부와 상기 제3 메모리 장치들 중 상기 모듈 탭에 더 가깝게 배치되는 제2 근접 메모리 장치와 상기 모듈 탭 사이에 배치되는 제2 모듈 저항부를 포함하는 메모리 모듈.
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