JP2002023900A - 短いループスルー方式のメモリシステム構成を有するメモリモジュール - Google Patents
短いループスルー方式のメモリシステム構成を有するメモリモジュールInfo
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- 238000012545 processing Methods 0.000 description 2
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Abstract
(57)【要約】
【課題】 全体チャンネルの長さを短縮させて高速動作
に適し、またボードとモジュールコネクタとのシステム
製作コストを減少する短いループスルー方式のメモリバ
スシステムの構成を可能にするメモリモジュールを提供
する。 【解決手段】 メモリモジュール（３３）の前面の一辺
及び後面の一辺に位置しシステムボード上のコネクタと
連結するためのタップ（３８）と、メモリモジュール
（３３）の相異なる二つの信号層を連結するための複数
のビア（３６）と、各ビア（３６）を通じて前面のタッ
プ（３８）から後面のタップ（３８）まで拡張される複
数のデータバス（３７）を具備する。各データバス（３
７）には少なくとも一つのメモリ装置（３５）が連結さ
れる。各データバス（３７）は、タップ（３８）が形成
されるメモリモジュール（３３）の一辺の方向と垂直方
向に形成されることが望ましい。
に適し、またボードとモジュールコネクタとのシステム
製作コストを減少する短いループスルー方式のメモリバ
スシステムの構成を可能にするメモリモジュールを提供
する。 【解決手段】 メモリモジュール（３３）の前面の一辺
及び後面の一辺に位置しシステムボード上のコネクタと
連結するためのタップ（３８）と、メモリモジュール
（３３）の相異なる二つの信号層を連結するための複数
のビア（３６）と、各ビア（３６）を通じて前面のタッ
プ（３８）から後面のタップ（３８）まで拡張される複
数のデータバス（３７）を具備する。各データバス（３
７）には少なくとも一つのメモリ装置（３５）が連結さ
れる。各データバス（３７）は、タップ（３８）が形成
されるメモリモジュール（３３）の一辺の方向と垂直方
向に形成されることが望ましい。
Description
【０００１】
【発明の属する技術分野】本発明はメモリモジュールに
係り、特に短いループスルー方式のメモリシステム構成
を有するメモリモジュールに関する。
係り、特に短いループスルー方式のメモリシステム構成
を有するメモリモジュールに関する。
【０００２】
【従来の技術】いままでメモリ装置は主に高集積化及び
これによる大容量化に重点をおいて発展してきた。一
方、コンピュータシステムの中心になる中央処理装置は
主に高速化に重点をおいて発展してきた。その結果、コ
ンピュータシステムで中央処理装置とメモリ装置との動
作速度の差が益々大きくなり、最近はメモリ装置の動作
速度が全体コンピュータシステムの性能を制限する主要
因になっている。
これによる大容量化に重点をおいて発展してきた。一
方、コンピュータシステムの中心になる中央処理装置は
主に高速化に重点をおいて発展してきた。その結果、コ
ンピュータシステムで中央処理装置とメモリ装置との動
作速度の差が益々大きくなり、最近はメモリ装置の動作
速度が全体コンピュータシステムの性能を制限する主要
因になっている。
【０００３】これにより、コンピュータシステムの動作
速度を向上させるために高速メモリ装置に対する研究だ
けでなく高性能メモリシステムに対する研究が続いてい
る。高性能メモリシステムとは、単位時間により多くの
データを入出力できるメモリ構成方法を意味する。メモ
リシステムの高速化のためには何よりも先ず高速メモリ
装置が開発されねばならないが、これと共にメモリ装置
とこの外部を連結する入出力インターフェースを高速化
できるモジュール及びバスの構造も非常に重要である。
速度を向上させるために高速メモリ装置に対する研究だ
けでなく高性能メモリシステムに対する研究が続いてい
る。高性能メモリシステムとは、単位時間により多くの
データを入出力できるメモリ構成方法を意味する。メモ
リシステムの高速化のためには何よりも先ず高速メモリ
装置が開発されねばならないが、これと共にメモリ装置
とこの外部を連結する入出力インターフェースを高速化
できるモジュール及びバスの構造も非常に重要である。
【０００４】一般に使われる従来のメモリシステムのバ
ス構造は、スタブ(Stub)方式及びループスルー(Loop-th
rough)方式に区分される。図１は従来のスタブ方式のメ
モリバス構造を示す図面であり、図２は従来のループス
ルー方式のメモリバス構造を示す図面である。図１を参
照すれば、従来のスタブ方式のメモリバス構造ではバス
１１がシステムボード上に位置し、メモリモジュール１
３上の各メモリ装置１５はモジュール１３上のスタブ１
７を通じてバス１１に連結される。スタブ１７はモジュ
ールソケット１９を経由してバス１１から分岐される形
態を有する。
ス構造は、スタブ(Stub)方式及びループスルー(Loop-th
rough)方式に区分される。図１は従来のスタブ方式のメ
モリバス構造を示す図面であり、図２は従来のループス
ルー方式のメモリバス構造を示す図面である。図１を参
照すれば、従来のスタブ方式のメモリバス構造ではバス
１１がシステムボード上に位置し、メモリモジュール１
３上の各メモリ装置１５はモジュール１３上のスタブ１
７を通じてバス１１に連結される。スタブ１７はモジュ
ールソケット１９を経由してバス１１から分岐される形
態を有する。
【０００５】図２を参照すれば、従来のループスルー方
式のメモリバス構造ではメモリモジュール２３上の各メ
モリ装置２５は、スタブがなく、モジュール２３上のバ
ス２７に連続的に直接連結される。モジュール２３上の
バス２７はモジュールソケット２９を経由してシステム
ボード上に位置するバス２１に連結される。図１及び図
２でバス１１、２１はメモリコントローラ１０、２０に
連結される。
式のメモリバス構造ではメモリモジュール２３上の各メ
モリ装置２５は、スタブがなく、モジュール２３上のバ
ス２７に連続的に直接連結される。モジュール２３上の
バス２７はモジュールソケット２９を経由してシステム
ボード上に位置するバス２１に連結される。図１及び図
２でバス１１、２１はメモリコントローラ１０、２０に
連結される。
【０００６】図１に示した従来のスタブ方式のバス構造
ではチャンネル、すなわちバス１１の全体長さが短いた
めにチャンネルでの信号伝達遅延時間が短くて電磁波干
渉も少ない。しかしスタブ構造によりチャンネル上に不
連続性とインピーダンス不整合が発生し、これにより反
射波雑音が生じる。高速動作において反射波雑音の影響
によりチャンネル上の信号の波形に深刻なひずみが発生
する。すなわち、スタブ方式のバス構造ではチャンネル
上の反射波雑音により信号忠実度が低下する。
ではチャンネル、すなわちバス１１の全体長さが短いた
めにチャンネルでの信号伝達遅延時間が短くて電磁波干
渉も少ない。しかしスタブ構造によりチャンネル上に不
連続性とインピーダンス不整合が発生し、これにより反
射波雑音が生じる。高速動作において反射波雑音の影響
によりチャンネル上の信号の波形に深刻なひずみが発生
する。すなわち、スタブ方式のバス構造ではチャンネル
上の反射波雑音により信号忠実度が低下する。
【０００７】したがって、スタブ方式のバス構造ではチ
ャンネル上の反射波雑音により信号忠実度が低下する現
象を緩和させるために一般的にバス上にスタブ抵抗が使
われる。これによってメモリコントローラ１０内部のド
ライバーの駆動電圧とメモリ装置１５の内部のドライバ
ーの駆動電圧とが大きくなり、これにより消費電力が増
加する短所がある。
ャンネル上の反射波雑音により信号忠実度が低下する現
象を緩和させるために一般的にバス上にスタブ抵抗が使
われる。これによってメモリコントローラ１０内部のド
ライバーの駆動電圧とメモリ装置１５の内部のドライバ
ーの駆動電圧とが大きくなり、これにより消費電力が増
加する短所がある。
【０００８】一方、図２に示した従来のループスルー方
式のバス構造では、システムボード上に位置するバス２
１とモジュール２３上のバス２７とから構成されるチャ
ンネル全体が均一なインピーダンスを有するように構成
されるのでインピーダンス不整合が減少し、これにより
反射波雑音がスタブ方式に比べて大きく減少する。また
スタブとスタブ抵抗が使われないので、メモリコントロ
ーラ２０の内部のドライバーの駆動電圧とメモリ装置２
５の内部のドライバーの駆動電圧とが小さくなり消費電
力も減少する長所がある。したがってこのような長所が
あるので、一般的に図２に示したループスルー方式のバ
ス構造が図１に示したスタブ方式のバス構造に比べて高
速動作に、より適していることが知られている。
式のバス構造では、システムボード上に位置するバス２
１とモジュール２３上のバス２７とから構成されるチャ
ンネル全体が均一なインピーダンスを有するように構成
されるのでインピーダンス不整合が減少し、これにより
反射波雑音がスタブ方式に比べて大きく減少する。また
スタブとスタブ抵抗が使われないので、メモリコントロ
ーラ２０の内部のドライバーの駆動電圧とメモリ装置２
５の内部のドライバーの駆動電圧とが小さくなり消費電
力も減少する長所がある。したがってこのような長所が
あるので、一般的に図２に示したループスルー方式のバ
ス構造が図１に示したスタブ方式のバス構造に比べて高
速動作に、より適していることが知られている。
【０００９】しかし図２で分かるように、ループスルー
方式のバス構造では図１に示した従来のスタブ方式のバ
ス構造に比べて全体チャンネルの長さが非常に長くなる
短所がある。これによってチャンネル上で信号伝達遅延
時間が長くなり、電磁波干渉も大きくなって結局高速動
作性能が制限される。また図２に示したループスルー方
式では、図１に示したスタブ方式に比べてチャンネル
に、より多くのメモリ装置が装着されるために、容量負
荷が大きくなってチャンネルのインピーダンスが低くな
り、このような低いチャンネルインピーダンスはプリン
ト回路板（PCB）とモジュールコネクタとのシステム製
作コストを増加させる要因になる。
方式のバス構造では図１に示した従来のスタブ方式のバ
ス構造に比べて全体チャンネルの長さが非常に長くなる
短所がある。これによってチャンネル上で信号伝達遅延
時間が長くなり、電磁波干渉も大きくなって結局高速動
作性能が制限される。また図２に示したループスルー方
式では、図１に示したスタブ方式に比べてチャンネル
に、より多くのメモリ装置が装着されるために、容量負
荷が大きくなってチャンネルのインピーダンスが低くな
り、このような低いチャンネルインピーダンスはプリン
ト回路板（PCB）とモジュールコネクタとのシステム製
作コストを増加させる要因になる。
【００１０】
【発明が解決しようとする課題】従って本発明が解決し
ようとする技術的課題は、全体チャンネルの長さを縮め
て高速動作に適し、またPCBとモジュールコネクタとの
システム製作コストを減少することができる短いループ
スルー方式のメモリシステム構成を可能にするメモリモ
ジュールを提供することにある。
ようとする技術的課題は、全体チャンネルの長さを縮め
て高速動作に適し、またPCBとモジュールコネクタとの
システム製作コストを減少することができる短いループ
スルー方式のメモリシステム構成を可能にするメモリモ
ジュールを提供することにある。
【００１１】
【課題を解決するための手段】前記技術的課題を達成す
るために、メモリモジュールの前面の一辺及び後面の一
辺に位置しシステムボード上のコネクタと連結するため
のタップと、メモリモジュールの相異なる二つの信号層
を連結するための複数のビアと、各ビアを通じて前面の
タップから後面のタップまで拡張される複数のデータバ
スを具備し、各データバスには少なくとも一つのメモリ
装置が連結されることを特徴とする本発明に係るメモリ
モジュールが提供される。各データバスは、タップが形
成されるメモリモジュールの一辺の方向と垂直方向に形
成される。また、前面のタップが各データバスのための
入力ピンを具備し、後面のタップが各データバスのため
の出力ピンを具備する。
るために、メモリモジュールの前面の一辺及び後面の一
辺に位置しシステムボード上のコネクタと連結するため
のタップと、メモリモジュールの相異なる二つの信号層
を連結するための複数のビアと、各ビアを通じて前面の
タップから後面のタップまで拡張される複数のデータバ
スを具備し、各データバスには少なくとも一つのメモリ
装置が連結されることを特徴とする本発明に係るメモリ
モジュールが提供される。各データバスは、タップが形
成されるメモリモジュールの一辺の方向と垂直方向に形
成される。また、前面のタップが各データバスのための
入力ピンを具備し、後面のタップが各データバスのため
の出力ピンを具備する。
【００１２】望ましい一実施例（第1実施例）によれ
ば、メモリモジュールは、ビア中の一つを通じて前面の
タップから後面のタップまで拡張される制御及びアドレ
スバスと、制御及びアドレスバスの所定の地点から分岐
され、メモリ装置に共通連結される制御及びアドレスス
タブとをさらに具備する。第１実施例で、分岐点には制
御及びアドレススタブを駆動するためのバッファやレジ
スターを具備する。また、第１実施例で、制御及びアド
レススタブはタップが形成されるメモリモジュールの一
辺の方向と同じ方向に形成され、制御及びアドレスバス
はタップが形成されるメモリモジュールの一辺の方向と
垂直方向に形成されることが望ましい。
ば、メモリモジュールは、ビア中の一つを通じて前面の
タップから後面のタップまで拡張される制御及びアドレ
スバスと、制御及びアドレスバスの所定の地点から分岐
され、メモリ装置に共通連結される制御及びアドレスス
タブとをさらに具備する。第１実施例で、分岐点には制
御及びアドレススタブを駆動するためのバッファやレジ
スターを具備する。また、第１実施例で、制御及びアド
レススタブはタップが形成されるメモリモジュールの一
辺の方向と同じ方向に形成され、制御及びアドレスバス
はタップが形成されるメモリモジュールの一辺の方向と
垂直方向に形成されることが望ましい。
【００１３】望ましい第２実施例によれば、メモリモジ
ュールは、ビア中の一つを通じて前面のタップから後面
のタップまで拡張される制御及びアドレスバスと、制御
及びアドレスバスの所定の地点から分岐され、メモリモ
ジュールの前面上にマウントされるメモリ装置に共通連
結される第１制御及びアドレススタブと、制御及びアド
レスバスの他の所定の地点から分岐され、メモリモジュ
ールの後面上にマウントされるメモリ装置に共通連結さ
れる第２制御及びアドレススタブとをさらに具備する。
ュールは、ビア中の一つを通じて前面のタップから後面
のタップまで拡張される制御及びアドレスバスと、制御
及びアドレスバスの所定の地点から分岐され、メモリモ
ジュールの前面上にマウントされるメモリ装置に共通連
結される第１制御及びアドレススタブと、制御及びアド
レスバスの他の所定の地点から分岐され、メモリモジュ
ールの後面上にマウントされるメモリ装置に共通連結さ
れる第２制御及びアドレススタブとをさらに具備する。
【００１４】第２実施例で、分岐点には第１制御及びア
ドレススタブを駆動するためのバッファやレジスターが
具備されて、他の分岐点には第２制御及びアドレススタ
ブを駆動するためのバッファやレジスターが具備され
る。また第２実施例で、第１制御およびアドレススタブ
並びに第２制御及びアドレススタブはタップが形成され
るメモリモジュールの一辺の方向と同じ方向に形成さ
れ、制御及びアドレスバスはタップが形成されるメモリ
モジュールの一辺の方向と垂直方向に形成されることが
望ましい。
ドレススタブを駆動するためのバッファやレジスターが
具備されて、他の分岐点には第２制御及びアドレススタ
ブを駆動するためのバッファやレジスターが具備され
る。また第２実施例で、第１制御およびアドレススタブ
並びに第２制御及びアドレススタブはタップが形成され
るメモリモジュールの一辺の方向と同じ方向に形成さ
れ、制御及びアドレスバスはタップが形成されるメモリ
モジュールの一辺の方向と垂直方向に形成されることが
望ましい。
【００１５】望ましい第３実施例によれば、メモリモジ
ュールは、ビア中の一つを通じて前面のタップから後面
のタップまで拡張される制御及びアドレスバスと、制御
及びアドレスバスの所定の地点から分岐される制御及び
アドレススタブとをさらに具備し、メモリモジュールの
前面上にマウントされるメモリ装置とメモリモジュール
の後面上にマウントされるメモリ装置が制御及びアドレ
ススタブに共通連結される。第３実施例では、分岐点に
は制御及びアドレススタブを駆動するためのバッファや
レジスターが具備される。また第３実施例で、制御及び
アドレススタブはタップが形成されるメモリモジュール
の一辺の方向と同じ方向に形成され、制御及びアドレス
バスはタップが形成されるメモリモジュールの一辺の方
向と垂直方向に形成されることが望ましい。
ュールは、ビア中の一つを通じて前面のタップから後面
のタップまで拡張される制御及びアドレスバスと、制御
及びアドレスバスの所定の地点から分岐される制御及び
アドレススタブとをさらに具備し、メモリモジュールの
前面上にマウントされるメモリ装置とメモリモジュール
の後面上にマウントされるメモリ装置が制御及びアドレ
ススタブに共通連結される。第３実施例では、分岐点に
は制御及びアドレススタブを駆動するためのバッファや
レジスターが具備される。また第３実施例で、制御及び
アドレススタブはタップが形成されるメモリモジュール
の一辺の方向と同じ方向に形成され、制御及びアドレス
バスはタップが形成されるメモリモジュールの一辺の方
向と垂直方向に形成されることが望ましい。
【００１６】望ましい第４実施例によれば、メモリモジ
ュールは、ループスルー形態で形成され、タップの一ピ
ンからタップの他のピンまで拡張され、メモリ装置に共
通連結される制御及びアドレスバスをさらに具備する。
第４実施例で、制御及びアドレスバスは、タップが形成
されるメモリモジュールの一辺の方向と同じ方向に形成
されることが望ましい。
ュールは、ループスルー形態で形成され、タップの一ピ
ンからタップの他のピンまで拡張され、メモリ装置に共
通連結される制御及びアドレスバスをさらに具備する。
第４実施例で、制御及びアドレスバスは、タップが形成
されるメモリモジュールの一辺の方向と同じ方向に形成
されることが望ましい。
【００１７】望ましい第５実施例によれば、メモリモジ
ュールは、ビアを通じてメモリモジュールの前面及び後
面を通るループスルー形態で形成され、タップの一ピン
からタップの他のピンまで拡張される制御及びアドレス
バスをさらに具備し、メモリモジュールの前面上にマウ
ントされるメモリ装置とメモリモジュールの後面上にマ
ウントされるメモリ装置とが制御及びアドレスバスに共
通連結される。第５実施例で、制御及びアドレスバス
は、タップが形成されるメモリモジュールの一辺の方向
と同じ方向に形成されることが望ましい。
ュールは、ビアを通じてメモリモジュールの前面及び後
面を通るループスルー形態で形成され、タップの一ピン
からタップの他のピンまで拡張される制御及びアドレス
バスをさらに具備し、メモリモジュールの前面上にマウ
ントされるメモリ装置とメモリモジュールの後面上にマ
ウントされるメモリ装置とが制御及びアドレスバスに共
通連結される。第５実施例で、制御及びアドレスバス
は、タップが形成されるメモリモジュールの一辺の方向
と同じ方向に形成されることが望ましい。
【００１８】
【発明の実施の形態】本発明と本発明の動作上の利点及
び本発明の実施によって達成される目的を十分に理解す
るために、本発明の望ましい実施例を例示する添付図面
及び添付図面に記載された内容を参照する。以下、添付
した図面を参照して本発明の望ましい実施例を説明する
ことによって、本発明を詳細に説明する。各図面に提示
された同じ参照符号は同じ部材を示す。
び本発明の実施によって達成される目的を十分に理解す
るために、本発明の望ましい実施例を例示する添付図面
及び添付図面に記載された内容を参照する。以下、添付
した図面を参照して本発明の望ましい実施例を説明する
ことによって、本発明を詳細に説明する。各図面に提示
された同じ参照符号は同じ部材を示す。
【００１９】図３を参照すれば、本発明に係るメモリモ
ジュール３３は、複数のメモリ装置３５、複数のビア３
６、複数のデータバス３７、及びタップ３８を具備す
る。図３ではデータバス３７が４個のチャンネルを構成
する場合が示されている。ビア３６は、メモリモジュー
ル３３の相異なる二つの信号層を連結するためのもので
ある。タップ３８はシステムボード上のコネクタ、すな
わち、モジュールソケットと連結するためのものであっ
て、メモリモジュール３３の前面の一辺及び後面の一辺
に位置する。すなわち、タップ３８は図３に示したモジ
ュール３３の前面及び後面で横方向の下辺に位置する。
タップ３８は入力ピン及び出力ピンを含む。
ジュール３３は、複数のメモリ装置３５、複数のビア３
６、複数のデータバス３７、及びタップ３８を具備す
る。図３ではデータバス３７が４個のチャンネルを構成
する場合が示されている。ビア３６は、メモリモジュー
ル３３の相異なる二つの信号層を連結するためのもので
ある。タップ３８はシステムボード上のコネクタ、すな
わち、モジュールソケットと連結するためのものであっ
て、メモリモジュール３３の前面の一辺及び後面の一辺
に位置する。すなわち、タップ３８は図３に示したモジ
ュール３３の前面及び後面で横方向の下辺に位置する。
タップ３８は入力ピン及び出力ピンを含む。
【００２０】特にデータバス３７は短いループスルー構
造を有し、各ビアを通じてモジュールの前面のタップ３
８からモジュールの後面のタップ３８まで拡張され、デ
ータバス３７の各々には少なくとも一つのメモリ装置が
連結される。図３にはデータバス３７の各々に一つのメ
モリ装置が連結された場合が示されている。すなわち、
データバス３７の各々はモジュール前面のタップ３８か
ら各メモリ装置３５まで拡張され、各ビア３６を通じて
メモリ装置３５からモジュール後面のタップ３８まで拡
張される。モジュール前面のタップ３８が各データバス
のための入力ピンを具備し、モジュール後面のタップ３
８が各データバスのための出力ピンを具備する。データ
バス３７の各々はタップ３８が形成されるモジュールの
一辺の方向と垂直方向、すなわち、縦方向に形成される
ことが望ましい。
造を有し、各ビアを通じてモジュールの前面のタップ３
８からモジュールの後面のタップ３８まで拡張され、デ
ータバス３７の各々には少なくとも一つのメモリ装置が
連結される。図３にはデータバス３７の各々に一つのメ
モリ装置が連結された場合が示されている。すなわち、
データバス３７の各々はモジュール前面のタップ３８か
ら各メモリ装置３５まで拡張され、各ビア３６を通じて
メモリ装置３５からモジュール後面のタップ３８まで拡
張される。モジュール前面のタップ３８が各データバス
のための入力ピンを具備し、モジュール後面のタップ３
８が各データバスのための出力ピンを具備する。データ
バス３７の各々はタップ３８が形成されるモジュールの
一辺の方向と垂直方向、すなわち、縦方向に形成される
ことが望ましい。
【００２１】図４は、図３に示した本発明に係るメモリ
モジュールを使用して構成された短いループスルー方式
のメモリバス構造を示す図面である。図４を参照すれ
ば、本発明に係るメモリモジュール３３を使用した短い
ループスルー方式のメモリバス構造では、モジュール３
３上のデータバス３７の各々がタップ(図３の３８)と接
触するモジュールソケット４９を経由してシステムボー
ド上のデータバス４１の各々に連結される。システムボ
ード上のデータバス４１の各々はメモリコントローラ４
０に連結される。
モジュールを使用して構成された短いループスルー方式
のメモリバス構造を示す図面である。図４を参照すれ
ば、本発明に係るメモリモジュール３３を使用した短い
ループスルー方式のメモリバス構造では、モジュール３
３上のデータバス３７の各々がタップ(図３の３８)と接
触するモジュールソケット４９を経由してシステムボー
ド上のデータバス４１の各々に連結される。システムボ
ード上のデータバス４１の各々はメモリコントローラ４
０に連結される。
【００２２】以上のように図３に示した本発明に係るメ
モリモジュールは、スタブを使用せずにメモリ装置３５
がデータバス３７に直接連結されるループスルー方式を
採用する。しかし、本発明に係るメモリモジュールはデ
ータバス３７がモジュール３３の縦方向に配置される短
いループスルー方式のデータバス構造を有するので、図
２に示した従来のループスルー方式に比べて全体チャン
ネルの長さを大きく縮める。以下、図３に示した本発明
に係るメモリモジュールの多様な実施及び応用例を詳細
に説明する。
モリモジュールは、スタブを使用せずにメモリ装置３５
がデータバス３７に直接連結されるループスルー方式を
採用する。しかし、本発明に係るメモリモジュールはデ
ータバス３７がモジュール３３の縦方向に配置される短
いループスルー方式のデータバス構造を有するので、図
２に示した従来のループスルー方式に比べて全体チャン
ネルの長さを大きく縮める。以下、図３に示した本発明
に係るメモリモジュールの多様な実施及び応用例を詳細
に説明する。
【００２３】図５は、図３に示した本発明に係るメモリ
モジュールの第１実施例を示す図面である。図５を参照
すれば、本発明の第１実施例に係るメモリモジュール５
３は、複数のメモリ装置５５、複数のビア５６、５６
a、複数のデータバス５７、制御及びアドレスバス５
２、制御及びアドレススタブ５４、タップ５８、及びス
タブ終端抵抗R１、R２を具備する。図５は、データバス
５７が短いループスルー方式で構成され、制御及びアド
レスバス５２は短いループスルーにスタブが追加された
方式で構成され、メモリモジュール５３の前面に４つの
メモリ装置が装着される場合を示す。メモリ装置５５、
ビア５６、データバス５７、及びタップ５８は図３に示
したものと同一である。したがってここでこれらについ
ての詳細な説明を省略する。
モジュールの第１実施例を示す図面である。図５を参照
すれば、本発明の第１実施例に係るメモリモジュール５
３は、複数のメモリ装置５５、複数のビア５６、５６
a、複数のデータバス５７、制御及びアドレスバス５
２、制御及びアドレススタブ５４、タップ５８、及びス
タブ終端抵抗R１、R２を具備する。図５は、データバス
５７が短いループスルー方式で構成され、制御及びアド
レスバス５２は短いループスルーにスタブが追加された
方式で構成され、メモリモジュール５３の前面に４つの
メモリ装置が装着される場合を示す。メモリ装置５５、
ビア５６、データバス５７、及びタップ５８は図３に示
したものと同一である。したがってここでこれらについ
ての詳細な説明を省略する。
【００２４】制御及びアドレスバス５２は、短いループ
スルー構造を有しビア中のいずれか一つ５６aを通じて
モジュール前面のタップ５８からモジュール後面のタッ
プ５８まで拡張され、制御及びアドレスバス５２の所定
の地点xから制御及びアドレススタブ５４が分岐され
る。データバス５７の各々には一つのメモリ装置が連結
され、制御及びアドレススタブ５４にはメモリ装置５５
が全て共通連結される。
スルー構造を有しビア中のいずれか一つ５６aを通じて
モジュール前面のタップ５８からモジュール後面のタッ
プ５８まで拡張され、制御及びアドレスバス５２の所定
の地点xから制御及びアドレススタブ５４が分岐され
る。データバス５７の各々には一つのメモリ装置が連結
され、制御及びアドレススタブ５４にはメモリ装置５５
が全て共通連結される。
【００２５】制御及びアドレススタブ５４は、タップ５
８が形成されるモジュールの一辺の方向、すなわち、横
方向に形成され、各々短いループスルー形態を有するデ
ータバス５７及び制御及びアドレスバス５２はモジュー
ルの一辺の方向と垂直方向、すなわち、縦方向に形成さ
れることが望ましい。スタブ終端抵抗R１、R２の各々
は、制御及びアドレススタブ５４の両端と接地電圧VSS
との間に連結される。分岐点xには高速動作特性を向上
させるために制御及びアドレススタブ５４を駆動するバ
ッファまたはレジスターが備えられる。
８が形成されるモジュールの一辺の方向、すなわち、横
方向に形成され、各々短いループスルー形態を有するデ
ータバス５７及び制御及びアドレスバス５２はモジュー
ルの一辺の方向と垂直方向、すなわち、縦方向に形成さ
れることが望ましい。スタブ終端抵抗R１、R２の各々
は、制御及びアドレススタブ５４の両端と接地電圧VSS
との間に連結される。分岐点xには高速動作特性を向上
させるために制御及びアドレススタブ５４を駆動するバ
ッファまたはレジスターが備えられる。
【００２６】図６は、図３に示した本発明に係るメモリ
モジュールの第２実施例を示す図面であり、図７は、図
６に示したメモリモジュールの平面図を示す図面であ
る。図６及び図７を参照すれば、本発明の第２実施例に
係るメモリモジュール６３は、モジュールの前面上にマ
ウントされる複数のメモリ装置６５、モジュールの後面
上にマウントされる複数のメモリ装置６５a、モジュー
ルの相異なる二つの信号層を連結するための複数のビア
６６、６６a、複数のデータバス６７、制御及びアドレ
スバス６２、制御及びアドレススタブ６４、６４a、タ
ップ６８、及びスタブ終端抵抗R１、R２を具備する。図
６は、データバス６７が短いループスルー方式で構成さ
れ、制御及びアドレスバス６２が短いループスルーにス
タブが追加された方式で構成され、メモリモジュール６
３の前面及び後面に各４個のメモリ装置が装着される場
合を示す。
モジュールの第２実施例を示す図面であり、図７は、図
６に示したメモリモジュールの平面図を示す図面であ
る。図６及び図７を参照すれば、本発明の第２実施例に
係るメモリモジュール６３は、モジュールの前面上にマ
ウントされる複数のメモリ装置６５、モジュールの後面
上にマウントされる複数のメモリ装置６５a、モジュー
ルの相異なる二つの信号層を連結するための複数のビア
６６、６６a、複数のデータバス６７、制御及びアドレ
スバス６２、制御及びアドレススタブ６４、６４a、タ
ップ６８、及びスタブ終端抵抗R１、R２を具備する。図
６は、データバス６７が短いループスルー方式で構成さ
れ、制御及びアドレスバス６２が短いループスルーにス
タブが追加された方式で構成され、メモリモジュール６
３の前面及び後面に各４個のメモリ装置が装着される場
合を示す。
【００２７】データバス６７は各ビアを通じてモジュー
ル前面のタップ６８からモジュール後面のタップ６８ま
で拡張され、データバス６７の各々には二つのメモリ装
置が連結される。モジュールの前面上でデータバス６７
の各々に一つのメモリ装置が連結され、モジュールの後
面上でデータバス６７の各々に他の一つのメモリ装置が
連結される。すなわち、データバス６７の各々はモジュ
ール前面のタップ６８からモジュール前面上にマウント
される各メモリ装置６５まで拡張され、各ビア６６を通
じてモジュール前面上にマウントされる各メモリ装置６
５からモジュール後面上にマウントされる各メモリ装置
６５aまで拡張される。またデータバス６７の各々はモ
ジュール後面上にマウントされる各メモリ装置６５aか
らモジュール後面のタップ６８まで拡張される。
ル前面のタップ６８からモジュール後面のタップ６８ま
で拡張され、データバス６７の各々には二つのメモリ装
置が連結される。モジュールの前面上でデータバス６７
の各々に一つのメモリ装置が連結され、モジュールの後
面上でデータバス６７の各々に他の一つのメモリ装置が
連結される。すなわち、データバス６７の各々はモジュ
ール前面のタップ６８からモジュール前面上にマウント
される各メモリ装置６５まで拡張され、各ビア６６を通
じてモジュール前面上にマウントされる各メモリ装置６
５からモジュール後面上にマウントされる各メモリ装置
６５aまで拡張される。またデータバス６７の各々はモ
ジュール後面上にマウントされる各メモリ装置６５aか
らモジュール後面のタップ６８まで拡張される。
【００２８】制御及びアドレスバス６２は、ビア中の一
つ６６aを通じてモジュール前面のタップ６８からモジ
ュール後面のタップ６８まで拡張される。第１制御及び
アドレススタブ６４は、モジュール前面上で制御及びア
ドレスバス６２の所定の地点xから分岐され、モジュー
ル前面上にマウントされるメモリ装置６５に共通連結さ
れる。第２制御及びアドレススタブ６４aは、モジュー
ル後面上で制御及びアドレスバス６２の所定の地点yか
ら分岐され、モジュール後面上にマウントされるメモリ
装置６５aに共通連結される。スタブ終端抵抗R１、R２
の各々は制御及びアドレススタブ６４の両端と接地電圧
VSSとの間に連結される。また示されなかったが、制御
及びアドレススタブ６４aの両端と接地電圧VSSとの間に
もスタブ抵抗が連結される。
つ６６aを通じてモジュール前面のタップ６８からモジ
ュール後面のタップ６８まで拡張される。第１制御及び
アドレススタブ６４は、モジュール前面上で制御及びア
ドレスバス６２の所定の地点xから分岐され、モジュー
ル前面上にマウントされるメモリ装置６５に共通連結さ
れる。第２制御及びアドレススタブ６４aは、モジュー
ル後面上で制御及びアドレスバス６２の所定の地点yか
ら分岐され、モジュール後面上にマウントされるメモリ
装置６５aに共通連結される。スタブ終端抵抗R１、R２
の各々は制御及びアドレススタブ６４の両端と接地電圧
VSSとの間に連結される。また示されなかったが、制御
及びアドレススタブ６４aの両端と接地電圧VSSとの間に
もスタブ抵抗が連結される。
【００２９】一方、高速動作特性を向上させるために分
岐点xには制御及びアドレススタブ６４を駆動するバッ
ファまたはレジスターが備えられ、また分岐点yには制
御及びアドレススタブ６４aを駆動するバッファまたは
レジスターが備えられる。制御及びアドレススタブ６
４、６４aはタップ６８が形成されるモジュールの一辺
の方向、すなわち、横方向に形成され、短いループスル
ー形態を有するデータバス６７及び制御及びアドレスバ
ス６２はモジュールの一辺の方向と垂直方向、すなわ
ち、縦方向に形成されることが望ましい。
岐点xには制御及びアドレススタブ６４を駆動するバッ
ファまたはレジスターが備えられ、また分岐点yには制
御及びアドレススタブ６４aを駆動するバッファまたは
レジスターが備えられる。制御及びアドレススタブ６
４、６４aはタップ６８が形成されるモジュールの一辺
の方向、すなわち、横方向に形成され、短いループスル
ー形態を有するデータバス６７及び制御及びアドレスバ
ス６２はモジュールの一辺の方向と垂直方向、すなわ
ち、縦方向に形成されることが望ましい。
【００３０】図８は、図３に示した本発明に係るメモリ
モジュールの第３実施例を示す図面であり、図９は、図
８に示したメモリモジュールの平面図である。図８及び
図９を参照すれば、本発明の第３実施例に係るメモリモ
ジュール７３は、図６に示した第２実施例に係るメモリ
モジュール６３と同じくモジュールの前面上にマウント
される複数のメモリ装置７５、モジュールの後面上にマ
ウントされる複数のメモリ装置７５a、モジュールの相
異なる二つの信号層を連結するための複数のビア７６、
７６a、複数のデータバス７７、制御及びアドレスバス
７２、及びタップ７８を具備する。しかし第３実施例に
係るメモリモジュール７３は、第２実施例に係るメモリ
モジュール６３と違って一つの制御及びアドレススタブ
７４だけを具備する。制御及びアドレススタブ７４は、
制御及びアドレスバス７２の所定の地点xから分岐され
て連結ライン７９を通じてモジュール前面及び後面上に
マウントされるあらゆるメモリ装置７５、７５aに共通
連結される。制御及びアドレススタブ７４の両端と接地
電圧VSSとの間にはスタブ終端抵抗R１、R２が各々連結
される。他の構成要素は第２実施例に係るメモリモジュ
ール６３のものと同一なのでここでそれらの詳細な説明
を省略する。
モジュールの第３実施例を示す図面であり、図９は、図
８に示したメモリモジュールの平面図である。図８及び
図９を参照すれば、本発明の第３実施例に係るメモリモ
ジュール７３は、図６に示した第２実施例に係るメモリ
モジュール６３と同じくモジュールの前面上にマウント
される複数のメモリ装置７５、モジュールの後面上にマ
ウントされる複数のメモリ装置７５a、モジュールの相
異なる二つの信号層を連結するための複数のビア７６、
７６a、複数のデータバス７７、制御及びアドレスバス
７２、及びタップ７８を具備する。しかし第３実施例に
係るメモリモジュール７３は、第２実施例に係るメモリ
モジュール６３と違って一つの制御及びアドレススタブ
７４だけを具備する。制御及びアドレススタブ７４は、
制御及びアドレスバス７２の所定の地点xから分岐され
て連結ライン７９を通じてモジュール前面及び後面上に
マウントされるあらゆるメモリ装置７５、７５aに共通
連結される。制御及びアドレススタブ７４の両端と接地
電圧VSSとの間にはスタブ終端抵抗R１、R２が各々連結
される。他の構成要素は第２実施例に係るメモリモジュ
ール６３のものと同一なのでここでそれらの詳細な説明
を省略する。
【００３１】以上で説明した第１ないし第３実施例に係
るメモリモジュール、すなわち、データバスが短いルー
プスルー方式で構成され、制御及びアドレスバスが短い
ループスルーにスタブが追加された方式で構成されるメ
モリモジュールは、制御及びアドレスバスが比較的低い
周波数で動作する場合に適している。すなわち、最近の
高速システムでは制御及びアドレスバスをデータバスに
比べて非常に遅い速度で動作させる場合が多いために、
クロック周波数が十分に低いシステムでは第１ないし第
３実施例に係るメモリモジュールを使うことができる。
るメモリモジュール、すなわち、データバスが短いルー
プスルー方式で構成され、制御及びアドレスバスが短い
ループスルーにスタブが追加された方式で構成されるメ
モリモジュールは、制御及びアドレスバスが比較的低い
周波数で動作する場合に適している。すなわち、最近の
高速システムでは制御及びアドレスバスをデータバスに
比べて非常に遅い速度で動作させる場合が多いために、
クロック周波数が十分に低いシステムでは第１ないし第
３実施例に係るメモリモジュールを使うことができる。
【００３２】しかしクロック周波数が高くなったりモジ
ュール上のメモリ装置の個数が増加する場合には、制御
及びアドレススタブにかかる負荷が大きくなり、これに
よって信号ひずみが激しくなって信号の伝送が遅れる場
合がある。したがって、このような場合には制御及びア
ドレスバスから制御及びアドレススタブが分岐される地
点に、制御及びアドレススタブを駆動するためのバッフ
ァまたはレジスターが備わったメモリモジュールが使わ
れる。このようなモジュールではデータバスと同じく制
御及びアドレスバスも高い周波数まで動作させることが
できる。
ュール上のメモリ装置の個数が増加する場合には、制御
及びアドレススタブにかかる負荷が大きくなり、これに
よって信号ひずみが激しくなって信号の伝送が遅れる場
合がある。したがって、このような場合には制御及びア
ドレスバスから制御及びアドレススタブが分岐される地
点に、制御及びアドレススタブを駆動するためのバッフ
ァまたはレジスターが備わったメモリモジュールが使わ
れる。このようなモジュールではデータバスと同じく制
御及びアドレスバスも高い周波数まで動作させることが
できる。
【００３３】図１０は、図３に示した本発明に係るメモ
リモジュールの第４実施例を示す図面である。図１０を
参照すれば、本発明の第４実施例に係るメモリモジュー
ル８３は、モジュールの前面上にマウントされる複数の
メモリ装置８５、モジュールの相異なる二つの信号層を
連結するための複数のビア８６、８６a１、８６a２、複
数のデータバス８７、制御及びアドレスバス８２、及び
タップ８８を具備する。図１０はデータバス８７が短い
ループスルー方式で構成され、制御及びアドレスバス８
２がモジュール横方向の短いループスルー方式で構成さ
れ、メモリ装置８５が４つで構成される場合を示す。メ
モリ装置８５、ビア８６、データバス８７、及びタップ
８８は図３に示したものと同一である。したがってここ
でこれらについての詳細な説明を省略する。ここで制御
及びアドレスバス８２は、モジュール前面のタップ８８
の中央部分に入出力ピンを有して制御及びアドレスバス
８２を中心としてデータバス８７が両側に半分ずつ対称
的に配置され、メモリ装置８５がモジュールの前面上の
みにマウントされる場合を仮定した。
リモジュールの第４実施例を示す図面である。図１０を
参照すれば、本発明の第４実施例に係るメモリモジュー
ル８３は、モジュールの前面上にマウントされる複数の
メモリ装置８５、モジュールの相異なる二つの信号層を
連結するための複数のビア８６、８６a１、８６a２、複
数のデータバス８７、制御及びアドレスバス８２、及び
タップ８８を具備する。図１０はデータバス８７が短い
ループスルー方式で構成され、制御及びアドレスバス８
２がモジュール横方向の短いループスルー方式で構成さ
れ、メモリ装置８５が４つで構成される場合を示す。メ
モリ装置８５、ビア８６、データバス８７、及びタップ
８８は図３に示したものと同一である。したがってここ
でこれらについての詳細な説明を省略する。ここで制御
及びアドレスバス８２は、モジュール前面のタップ８８
の中央部分に入出力ピンを有して制御及びアドレスバス
８２を中心としてデータバス８７が両側に半分ずつ対称
的に配置され、メモリ装置８５がモジュールの前面上の
みにマウントされる場合を仮定した。
【００３４】制御及びアドレスバス８２は、タップ８８
の中央部分の一地点から拡張されて制御及びアドレスバ
ス８２を中心としてモジュールの左側にマウントされる
メモリ装置に順次に連結される。また制御及びアドレス
バス８２はビア８６a１を経てモジュール後面の左側か
ら右側まで配線される。以後、制御及びアドレスバス８
２はビア８６a２を経て制御及びアドレスバス８２を中
心としてモジュールの右側にマウントされるメモリ装置
に順次に連結され、以後、タップ８８の中央部分の他の
一地点まで拡張される。制御及びアドレスバス８２はタ
ップ８８が形成されるモジュールの一辺の方向、すなわ
ち、横方向に形成され、データバス８７はタップが形成
される方向と垂直方向、すなわち、縦方向に形成される
ことが望ましい。
の中央部分の一地点から拡張されて制御及びアドレスバ
ス８２を中心としてモジュールの左側にマウントされる
メモリ装置に順次に連結される。また制御及びアドレス
バス８２はビア８６a１を経てモジュール後面の左側か
ら右側まで配線される。以後、制御及びアドレスバス８
２はビア８６a２を経て制御及びアドレスバス８２を中
心としてモジュールの右側にマウントされるメモリ装置
に順次に連結され、以後、タップ８８の中央部分の他の
一地点まで拡張される。制御及びアドレスバス８２はタ
ップ８８が形成されるモジュールの一辺の方向、すなわ
ち、横方向に形成され、データバス８７はタップが形成
される方向と垂直方向、すなわち、縦方向に形成される
ことが望ましい。
【００３５】図１１は、図３に示した本発明に係るメモ
リモジュールの第５実施例を示す図面である。図１１を
参照すれば、本発明の第５実施例に係るメモリモジュー
ル９３は、モジュールの前面上にマウントされる複数の
メモリ装置９５、モジュールの後面上にマウントされる
複数のメモリ装置９５a、モジュールの相異なる二つの
信号層を連結するための複数のビア９６、９６a１、９
６a２、複数のデータバス９７、制御及びアドレスバス
９２、及びタップ９８を具備する。図１１はデータバス
９７が短いループスルー方式で構成され、制御及びアド
レスバス９２がモジュール横方向の短いループスルー方
式で構成され、メモリ装置９５、９５aが８つで構成さ
れる場合を示す。
リモジュールの第５実施例を示す図面である。図１１を
参照すれば、本発明の第５実施例に係るメモリモジュー
ル９３は、モジュールの前面上にマウントされる複数の
メモリ装置９５、モジュールの後面上にマウントされる
複数のメモリ装置９５a、モジュールの相異なる二つの
信号層を連結するための複数のビア９６、９６a１、９
６a２、複数のデータバス９７、制御及びアドレスバス
９２、及びタップ９８を具備する。図１１はデータバス
９７が短いループスルー方式で構成され、制御及びアド
レスバス９２がモジュール横方向の短いループスルー方
式で構成され、メモリ装置９５、９５aが８つで構成さ
れる場合を示す。
【００３６】データバス９７は、図６Ａに示した第２実
施例と同じく、各ビア９６を通じてモジュール前面のタ
ップ９８からモジュール後面のタップ９８まで拡張さ
れ、データバス９７の各々には二つのメモリ装置が連結
される。モジュールの前面上でデータバス９７の各々に
一つのメモリ装置が連結され、モジュールの後面上でデ
ータバス９７の各々に他の一つのメモリ装置が連結され
る。すなわち、データバス９７の各々はモジュール前面
のタップ９８からモジュールの前面にマウントされる各
メモリ装置９５まで拡張され、各ビア９６を通じてモジ
ュールの前面上にマウントされる各メモリ装置９５から
モジュールの後面上にマウントされる各メモリ装置９５
aまで拡張される。またデータバス９７の各々はモジュ
ールの後面上にマウントされる各メモリ装置９５aから
モジュール後面のタップ９８まで拡張される。
施例と同じく、各ビア９６を通じてモジュール前面のタ
ップ９８からモジュール後面のタップ９８まで拡張さ
れ、データバス９７の各々には二つのメモリ装置が連結
される。モジュールの前面上でデータバス９７の各々に
一つのメモリ装置が連結され、モジュールの後面上でデ
ータバス９７の各々に他の一つのメモリ装置が連結され
る。すなわち、データバス９７の各々はモジュール前面
のタップ９８からモジュールの前面にマウントされる各
メモリ装置９５まで拡張され、各ビア９６を通じてモジ
ュールの前面上にマウントされる各メモリ装置９５から
モジュールの後面上にマウントされる各メモリ装置９５
aまで拡張される。またデータバス９７の各々はモジュ
ールの後面上にマウントされる各メモリ装置９５aから
モジュール後面のタップ９８まで拡張される。
【００３７】制御及びアドレスバス９２は、タップ９８
の中央部分の一地点から拡張されて制御及びアドレスバ
ス９２を中心としてモジュール前面の左側にマウントさ
れるメモリ装置９５に順次に連結される。また制御及び
アドレスバス９２はビア９６a１を経てモジュール後面
にマウントされるメモリ装置９５aに順次に連結され
る。以後、制御及びアドレスバス９２はビア９６a２を
経て制御及びアドレスバス９２を中心としてモジュール
前面の右側にマウントされるメモリ装置９５に順次に連
結され、以後タップ９８の中央部分の他の一地点まで拡
張される。制御及びアドレスバス９２は、タップ９８が
形成されるモジュールの一辺の方向、すなわち、横方向
に形成され、データバス９７はタップが形成される方向
と垂直方向、すなわち、縦方向に形成されることが望ま
しい。
の中央部分の一地点から拡張されて制御及びアドレスバ
ス９２を中心としてモジュール前面の左側にマウントさ
れるメモリ装置９５に順次に連結される。また制御及び
アドレスバス９２はビア９６a１を経てモジュール後面
にマウントされるメモリ装置９５aに順次に連結され
る。以後、制御及びアドレスバス９２はビア９６a２を
経て制御及びアドレスバス９２を中心としてモジュール
前面の右側にマウントされるメモリ装置９５に順次に連
結され、以後タップ９８の中央部分の他の一地点まで拡
張される。制御及びアドレスバス９２は、タップ９８が
形成されるモジュールの一辺の方向、すなわち、横方向
に形成され、データバス９７はタップが形成される方向
と垂直方向、すなわち、縦方向に形成されることが望ま
しい。
【００３８】図１２は、図３に示した本発明に係るメモ
リモジュールの第６実施例を示す図面である。図１２を
参照すれば、本発明の第６実施例に係るメモリモジュー
ル１０３は、モジュールの前面上にマウントされる複数
のメモリ装置１０５-１、１０５-２、モジュールの後面
上にマウントされる複数のメモリ装置１０５a-１、１０
５a-２、モジュールの相異なる二つの信号層を連結する
ための複数のビア１０６、１０６a１、１０６a２、複数
のデータバス１０７、制御及びアドレスバス１０２、及
びタップ１０８を具備する。図１２はデータバス１０７
が短いループスルー方式で構成され、制御及びアドレス
バス１０２がモジュール横方向の短いループスルー方式
で構成され、メモリ装置１０５-１、１０５-２、１０５
a-１、１０５a-２が１６で構成される場合を示す。
リモジュールの第６実施例を示す図面である。図１２を
参照すれば、本発明の第６実施例に係るメモリモジュー
ル１０３は、モジュールの前面上にマウントされる複数
のメモリ装置１０５-１、１０５-２、モジュールの後面
上にマウントされる複数のメモリ装置１０５a-１、１０
５a-２、モジュールの相異なる二つの信号層を連結する
ための複数のビア１０６、１０６a１、１０６a２、複数
のデータバス１０７、制御及びアドレスバス１０２、及
びタップ１０８を具備する。図１２はデータバス１０７
が短いループスルー方式で構成され、制御及びアドレス
バス１０２がモジュール横方向の短いループスルー方式
で構成され、メモリ装置１０５-１、１０５-２、１０５
a-１、１０５a-２が１６で構成される場合を示す。
【００３９】データバス１０７は、各々ビア１０６を通
じてモジュール前面のタップ１０８からモジュール後面
のタップ１０８まで拡張され、データバス１０７の各々
には４つのメモリ装置が連結される。モジュールの前面
上でデータバス１０７の各々に二つのメモリ装置が連結
され、モジュールの後面上でデータバス１０７の各々に
他の二つのメモリ装置が連結される。
じてモジュール前面のタップ１０８からモジュール後面
のタップ１０８まで拡張され、データバス１０７の各々
には４つのメモリ装置が連結される。モジュールの前面
上でデータバス１０７の各々に二つのメモリ装置が連結
され、モジュールの後面上でデータバス１０７の各々に
他の二つのメモリ装置が連結される。
【００４０】すなわち、データバス１０７の各々はモジ
ュール前面のタップ１０８からモジュールの前面にマウ
ントされる第１メモリ装置１０５-１まで拡張され、第
１メモリ装置１０５-１から隣りの第２メモリ装置１０
５-２まで拡張される。またデータバス１０７の各々は
各ビア１０６を通じてモジュールの前面にマウントされ
る第２メモリ装置１０５-２からモジュールの後面にマ
ウントされる第３メモリ装置１０５a-２まで拡張され
る。またデータバス１０７の各々は第３メモリ装置１０
５a-２から隣りの第４メモリ装置１０５a-１まで拡張さ
れ、第４メモリ装置１０５a-１からモジュール後面のタ
ップ１０８まで拡張される。図１２でデータバス１０７
の各々に４つのメモリ装置が連結された場合が示されて
いるが、それ以上が連結できることは明らかである。
ュール前面のタップ１０８からモジュールの前面にマウ
ントされる第１メモリ装置１０５-１まで拡張され、第
１メモリ装置１０５-１から隣りの第２メモリ装置１０
５-２まで拡張される。またデータバス１０７の各々は
各ビア１０６を通じてモジュールの前面にマウントされ
る第２メモリ装置１０５-２からモジュールの後面にマ
ウントされる第３メモリ装置１０５a-２まで拡張され
る。またデータバス１０７の各々は第３メモリ装置１０
５a-２から隣りの第４メモリ装置１０５a-１まで拡張さ
れ、第４メモリ装置１０５a-１からモジュール後面のタ
ップ１０８まで拡張される。図１２でデータバス１０７
の各々に４つのメモリ装置が連結された場合が示されて
いるが、それ以上が連結できることは明らかである。
【００４１】制御及びアドレスバス１０２は、タップ１
０８の中央部分の一地点から拡張されて制御及びアドレ
スバス１０２を中心としてモジュール前面の左側にマウ
ントされるメモリ装置１０５-１、１０５-２に順次に連
結される。また制御及びアドレスバス１０２はビア１０
６a１を経てモジュール後面にマウントされるメモリ装
置１０５a-１、１０５a-２に順次に連結される。以後、
制御及びアドレスバス１０２は、ビア１０６a２を経て
制御及びアドレスバス１０２を中心としてモジュール前
面の右側にマウントされるメモリ装置１０５-１、１０
５-２に順次に連結され、以後、タップ１０８の中央部
分の他の一地点まで拡張される。
０８の中央部分の一地点から拡張されて制御及びアドレ
スバス１０２を中心としてモジュール前面の左側にマウ
ントされるメモリ装置１０５-１、１０５-２に順次に連
結される。また制御及びアドレスバス１０２はビア１０
６a１を経てモジュール後面にマウントされるメモリ装
置１０５a-１、１０５a-２に順次に連結される。以後、
制御及びアドレスバス１０２は、ビア１０６a２を経て
制御及びアドレスバス１０２を中心としてモジュール前
面の右側にマウントされるメモリ装置１０５-１、１０
５-２に順次に連結され、以後、タップ１０８の中央部
分の他の一地点まで拡張される。
【００４２】制御及びアドレスバス１０２はタップ１０
８が形成されるモジュールの一辺の方向、すなわち、横
方向に形成され、データバス１０７はタップが形成され
る方向と垂直方向、すなわち、縦方向に形成されること
が望ましい。以上で説明した第４ないし第６実施例に係
るメモリモジュール、すなわち、データバスだけでなく
制御及びアドレスバスも完全な短いループスルー方式で
構成されるメモリモジュールは、バッファやレジスター
のような別の装置がなくて、高い周波数まで高速動作を
することがでる長所がある。
８が形成されるモジュールの一辺の方向、すなわち、横
方向に形成され、データバス１０７はタップが形成され
る方向と垂直方向、すなわち、縦方向に形成されること
が望ましい。以上で説明した第４ないし第６実施例に係
るメモリモジュール、すなわち、データバスだけでなく
制御及びアドレスバスも完全な短いループスルー方式で
構成されるメモリモジュールは、バッファやレジスター
のような別の装置がなくて、高い周波数まで高速動作を
することがでる長所がある。
【００４３】以上で説明したように、図３に示した本発
明に係るメモリモジュールは図５ないし図１２に示した
実施例のように多様に応用することができる。一方、前
述したように本発明に係るメモリモジュールは、スタブ
を使用せずにメモリ装置がデータバスに直接連結される
ループスルー方式を採用する。しかし、本発明に係るメ
モリモジュールではデータバスがモジュールの縦方向に
配置されるので、図２に示した従来のループスルー方式
に比べて全体チャンネルの長さは大きく縮まる。
明に係るメモリモジュールは図５ないし図１２に示した
実施例のように多様に応用することができる。一方、前
述したように本発明に係るメモリモジュールは、スタブ
を使用せずにメモリ装置がデータバスに直接連結される
ループスルー方式を採用する。しかし、本発明に係るメ
モリモジュールではデータバスがモジュールの縦方向に
配置されるので、図２に示した従来のループスルー方式
に比べて全体チャンネルの長さは大きく縮まる。
【００４４】従って本発明に係るメモリモジュールは、
従来のループスルー方式の長所をそのまま維持し、また
全体チャンネルの長さが大きく短縮されることによって
チャンネル上で信号伝達遅延時間が短くなり電磁波干渉
も減少する。これにより高速動作特性が向上する。ま
た、従来のループスルー方式に比べてチャンネルに少数
のメモリ装置が装着されるために、容量負荷が減少して
チャンネルのインピーダンスが高くなり、これによりPC
Bとモジュールコネクタとのシステム製作コストが大き
く節減される。またバスがモジュールの一辺だけを通じ
て入出力され、バスの入力ピンはモジュール前面のタッ
プに、そしてバスの出力ピンはモジュール後面のタップ
に位置するのでシステム構成がより一層容易になる。ま
た本発明に係るメモリモジュールは、モジュール上にメ
モリ装置の個数を増加させて容量を拡張することも容易
である。
従来のループスルー方式の長所をそのまま維持し、また
全体チャンネルの長さが大きく短縮されることによって
チャンネル上で信号伝達遅延時間が短くなり電磁波干渉
も減少する。これにより高速動作特性が向上する。ま
た、従来のループスルー方式に比べてチャンネルに少数
のメモリ装置が装着されるために、容量負荷が減少して
チャンネルのインピーダンスが高くなり、これによりPC
Bとモジュールコネクタとのシステム製作コストが大き
く節減される。またバスがモジュールの一辺だけを通じ
て入出力され、バスの入力ピンはモジュール前面のタッ
プに、そしてバスの出力ピンはモジュール後面のタップ
に位置するのでシステム構成がより一層容易になる。ま
た本発明に係るメモリモジュールは、モジュール上にメ
モリ装置の個数を増加させて容量を拡張することも容易
である。
【００４５】また図５ないし図１２に示した実施例で説
明したように、制御及びアドレスバスは主にタップが形
成されるモジュールの一辺の方向、すなわち、横方向に
形成され、データバスは主にモジュールの一辺の方向と
垂直方向、すなわち、縦方向に形成されることが望まし
い。このような配線構造は二つのバスが全て同じ方向に
配置される場合に比べて配線の自由度が増加するために
設計が簡便で、また二つのバスが互いに垂直に配置され
るので二つのバス間の相互干渉による雑音が最小化され
うる長所がある。
明したように、制御及びアドレスバスは主にタップが形
成されるモジュールの一辺の方向、すなわち、横方向に
形成され、データバスは主にモジュールの一辺の方向と
垂直方向、すなわち、縦方向に形成されることが望まし
い。このような配線構造は二つのバスが全て同じ方向に
配置される場合に比べて配線の自由度が増加するために
設計が簡便で、また二つのバスが互いに垂直に配置され
るので二つのバス間の相互干渉による雑音が最小化され
うる長所がある。
【００４６】
【発明の効果】結論的に本発明に係るメモリモジュール
は、全体チャンネルの長さを短縮するので高速動作に適
し、またPCBとモジュールコネクタとのシステム製作コ
ストを減少すると同時にシステム構成を単純化する短い
ループスルー方式のメモリバス構造を可能にする長所が
ある。
は、全体チャンネルの長さを短縮するので高速動作に適
し、またPCBとモジュールコネクタとのシステム製作コ
ストを減少すると同時にシステム構成を単純化する短い
ループスルー方式のメモリバス構造を可能にする長所が
ある。
【００４７】以上、図面と明細書で最適実施例が開示さ
れた。ここで特定の用語が使われたが、これは単に本発
明を説明するための目的で使われたものであって、意味
の限定や特許請求の範囲に記載された本発明の範囲を制
限するために使われたものではない。したがって、本技
術分野の通常の知識を有する者であればこれより多様な
変形及び均等な他の実施例が可能である点を理解するは
ずである。したがって、本発明の技術的保護範囲は、特
許請求の範囲の技術的思想により決まるべきである。
れた。ここで特定の用語が使われたが、これは単に本発
明を説明するための目的で使われたものであって、意味
の限定や特許請求の範囲に記載された本発明の範囲を制
限するために使われたものではない。したがって、本技
術分野の通常の知識を有する者であればこれより多様な
変形及び均等な他の実施例が可能である点を理解するは
ずである。したがって、本発明の技術的保護範囲は、特
許請求の範囲の技術的思想により決まるべきである。
【図１】従来のスタブ方式のメモリバス構造を示す図
面。
面。
【図２】従来のループスルー方式のメモリバス構造を示
す図面。
す図面。
【図３】本発明に係るメモリモジュールを示す図面。
【図４】図３に示した本発明に係るメモリモジュールを
使用して構成された短いループスルー方式のメモリバス
構造を示す図面。
使用して構成された短いループスルー方式のメモリバス
構造を示す図面。
【図５】図３に示した本発明に係るメモリモジュールの
第１実施例を示す図面。
第１実施例を示す図面。
【図６】図３に示した本発明に係るメモリモジュールの
第２実施例を示す図面。
第２実施例を示す図面。
【図７】図６に示した第２実施例に係るメモリモジュー
ルの側面図。
ルの側面図。
【図８】図３に示した本発明に係るメモリモジュールの
第３実施例を示す図面。
第３実施例を示す図面。
【図９】図８に示した第３実施例に係るメモリモジュー
ルの側面図。
ルの側面図。
【図１０】図３に示した本発明に係るメモリモジュール
の第４実施例を示す図面。
の第４実施例を示す図面。
【図１１】図３に示した本発明に係るメモリモジュール
の第５実施例を示す図面。
の第５実施例を示す図面。
【図１２】図３に示した本発明に係るメモリモジュール
の第６実施例を示す図面。
の第６実施例を示す図面。
３３ メモリモジュール ３５ メモリ装置 ３６ ビア ３７ データバス ３８ タップ
Claims (17)
- 【請求項１】 複数のメモリ装置がマウントされるメモ
リモジュールにおいて、 前記メモリモジュールの前面の一辺及び後面の一辺に位
置しシステムボード上のコネクタと連結するためのタッ
プと、 前記メモリモジュールの相異なる二つの信号層を連結す
るための複数のビアと、 前記各ビアを通じて前記前面のタップから前記後面のタ
ップまで拡張される複数のデータバスとを具備し、 前記各データバスには少なくとも一つのメモリ装置が連
結されることを特徴とするメモリモジュール。 - 【請求項２】 前記各データバスは、前記タップが形成
される前記メモリモジュールの一辺の方向と垂直方向に
形成されることを特徴とする請求項１に記載のメモリモ
ジュール。 - 【請求項３】 前記前面のタップが前記各データバスの
ための入力ピンを具備し、前記後面のタップが前記各デ
ータバスのための出力ピンを具備することを特徴とする
請求項１に記載のメモリモジュール。 - 【請求項４】 前記メモリモジュールは、 前記ビア中の一つを通じて前記前面のタップから前記後
面のタップまで拡張される制御及びアドレスバスと、 前記制御及びアドレスバスの所定の地点から分岐され、
前記メモリ装置に共通連結される制御及びアドレススタ
ブとを具備することを特徴とする請求項１に記載のメモ
リモジュール。 - 【請求項５】 前記メモリモジュールは、 前記分岐点に前記制御及びアドレススタブを駆動するた
めのバッファやレジスターを具備することを特徴とする
請求項４に記載のメモリモジュール。 - 【請求項６】 前記制御及びアドレススタブは、前記タ
ップが形成される前記メモリモジュールの一辺の方向と
同じ方向に形成され、前記制御及びアドレスバスは前記
タップが形成される前記メモリモジュールの一辺の方向
と垂直方向に形成されることを特徴とする請求項４に記
載のメモリモジュール。 - 【請求項７】 前記メモリモジュールは、 前記ビア中の一つを通じて前記前面のタップから前記後
面のタップまで拡張される制御及びアドレスバスと、 前記制御及びアドレスバスの所定の地点から分岐され、
前記メモリモジュールの前面上にマウントされるメモリ
装置に共通連結される第１制御及びアドレススタブと、 前記制御及びアドレスバスの他の所定の地点から分岐さ
れ、前記メモリモジュールの後面上にマウントされるメ
モリ装置に共通連結される第２制御及びアドレススタブ
とを具備することを特徴とする請求項１に記載のメモリ
モジュール。 - 【請求項８】 前記メモリモジュールは、 前記分岐点に前記第１制御及びアドレススタブを駆動す
るためのバッファやレジスターを具備することを特徴と
する請求項７に記載のメモリモジュール。 - 【請求項９】 前記メモリモジュールは、 前記他の分岐点に前記第２制御及びアドレススタブを駆
動するためのバッファやレジスターを具備することを特
徴とする請求項７に記載のメモリモジュール。 - 【請求項１０】 前記第１制御及びアドレススタブ並び
に第２制御及びアドレススタブは前記タップが形成され
る前記メモリモジュールの一辺の方向と同じ方向に形成
され、前記制御及びアドレスバスは前記タップが形成さ
れる前記メモリモジュールの一辺の方向と垂直方向に形
成されることを特徴とする請求項７に記載のメモリモジ
ュール。 - 【請求項１１】 前記メモリモジュールは、 前記ビア中の一つを通じて前記前面のタップから前記後
面のタップまで拡張される制御及びアドレスバスと、 前記制御及びアドレスバスの所定の地点から分岐される
制御及びアドレススタブとを具備し、 前記メモリモジュールの前面上にマウントされるメモリ
装置と前記メモリモジュールの後面上にマウントされる
メモリ装置とが前記制御及びアドレススタブに共通連結
されることを特徴とする請求項１に記載のメモリモジュ
ール。 - 【請求項１２】 前記メモリモジュールは、 前記分岐点に前記制御及びアドレススタブを駆動するた
めのバッファやレジスターを具備することを特徴とする
請求項１１に記載のメモリモジュール。 - 【請求項１３】 前記制御及びアドレススタブは前記タ
ップが形成される前記メモリモジュールの一辺の方向と
同じ方向に形成され、前記制御及びアドレスバスは前記
タップが形成される前記メモリモジュールの一辺の方向
と垂直方向に形成されることを特徴とする請求項１１に
記載のメモリモジュール。 - 【請求項１４】 前記メモリモジュールは、 ループスルー形態で形成され、前記タップの一ピンから
前記タップの他のピンまで拡張され、前記メモリ装置に
共通連結される制御及びアドレスバスを具備することを
特徴とする請求項１に記載のメモリモジュール。 - 【請求項１５】 前記制御及びアドレスバスは、前記タ
ップが形成される前記メモリモジュールの一辺の方向と
同じ方向に形成されることを特徴とする請求項１４に記
載のメモリモジュール。 - 【請求項１６】 前記メモリモジュールは、 ビアを通じて前記メモリモジュールの前面及び後面を通
るループスルー形態で形成され、前記タップの一ピンか
ら前記タップの他のピンまで拡張される制御及びアドレ
スバスを具備し、 前記メモリモジュールの前面上にマウントされるメモリ
装置と前記メモリモジュールの後面上にマウントされる
メモリ装置とが前記制御及びアドレスバスに共通連結さ
れることを特徴とする請求項１に記載のメモリモジュー
ル。 - 【請求項１７】 前記制御及びアドレスバスは、前記タ
ップが形成される前記メモリモジュールの一辺の方向と
同じ方向に形成されることを特徴とする請求項１６に記
載のメモリモジュール。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2000P-31665 | 2000-06-09 | ||
| KR1020000031665A KR100335501B1 (ko) | 2000-06-09 | 2000-06-09 | 향상된 데이터 버스 성능을 갖는 메모리 모듈 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002023900A true JP2002023900A (ja) | 2002-01-25 |
Family
ID=19671509
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001144890A Pending JP2002023900A (ja) | 2000-06-09 | 2001-05-15 | 短いループスルー方式のメモリシステム構成を有するメモリモジュール |
Country Status (6)
| Country | Link |
|---|---|
| US (2) | US6772262B1 (ja) |
| JP (1) | JP2002023900A (ja) |
| KR (1) | KR100335501B1 (ja) |
| CN (1) | CN1210800C (ja) |
| DE (1) | DE10121902A1 (ja) |
| TW (1) | TW530212B (ja) |
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| WO2004003758A1 (ja) * | 2002-07-01 | 2004-01-08 | Hitachi, Ltd. | 方向性結合式バスシステム |
| JP2005141747A (ja) * | 2003-10-31 | 2005-06-02 | Samsung Electronics Co Ltd | 改善されたレジスター配置構造を有するメモリモジュール |
| JP2008502056A (ja) * | 2004-06-30 | 2008-01-24 | インテル・コーポレーション | トレース上のコンデンサを利用した高速メモリモジュール |
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| DE112004000821B4 (de) * | 2003-05-13 | 2016-12-01 | Advanced Micro Devices, Inc. | System mit einem Hauptrechner, der mit mehreren Speichermodulen über eine serielle Speicherverbindung verbunden ist |
| DE10328658A1 (de) | 2003-06-26 | 2005-02-10 | Infineon Technologies Ag | Hub-Baustein für ein oder mehrere Speichermodule |
| KR100688515B1 (ko) * | 2005-01-06 | 2007-03-02 | 삼성전자주식회사 | 메모리 모듈 및 시스템 |
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