JP3990871B2 - 終端抵抗を内蔵するメモリモジュール及びこれを含んだ多重チャネルの構造を有するメモリモジュールを具備するシステムボード - Google Patents
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Description
【発明の属する技術分野】
本発明はメモリモジュール及びこれを装着するシステムボードに係り、特に終端抵抗を内蔵したメモリモジュールと多重チャンネル構造を有するシステムボードに関する。
【0002】
【従来の技術】
最近のコンピュータシステムは、高性能マイクロコントローラ(以下"CPU"と称する)の開発による大容量データの高速処理が要求されている。このような要求はCPUの命令集合構造及び機能構造によってプロセッサーのワードの長さをさらに長くし、入力クロック周波数を増加させ、かつ外部データバス幅を広げるなどのCPUの特性に応じるものである。特に、外部データバス幅の増加はCPUとデータを相互交換するメモリシステムの容量及びデータの伝送速度を向上させるように誘導する。メモリシステムの伝送速度は単位時間当り伝送される入出力データの量を意味するものであって、いわゆる帯域幅と呼ばれる。広帯域幅を有するメモリシステムは一般に大きなデータバス及び高周波数で動作される。
【0003】
メモリシステムのデータバスが大きくなることによってメモリチップを装着するメモリモジュールの大きさも増加する。これは単純に装着されるメモリチップの数が多くなってメモリモジュールが大きくなることもあるが、通常、メモリモジュールのピンが増加してメモリモジュールが大きくなるものである。図1はこのような従来のメモリモジュールを示す図面であって、ループ-スルー構造を示す。これを参照すれば、メモリモジュール15はシステムボード10に装着され、メモリモジュール15内には多数のメモリチップ11、12、13、14が装着されている。メモリチップ11、12、13、14はバスラインを共有してメモリモジュールピン16、17を通じて入出力されるデータを送受信する。システムボード10は終端電圧端Vtermとメモリモジュールピン16、17との間に終端抵抗(termination resistor)Rtermを内蔵する。終端抵抗Rtermはバスラインの端末処理のために使われる。
【0004】
ところが、従来のメモリモジュール15では終端抵抗Rtermがシステムボード10に内蔵されているために、メモリチップ11、12、13、14のバスラインがメモリモジュールピンを通じてシステムボード10の終端抵抗Rtermと連結される。そこでメモリチップ11、12、13、14のバスラインの数が増加すると、バスラインと連結されるメモリモジュールピンの数も増加してメモリモジュールが大きくなる。また、メモリモジュールピンはシステムボード10のコネクタソケット18に連結されるが、コネクタソケット18はその特性上これを通過するデータ信号に電気的なノイズを発生させる。したがって、1つのバスラインの通過するソケットの接点数が増加すると、バスラインの特性が劣化される問題がある。
【0005】
図2はこのような従来のシステムボードを簡略に示した図面である。図2のシステムボード20にはバスラインIO BUSを通じてメモリコントローラ21と連結する多数のメモリモジュール22、23を含む。バスラインIO BUSと終端電圧端Vtermとの間には終端抵抗Rtermを具備する。メモリモジュール22、23はメモリコントローラー21のバスラインIO BUSを共有するために一方向に直列連結されている。
【0006】
【発明が解決しようとする課題】
このようなシステムボード20ではメモリコントローラ21に隣接して配置される第1メモリモジュール22と相対的に遠く配置される第2メモリモジュール23との間にはデータ伝送時間が変わって示されるようになる。そうして、最も遅いデータ伝送時間によってシステムの動作速度が決定されるために、システム及びメモリチップの高速動作に適さないという問題点を有する。したがって、広帯域幅を有するメモリシステムで使われるメモリモジュールにおいて、それを大きくしないメモリモジュールが要求される。そして、前記メモリモジュールを内蔵するシステムボードにおいて、メモリシステムの高速動作を満たせるシステムボードも要求される。
【0007】
本発明の目的は、広帯域幅を有するメモリモジュールにおいて、その大きさを大きくしないメモリモジュールを提供することである。
本発明の他の目的は、前記メモリモジュールを内蔵するシステムボードにおいて、メモリシステムの高速動作を満足させるシステムボードを提供することである。
【0008】
【課題を解決するための手段】
前記目的を達成するために本発明の一実施例に係るメモリモジュールはバスラインを共有する多数のメモリチップと、所定の電圧が印加される終端電圧端と、バスラインのそれぞれと終端電圧端との間に連結する終端抵抗とを具備する。望ましくは、バスラインの1つはメモリモジュールピンのうち何れか1つのピンと連結される。
【0009】
前記他の目的を達成するために本発明の一実施例に係るシステムは第1バスラインに連結される第1メモリモジュールと、第2バスラインに連結される第2メモリモジュールと、第1及び第2バスラインが1つのピンに連結されるメモリコントローラとを具備する。
【0010】
前記他の目的を達成するために本発明の他の実施例に係るシステムは多数のバスラインと、バスラインが1つのピンに連結されるメモリコントローラと、メモリコントローラからバスラインに出力されるデータをスイッチングする多数のスイッチと、スイッチの出力に応答してバスラインに選択的に連結される多数のメモリモジュールとを具備する。
【0011】
前記他の目的を達成するために本発明のさらに他の実施例に係るシステムボードは第1バスラインと、第2バスラインと、第1及び第2バスラインのそれぞれが1つのピンに連結されるメモリコントローラと、第1バスラインに連結される第1スイッチと、第2バスラインに連結される第2スイッチと、第1スイッチの出力に応答して第1バスラインと選択的に連結される第1メモリモジュール群と、第2スイッチの出力に応答して第2バスラインと選択的に連結される第2メモリモジュール群とを具備する。
【0012】
【発明の実施の形態】
本発明と本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するために本発明の望ましい実施例を例示する添付図面及び添付図面に記載された内容を参照する。
以下、添付した図面に基づいて本発明の望ましい実施例を詳しく説明する。各図面において、同じ部材番号は同じ部材であることを示す。
メモリモジュール及びこれを含むシステムボードについて本発明を記述する。メモリモジュールは多数のメモリチップを含み、その他のロジックチップを含むことができるが、本明細書では技術的な便宜上、メモリチップのみを含むものについて記述する。そして、メモリモジュール内のバスラインの数はメモリモジュールの性能によって多様に構成されるのであるが、本明細書では2つのバスラインを例として記述する。バスラインにはアドレス信号、データ信号または制御信号が伝えられる。
【0013】
図3は本発明の一実施例に係るメモリモジュールを示す図面である。これを参照すれば、メモリモジュール30は多数のメモリチップ31、32、33、34を装着し、メモリチップ31、32、33、34はバスラインIO BUSを共有する。バスラインIO BUSはメモリモジュール30と連結されるシステムボード(図示せず)上のメモリコントローラ(図示せず)によって制御される。バスラインIO BUSの一端はメモリモジュールピン35に連結されてメモリコントローラ(図示せず)と連結され、他端はメモリモジュール30内に含まれる終端抵抗Rtermと連結される。
【0014】
図3のメモリモジュール30ではバスラインIO BUSが1つのメモリモジュールピンを通じてメモリモジュール30の外側のメモリコントローラ(図示せず)と連結される。したがって、図1のバスラインIO BUSが2本のメモリモジュールピンとコネクタソケット上の2つの接点を通過してシステムボード上のメモリコントローラと終端抵抗に連結されるものに比べ、図3のバスラインIO BUSは1本のメモリモジュールピン35とコネクタソケット36上の1つの接点を通過してシステムボード上のメモリコントローラ(図示せず)と連結される。したがって、図3のメモリモジュール30は図2において1つのバスラインが2つのソケット接点を有することによってノイズが発生されるものに比べ、1つのバス当り1個の接点を有するためにノイズを減らせることができる。本実施例では1つのバスラインが連結される1つのメモリモジュールについて記述しているが、メモリモジュールの数が増加するとこれを通過する接点数をさらに減らせるので、データの劣化が防止できる。
【0015】
また、図3のメモリモジュール30は終端抵抗Rtermを内蔵するために、図1のメモリモジュール10でシステムボード上の終端抵抗Rtermと連結するために使われたメモリモジュールピンを減らすことができる。これにより、図3のメモリモジュール30は終端抵抗Rtermが占める面積があるとしても終端抵抗Rtermをメモリモジュール30内の部品(component)配置時に余分の領域に配置させることができるので、実際的にはメモリモジュール30を大きくしない。
【0016】
図4は本発明の一実施例に係るシステムボードを示す図面である。これを参照すれば、システムボード40はメモリコントローラ41とメモリモジュール42、43を含み、メモリモジュール42、43はバスラインIO BUSを通じてメモリコントローラ41のピンと連結される。メモリモジュール42、43は図3のメモリモジュール30とほぼ同一である。すなわち、それぞれのメモリモジュール42、43はバスラインIO BUSと連結される多数のメモリチップと終端抵抗Rtermとを含み、メモリモジュール42、43内のバスラインIO BUSの一端のみがメモリモジュールピンを通じて外部と連結される。
【0017】
図4のシステムボード40においてバスラインIO BUSはメモリコントローラ41の各ピンから2つのバスラインIO BUSが分岐されて各メモリモジュール42、43内のメモリチップに連結される。これは、図2のシステムボード20上のバスラインIO BUSがメモリコントローラ21の各ピンに1本ずつ連結しつつメモリモジュール22、23に連結されるためにバスラインIO BUSが相対的に長いのに対し、図4のバスラインIO BUSは短いということを意味する。すなわち、バスラインIO BUS上のデータ遅延時間を短縮できる。これにより、バスラインIO BUSを通じて相互動作するメモリコントローラ41とメモリモジュール42、43の動作速度が速くなり、システムボード40の高速動作も可能となる。
【0018】
また、図4のシステムボード40はメモリコントローラ41の端における信号反射によるバスラインIO BUSのノイズを減らせる。図5及び図6に基づいてこれを説明する。
図5は図2の従来のシステムボード20においてメモリコントローラ21から生じる信号反射現象を示す図面である。これを参照すれば、バスラインIO BUSがメモリコントローラ21の1ピンに1バスラインが連結されているために、バスラインIO BUSが連結されるメモリコントローラ21の入力部は開放された特性を有することになる。これにより、メモリコントローラ21に入射されるバスラインIO BUSの入力信号に対して反射信号が生じる。入力信号に対する反射信号の比を反射係数R、バスラインIO BUSがメモリコントローラ21に向かって有する入力インピーダンスをZin、バスラインIO BUS自体のインピーダンスをZchとする。そうすると、反射係数Rは
【数1】
と示される。すなわち、反射信号はメモリコントローラに入射された入力信号と同一な大きさと位相を持ちつつバスラインIO BUSを通じて伝えられる。これはバスラインのノイズを誘発する。
【0019】
これに対し、図6は本発明の一実施例の図4のシステムボードにおける信号反射の有無を示す図面である。図6の上段に示す図において、メモリコントローラ41の一側からバスラインIO BUSを通じて入射される入力信号はこの入力信号を受信するピンに連結される他のバスラインIO BUSのためにインピーダンスが整合された終端のような効果がある。すなわち、図6の下段に示す図のようにバスラインIO BUSがメモリコントローラ41に向かって有する入力インピーダンスZinはバスラインIO BUS自体のインピーダンスZchと同一となる。したがって、反射係数Rは
【数2】
と示される。したがって、反射信号は生じない。これはバスラインがメモリコントローラ41の内部で完全整合(match)された場合と同一な効果を生じる。
【0020】
図7は本発明の他の実施例に係るシステムボードを示す図面である。これを参照すれば、システムボード70はメモリコントローラ71、スイッチ72、75及び多数のメモリモジュール73、74、76、77を含む。スイッチ72、75はバッファーまたはFETスイッチで構成でき、バスラインIO BUSを選択的にメモリモジュール73、74、76、77に連結させる。
システムボード70は具体的にバスラインIO BUSがメモリコントローラ71の1ピン当り2ラインが連結されるが、これを区分して第1バスラインと第2バスラインとする。第1スイッチ72は第1バスラインに、第2スイッチ75は第2バスラインに各々連結される。第1メモリモジュール群73、74は第1スイッチ72の出力に応答して第1バスラインと選択的に連結され、第2メモリモジュール群76、77は第2スイッチ75の出力に応答して第2バスラインと選択的に連結される。
【0021】
図7のシステムボード70はバスラインIO BUSをスイッチ72、75によって分岐させるものであって、システムボード70に内蔵されるメモリモジュール73、74、76、77が多い場合に使われる。これにより、システムの大容量化に有利である。
【0022】
【発明の効果】
このような本発明のメモリモジュールは、終端抵抗を内蔵してメモリモジュールピンの増加を減少させてメモリモジュールを大きくしない。このメモリモジュールを含むシステムボードはメモリコントローラの1ピンを2つのバスラインが共有するように連結させることによって、メモリコントローラとメモリ素子との時間遅延を短縮し、高周波ノイズ特性を改善する。これにより、メモリコントローラとメモリモジュールの動作速度が速くなり、システムボードの高速動作も可能となる。また、バスラインのノイズを減らす効果がある。そして、システムボード内にスイッチを内蔵してバスラインを分岐させ、分岐されたバスラインに多くのメモリモジュールを連結させることがでるので、システムの大容量化に好適である。
本発明は図面に示された一実施例に基づいて説明されたが、これは例示的なもの過ぎず、当業者ならこれより多様な変形及び均等な他実施例が可能であることが理解できる。したがって、本発明の真の技術的保護範囲は特許請求の範囲の技術的思想によってのみ決まるべきである。
【図面の簡単な説明】
【図1】従来のメモリモジュールを示す図面。
【図2】従来のシステムボードを示す図面。
【図3】本発明の一実施例に係るメモリモジュールを示す図面。
【図4】本発明の一実施例に係るシステムボードを示す図面。
【図5】図2のシステムボードにおける信号反射現象を示す図面。
【図6】図4のシステムボードにおける信号反射現象を示す図面。
【図7】本発明の他の実施例に係るシステムボードを示す図面。
【符号の説明】
30 メモリモジュール
31,32,33,34 メモリチップ
Claims (10)
- 第1バスラインに連結される第1メモリモジュールと、
第2バスラインに連結される第2メモリモジュールと、
前記第1及び第2バスラインが1つのピンから分岐され並列連結されるメモリコントローラを具備し、
前記第1のメモリモジュールと前記第2メモリモジュールとが、前記メモリコントローラの両方向に配置されることを特徴とするシステムボード。 - 前記第1及び第2メモリモジュールのそれぞれは、
バスラインを共有する多数のメモリチップと、
所定の電圧が印加される終端電圧端と、
前記バスラインのそれぞれと前記終端電圧端との間に連結される終端抵抗とを具備することを特徴とする請求項1に記載のシステムボード。 - 前記バスラインの1つは、
前記メモリモジュールのピンのうち何れか1つのピンと連結されることを特徴とする請求項2に記載のシステムボード。 - 多数のバスラインと、
前記バスラインが1つのピンから分岐され並列連結されるメモリコントローラと、
前記メモリコントローラから前記バスラインに出力されるデータをスイッチングする多数のスイッチと、
前記スイッチの出力に応答して前記バスラインに選択的に連結される多数のメモリモジュールとを具備し、
前記多数のメモリモジュールが前記メモリコントローラの両方向に配置されることを特徴とするシステムボード。 - 前記メモリモジュールのそれぞれは、
前記バスラインを共有する多数のメモリチップと、
所定の電圧が印加される終端電圧端と、
前記バスラインのそれぞれと前記終端電圧端との間に連結される終端抵抗とを具備することを特徴とする請求項4に記載のシステムボード。 - 前記バスラインの1つは、
前記メモリモジュールのピンのうち何れか1つのピンと連結されることを特徴とする請求項5に記載のシステムボード。 - 第1バスラインと、
第2バスラインと、
前記第1及び第2バスラインが各々1つのピンから分岐され並列連結されるメモリコントローラと、
前記第1バスラインに連結される第1スイッチと、
前記第2バスラインに連結される第2スイッチと、
前記第1スイッチの出力に応答して前記第1バスラインと選択的に連結される第1メモリモジュール群と、
前記第2スイッチの出力に応答して前記第2バスラインと選択的に連結される第2メモリモジュール群とを含み、
前記第1のメモリモジュール群と前記第2メモリモジュール群とが、前記メモリコントローラの両方向に配置されることを特徴とするシステムボード。 - 前記第1及び第2メモリモジュール群は、
多数のメモリモジュールを備え、
それぞれのメモリモジュールは、
前記バスラインを共有する多数のメモリチップと、
所定の電圧が印加される終端電圧端と、
前記バスラインのそれぞれと前記終端電圧端との間に連結される終端抵抗とを具備することを特徴とする請求項7に記載のシステムボード。 - 前記バスラインの1つは、
前記メモリモジュールピンのうち何れか1つのピンと連結されることを特徴とする請求項7に記載のシステムボード。 - 第1バスラインと、
第2バスラインと、
前記第1バスラインに連結される第1スイッチと、
前記第2バスラインに連結される第2スイッチと、
前記第1スイッチの出力に応答して前記第1バスラインと選択的に連結され、前記第1バスラインが第1終端抵抗に連結される第1メモリモジュール群と、
前記第2スイッチの出力に応答して前記第2バスラインと選択的に連結され、前記第2バスラインが第2終端抵抗に連結される第2メモリモジュール群と、
前記第1及び第2バスラインが各々1つのピンから分岐され並列連結されるメモリコントローラとを具備し、
前記第1のメモリモジュール群と前記第2メモリモジュール群とが、前記メモリコントローラの両方向に配置されることを特徴とするシステムボード。
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