JP2014157535A - 半導体装置およびメモリモジュール - Google Patents

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Abstract

【課題】メモリモジュールから出力されるアラート信号の波形の乱れを改善する。
【解決手段】メモリモジュール１００に実装された複数のメモリチップそれぞれのアラート端子と接続された伝送線路の一端に終端抵抗を接続し、他端と接続された出力端子１０１とメモリコントローラ４００とを接続する伝送線路をメモリコントローラ４００近傍でキャパシタ５００を介して接地する。
【選択図】図１

Description

本発明は、半導体装置およびメモリモジュールに関する。
一般的に、メモリモジュール内で、伝送線路上の反射信号を軽減させるために、伝送線路の一端に終端抵抗素子を接続する技術が考えられている（例えば、特許文献１参照。）。
また、近年、メモリデバイスには、情報を記憶する以外の機能として、様々な機能が具備されている。例えば、メモリモジュールの１つであるＤＤＲ４ ＤＲＡＭ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ ４ Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）に、ＣＲＣ（Ｃｙｃｌｉｃ Ｒｅｄｕｎｄａｎｃｙ Ｃｈｅｃｋ）エラーやパリティチェックエラー等のエラー発生をＤＲＡＭ外へアラート信号として出力する機能があらたに設けられている。このようなＤＤＲ４ ＤＲＡＭには、アラート信号を出力するための出力端子としてアラートピンが設けられている。
図２１は、アラート信号の出力機能を具備したＤＲＡＭが複数実装されたメモリモジュール基板上の接続の一例を示す図である。
図２１に示すように、ＤＲＡＭ２０００−１〜２０００−９が実装されたメモリモジュール１０００において、メモリモジュール１０００の外部から入力されるＣＡ（Ｃｏｍｍａｎｄ ａｎｄ Ａｄｄｒｅｓｓ）信号やＣＴＲＬ（Ｃｏｎｔｒｏｌ）信号の信号線は、一筆書きで各ＤＲＡＭ２０００−１〜２０００−９の入力端子１００２と接続されている。また、当該信号線は、入力端子１００２から最遠端となるＤＲＡＭ２０００−９の先で終端抵抗３０００と接続されている。一方、ＤＲＡＭ２０００−１〜２０００−９それぞれがエラー発生を通知するためのアラート信号の信号線は、ＤＲＡＭ２０００−１〜２０００−９それぞれに設けられたアラート端子と一筆書きで接続されている。これにより、ＤＲＡＭ２０００−１〜２０００−９から出力されたアラート信号は、メモリモジュール１０００に設けられた出力端子１００１からメモリコントローラへ出力される。
特開２００２−２３９０１号公報
しかしながら、特に上述した信号線が長い場合、信号線上にアラート信号の反射が生じてしまうという問題点がある。例えば、図２１に示した接続において、ＤＲＡＭ２０００−９のアラート端子からアラート信号が出力された場合、当該アラート信号は出力端子１００１の方向へ伝播すると共にＤＲＡＭ２０００−８の方向へも伝播する。すると、ＤＲＡＭ２０００−８の方向へ伝播したアラート信号がＤＲＡＭ２０００−１で反射して出力端子１００１の方向へ伝播する。このため、出力端子１００１から出力されるアラート信号が乱れてしまう。さらに、ＳＯＤＩＭＭ（Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｄｕａｌ Ｉｎ−Ｌｉｎｅ Ｍｅｍｏｒｙ Ｍｏｄｕｌｅ）は、システム上で１ＤＰＣ（ＤＩＭＭ Ｐｅｒ Ｃｈａｎｎｅｌ）や２ＤＰＣ等の各種構成があり、Ａｌｅｒｔ信号の反射やＤＣ Ｌｏｗレベルは複雑である。
本発明の半導体装置は、
複数のメモリチップが実装されたメモリモジュールと、該メモリモジュールを制御するコントローラとを具備する半導体装置であって、
前記メモリモジュールは、前記複数のメモリチップが所定のエラーを検出したことを通知するために該複数のメモリチップそれぞれに設けられたアラート端子と接続された第１の伝送線路を有し、該第１の伝送線路の一端は前記コントローラと接続するために設けられた出力端子と接続し、該第１の伝送線路の他端は第１の終端抵抗素子と接続し、
前記出力端子と前記コントローラとの間の第２の伝送線路は、該コントローラ近傍で容量素子を介して接地される。
また、本発明のメモリモジュールは、
複数のメモリチップが実装されたメモリモジュールであって、
前記複数のメモリチップが所定のエラーを検出したことを通知するために該複数のメモリチップそれぞれに設けられたアラート端子と接続された伝送線路を有し、該伝送線路の一端は、当該メモリモジュールを制御するコントローラと接続するために設けられた出力端子と接続され、該伝送線路の他端は終端抵抗素子と接続される。
以上説明したように、本発明においては、メモリモジュールに実装された複数のメモリチップそれぞれのアラート端子と接続された伝送線路の一端に終端抵抗を接続し、他端とコントローラとを接続する伝送線路をコントローラ近傍で容量素子を介して接地した構成としたため、メモリモジュールから出力されるアラート信号の波形の乱れを改善することができる。
本発明の半導体装置の実施の一形態を示す図である。 図１に示したメモリモジュールがＳＯＤＩＭＭである場合のメモリモジュールの内部構成を示す図である。 第１の実施例の構成において、図１に示したキャパシタが無い構成を示す図である。 図３Ａに示した構成における接続を示す図である。 メモリコントローラ内の終端抵抗の抵抗値が５０オームである場合に、メモリモジュールの終端抵抗の値を５０、７５、１００オームに設定した場合のメモリモジュール１００−２に実装されたＤＲＡＭ２００−９のアラート端子から出力されたアラート信号の波形をメモリコントローラにて観測した結果を示す図である。 メモリコントローラ内の終端抵抗の抵抗値が５０オームである場合に、メモリモジュールの終端抵抗の値を５０、７５、１００オームに設定した場合のメモリモジュール１００−１に実装されたＤＲＡＭ２００−９のアラート端子から出力されたアラート信号の波形をメモリコントローラにて観測した結果を示す図である。 メモリコントローラ内の終端抵抗の抵抗値が１００オームである場合に、メモリモジュールの終端抵抗の値を５０、７５、１００オームに設定した場合のメモリモジュール１００−２に実装されたＤＲＡＭ２００−９のアラート端子から出力されたアラート信号の波形をメモリコントローラにて観測した結果を示す図である。 メモリコントローラ内の終端抵抗の抵抗値が１００オームである場合に、メモリモジュールの終端抵抗の値を５０、７５、１００オームに設定した場合のメモリモジュール１００−１に実装されたＤＲＡＭ２００−９のアラート端子から出力されたアラート信号の波形をメモリコントローラにて観測した結果を示す図である。 メモリコントローラ内の終端抵抗の抵抗値が２００オームである場合に、メモリモジュールの終端抵抗の値を５０、７５、１００オームに設定した場合のメモリモジュール１００−２に実装されたＤＲＡＭ２００−９のアラート端子から出力されたアラート信号の波形をメモリコントローラにて観測した結果を示す図である。 メモリコントローラ内の終端抵抗の抵抗値が２００オームである場合に、メモリモジュールの終端抵抗の値を５０、７５、１００オームに設定した場合のメモリモジュール１００−１に実装されたＤＲＡＭ２００−９のアラート端子から出力されたアラート信号の波形をメモリコントローラにて観測した結果を示す図である。 メモリコントローラ内の終端抵抗を接続しない場合に、メモリモジュールの終端抵抗の値を５０、７５、１００オームに設定した場合のメモリモジュール１００−２に実装されたＤＲＡＭ２００−９のアラート端子から出力されたアラート信号の波形をメモリコントローラにて観測した結果を示す図である。 メモリコントローラ内の終端抵抗を接続しない場合に、メモリモジュールの終端抵抗の値を５０、７５、１００オームに設定した場合のメモリモジュール１００−１に実装されたＤＲＡＭ２００−９のアラート端子から出力されたアラート信号の波形をメモリコントローラにて観測した結果を示す図である。 第１の実施例の構成の一例を示す図である。 図８に示した構成において、メモリコントローラ内の終端抵抗の抵抗値が２００オームである場合のメモリモジュール１００−２に実装されたＤＲＡＭ２００−９のアラート端子から出力されたアラート信号の波形をメモリコントローラにて観測した結果を示す図である。 図８に示した構成において、メモリコントローラ内の終端抵抗の抵抗値が２００オームである場合のメモリモジュール１００−１に実装されたＤＲＡＭ２００−９のアラート端子から出力されたアラート信号の波形をメモリコントローラにて観測した結果を示す図である。 図８に示した構成において、メモリコントローラ内の終端抵抗を接続しない場合のメモリモジュール１００−２に実装されたＤＲＡＭ２００−９のアラート端子から出力されたアラート信号の波形をメモリコントローラにて観測した結果を示す図である。 図８に示した構成において、メモリコントローラ内の終端抵抗を接続しない場合のメモリモジュール１００−１に実装されたＤＲＡＭ２００−９のアラート端子から出力されたアラート信号の波形をメモリコントローラにて観測した結果を示す図である。 第１の実施例の構成の他の例を示す図である。 図１１Ａに示した構成における接続を示す図である。 図１１Ａに示した構成において、メモリコントローラ内の終端抵抗の抵抗値が２００オームである場合のメモリモジュール１００−２に実装されたＤＲＡＭ２００−９のアラート端子から出力されたアラート信号の波形をメモリコントローラにて観測した結果を示す図である。 図１１Ａに示した構成において、メモリコントローラ内の終端抵抗を接続しない場合のメモリモジュール１００−２に実装されたＤＲＡＭ２００−９のアラート端子から出力されたアラート信号の波形をメモリコントローラにて観測した結果を示す図である。 各条件における各電圧値を示す図である。 各条件において算出されたＶＡ１とＬｏｗレベルマージン値とを示す図である。 図８に示した構成における、Ｆａｓｔ条件において、メモリコントローラ内の終端抵抗の抵抗値が２００オームまたはＯｆｆである場合のメモリモジュール１００−２に実装されたＤＲＡＭ２００−９のアラート端子から出力されたアラート信号の波形をメモリコントローラにて観測した結果を示す図である。 図８に示した構成における、Ｔｙｐｉｃａｌ条件において、メモリコントローラ内の終端抵抗の抵抗値が２００オームまたはＯｆｆである場合のメモリモジュール１００−２に実装されたＤＲＡＭ２００−９のアラート端子から出力されたアラート信号の波形をメモリコントローラにて観測した結果を示す図である。 図８に示した構成における、Ｓｌｏｗ条件において、メモリコントローラ内の終端抵抗の抵抗値が２００オームまたはＯｆｆである場合のメモリモジュール１００−２に実装されたＤＲＡＭ２００−９のアラート端子から出力されたアラート信号の波形をメモリコントローラにて観測した結果を示す図である。 図８に示した構成における、Ｆａｓｔ条件において、メモリコントローラ内の終端抵抗の抵抗値が２００オームまたはＯｆｆである場合のメモリモジュール１００−１に実装されたＤＲＡＭ２００−９のアラート端子から出力されたアラート信号の波形をメモリコントローラにて観測した結果を示す図である。 図８に示した構成における、Ｔｙｐｉｃａｌ条件において、メモリコントローラ内の終端抵抗の抵抗値が２００オームまたはＯｆｆである場合のメモリモジュール１００−１に実装されたＤＲＡＭ２００−９のアラート端子から出力されたアラート信号の波形をメモリコントローラにて観測した結果を示す図である。 図８に示した構成における、Ｓｌｏｗ条件において、メモリコントローラ内の終端抵抗の抵抗値が２００オームまたはＯｆｆである場合のメモリモジュール１００−１に実装されたＤＲＡＭ２００−９のアラート端子から出力されたアラート信号の波形をメモリコントローラにて観測した結果を示す図である。 図１１Ａに示した構成における、Ｆａｓｔ条件において、メモリコントローラ内の終端抵抗の抵抗値が２００オームまたはＯｆｆである場合のメモリモジュール１００−２に実装されたＤＲＡＭ２００−９のアラート端子から出力されたアラート信号の波形をメモリコントローラにて観測した結果を示す図である。 図１１Ａに示した構成における、Ｔｙｐｉｃａｌ条件において、メモリコントローラ内の終端抵抗の抵抗値が２００オームまたはＯｆｆである場合のメモリモジュール１００−２に実装されたＤＲＡＭ２００−９のアラート端子から出力されたアラート信号の波形をメモリコントローラにて観測した結果を示す図である。 図１１Ａに示した構成における、Ｓｌｏｗ条件において、メモリコントローラ内の終端抵抗の抵抗値が２００オームまたはＯｆｆである場合のメモリモジュール１００−２に実装されたＤＲＡＭ２００−９のアラート端子から出力されたアラート信号の波形をメモリコントローラにて観測した結果を示す図である。 第２の実施例の構成の一例を示す図である。 図１９Ａに示した構成における接続を示す図である。 図１に示したメモリモジュールがＵＤＩＭＭである場合の内部構成を示す図である。 アラート信号の出力機能を具備したＤＲＡＭが複数実装されたメモリモジュール基板上の接続の一例を示す図である。
以下に、本発明の実施の形態について図面を参照して説明する。
図１は、本発明の半導体装置の実施の一形態を示す図である。
本形態は図１に示すように、メモリモジュール１００と、メモリモジュール１００を制御するメモリコントローラ４００（コントローラ）と、キャパシタ５００とから構成されている。メモリモジュール１００に設けられた出力端子１０１と、メモリコントローラ４００とが接続され、この出力端子１０１からメモリコントローラ４００へ、メモリモジュール１００内に実装（搭載）されたＤＲＡＭから出力されたアラート信号（Ａｌｅｒｔ＿ｎ）が出力される。また、メモリモジュール１００とメモリコントローラ４００とを接続する伝送線路は、メモリコントローラ４００近傍でキャパシタ５００を介して接地されている。
（第１の実施例）
まず、メモリモジュール１００がＳＯＤＩＭＭ（Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｄｕａｌ Ｉｎ−Ｌｉｎｅ Ｍｅｍｏｒｙ Ｍｏｄｕｌｅ）である場合を例に挙げて説明する。また、メモリコントローラ４００と２つのメモリモジュールとが、ＭｏＢｏ（Ｍｏｔｈｅｒ Ｂｏａｒｄ） Ｆｌｙ−ｂｙ Ｔｏｐｏｌｏｇｙと呼ばれる接続で構成する場合を例に挙げて説明する。
図２は、図１に示したメモリモジュール１００がＳＯＤＩＭＭである場合のメモリモジュール１００の内部構成を示す図である。
図１に示したメモリモジュール１００には図２に示すように、複数のメモリチップであるＤＲＡＭ２００−１〜２００−９が実装されている。また、メモリモジュール１００には、メモリコントローラ４００から出力されたＣＡ（Ｃｏｍｍａｎｄ ａｎｄ Ａｄｄｒｅｓｓ）信号やＣＴＲＬ（Ｃｏｎｔｒｏｌ）信号を入力するために、入力端子１０２が設けられている。また、メモリモジュール１００には、ＤＲＡＭ２００−１〜２００−９から出力されたアラート信号をメモリコントローラ４００へ出力するための出力端子１０１が設けられている。このアラート信号は、ＤＲＡＭ２００−１〜２００−９が所定のエラーを検出したことを通知する信号である。また、入力端子１０２と、ＤＲＡＭ２００−１〜２００−９にそれぞれ設けられた制御端子２０２−１〜２０２−９とが一筆書きで接続されており、この接続線（伝送線路）上で入力端子１０２から最遠端となるＤＲＡＭ２００−９の先で終端抵抗素子である終端抵抗３００と接続されている。終端抵抗３００の一端は制御端子２０２−９と接続されており、他端は終端電圧ＶＴＴと接続されている。また、出力端子１０１と、ＤＲＡＭ２００−１〜２００−９にそれぞれ設けられたアラート端子２０１−１〜２０１−９とが一筆書きで接続されており、この接続線（伝送線路）上で出力端子１０１から最遠端となるＤＲＡＭ２００−１の先で終端抵抗素子である終端抵抗３０１と接続されている。終端抵抗３０１の一端はアラート端子２０１−１と接続されており、他端は電源電圧ＶＤＤと接続されている。
なお、図２に示した構成では、ＤＲＡＭが９つである場合を例に挙げて示しているが、この数に限定しない。以下の説明においても同様である。
図３Ａは、第１の実施例の構成において、図１に示したキャパシタ５００が無い構成を示す図である。
図３Ａに示すように、メモリコントローラ４００と、２つのソケット６００−１〜６００−２とが接続されており、ソケット６００−１〜６００−２それぞれにメモリモジュール１００−１〜１００−２が実装されている。また、メモリコントローラ４００とメモリモジュール１００−１〜１００−２とがＦｌｙ−ｂｙ Ｔｏｐｏｌｏｇｙで接続されている。なお、図３Ａにおいては、この接続線（伝送線路）は、アラート信号が伝送する伝送線路のみを示している。このように、複数のメモリモジュール１００−１〜１００−２にそれぞれ設けられた出力端子がソケット６００−１〜６００−２を介して数珠状に接続され、この数珠状の一端に接続されたメモリモジュール１００−１に設けられた出力端子が、ソケット６００−１および伝送線路を介してメモリコントローラ４００と接続されている。
図３Ｂは、図３Ａに示した構成における接続を示す図である。
図３Ｂに示すように、基板７００上に、メモリコントローラ４００と、ソケット６００−１〜６００−２それぞれに実装されたメモリモジュール１００−１〜１００−２とが実装され、Ｆｌｙ−ｂｙ Ｔｏｐｏｌｏｇｙの構成を持つ伝送線路８００で接続されている。また、メモリモジュール１００−１〜１００−２には、複数のＤＲＡＭが実装されている。
図３Ａ，３Ｂに示した構成において、メモリモジュール１００−１〜１００−２に実装されたＤＲＡＭ２００−９のアラート端子２０１−９から出力されたアラート信号の波形をメモリコントローラ４００にて観測したシミュレーション結果を以下に示す。シミュレーション条件はＴｙｐｉｃａｌで、スピードは、ＤＤＲ４−２４００を想定している。ここで、図３Ａに示した伝送線路の配線長は、ＴＬＭＢ１を７．６ｍｍとし、ＴＬＭＢ２を５０ｍｍとし、ＴＬＭＢ３を１３ｍｍとした。また、伝送線路８００のメモリコントローラ４００内の端には、終端抵抗（終端抵抗素子）が接続されている。また、ＤＲＡＭのオープンドレインドライバのＯＮ時の抵抗値は３４オーム（Ｔｙｐ）とする。また、ＤＲＡＭ内のアラート信号の配線（伝送線路）の特性インピーダンス（以下、Ｚ０と称する）を５０オームとする。
図４Ａは、メモリコントローラ４００内の終端抵抗の抵抗値が５０オームである場合に、終端抵抗３０１の値を５０、７５、１００オームに設定した場合のメモリモジュール１００−２に実装されたＤＲＡＭ２００−９のアラート端子２０１−９から出力されたアラート信号の波形をメモリコントローラ４００にて観測した結果を示す図である。
図４Ｂは、メモリコントローラ４００内の終端抵抗の抵抗値が５０オームである場合に、終端抵抗３０１の値を５０、７５、１００オームに設定した場合のメモリモジュール１００−１に実装されたＤＲＡＭ２００−９のアラート端子２０１−９から出力されたアラート信号の波形をメモリコントローラ４００にて観測した結果を示す図である。
図５Ａは、メモリコントローラ４００内の終端抵抗の抵抗値が１００オームである場合に、終端抵抗３０１の値を５０、７５、１００オームに設定した場合のメモリモジュール１００−２に実装されたＤＲＡＭ２００−９のアラート端子２０１−９から出力されたアラート信号の波形をメモリコントローラ４００にて観測した結果を示す図である。
図５Ｂは、メモリコントローラ４００内の終端抵抗の抵抗値が１００オームである場合に、終端抵抗３０１の値を５０、７５、１００オームに設定した場合のメモリモジュール１００−１に実装されたＤＲＡＭ２００−９のアラート端子２０１−９から出力されたアラート信号の波形をメモリコントローラ４００にて観測した結果を示す図である。
図６Ａは、メモリコントローラ４００内の終端抵抗の抵抗値が２００オームである場合に、終端抵抗３０１の値を５０、７５、１００オームに設定した場合のメモリモジュール１００−２に実装されたＤＲＡＭ２００−９のアラート端子２０１−９から出力されたアラート信号の波形をメモリコントローラ４００にて観測した結果を示す図である。
図６Ｂは、メモリコントローラ４００内の終端抵抗の抵抗値が２００オームである場合に、終端抵抗３０１の値を５０、７５、１００オームに設定した場合のメモリモジュール１００−１に実装されたＤＲＡＭ２００−９のアラート端子２０１−９から出力されたアラート信号の波形をメモリコントローラ４００にて観測した結果を示す図である。
図７Ａは、メモリコントローラ４００内の終端抵抗を接続しない場合に、終端抵抗３０１の値を５０、７５、１００オームに設定した場合のメモリモジュール１００−２に実装されたＤＲＡＭ２００−９のアラート端子２０１−９から出力されたアラート信号の波形をメモリコントローラ４００にて観測した結果を示す図である。
図７Ｂは、メモリコントローラ４００内の終端抵抗を接続しない場合に、終端抵抗３０１の値を５０、７５、１００オームに設定した場合のメモリモジュール１００−１に実装されたＤＲＡＭ２００−９のアラート端子２０１−９から出力されたアラート信号の波形をメモリコントローラ４００にて観測した結果を示す図である。
図４Ａ〜４Ｂ，５Ａ〜５Ｂ、６Ａ〜６Ｂ，７Ａ〜７Ｂに示す結果から、信号の反射を軽減させるという観点では、終端抵抗３０１の抵抗値は、５０オームが最良である。また、アラート信号のＬｏｗレベルを確保するという観点では、メモリコントローラ４００内の終端抵抗の抵抗値が２００オームである場合、または当該終端抵抗を接続しない場合が最良である。しかしながら、これらの波形のＲｉｎｇｉｎｇが大きく、またメモリコントローラ４００における候補として仮定した受信レベル（ＶＩＨｍｉｎ＝０．７５×ＶＤＤ＋８０ｍＶ、ＶＩＬｍａｘ＝０．７５×ＶＤＤ−８０ｍＶ）の観点でも、他の対策を施す必要がある。
図８は、第１の実施例の構成の一例を示す図である。
図８に示すように、メモリコントローラ４００と、２つのソケット６００−１〜６００−２とが接続されており、ソケット６００−１〜６００−２それぞれにメモリモジュール１００−１〜１００−２が実装されている。また、メモリコントローラ４００とメモリモジュール１００−１〜１００−２とがＦｌｙ−ｂｙ Ｔｏｐｏｌｏｇｙで接続されている。また、この接続線（伝送線路）は、メモリコントローラ４００近傍で容量素子であるキャパシタ５００を介して接地されている。このキャパシタ５００の容量値は３０ｐＦである。なお、図８においては、この接続線（伝送線路）は、アラート信号が伝送する伝送線路のみを示している。
図８に示した構成において、メモリモジュール１００−１〜１００−２に実装されたＤＲＡＭ２００−９のアラート端子２０１−９から出力されたアラート信号の波形をメモリコントローラ４００にて観測した結果を以下に示す。ここで、図３Ａに示した伝送線路の配線長は、ＴＬＭＢ１を７．６ｍｍとし、ＴＬＭＢ２を５０ｍｍとし、ＴＬＭＢ３を１３ｍｍとした。また、伝送線路のメモリコントローラ４００内の端には、終端抵抗が接続されている。また、ＤＲＡＭのオープンドレインドライバのＯＮ時の抵抗値は３４オーム（Ｔｙｐ）とする。また、Ｚ０を５０オームとする。また、終端抵抗３０１の抵抗値を５０オームとする。また、シミュレーション条件はＴｙｐｉｃａｌである。
図９Ａは、メモリコントローラ４００内の終端抵抗の抵抗値が２００オームである場合のメモリモジュール１００−２に実装されたＤＲＡＭ２００−９のアラート端子２０１−９から出力されたアラート信号の波形をメモリコントローラ４００にて観測した結果を示す図である。
図９Ｂは、メモリコントローラ４００内の終端抵抗の抵抗値が２００オームである場合のメモリモジュール１００−１に実装されたＤＲＡＭ２００−９のアラート端子２０１−９から出力されたアラート信号の波形をメモリコントローラ４００にて観測した結果を示す図である。
図１０Ａは、メモリコントローラ４００内の終端抵抗を接続しない場合のメモリモジュール１００−２に実装されたＤＲＡＭ２００−９のアラート端子２０１−９から出力されたアラート信号の波形をメモリコントローラ４００にて観測した結果を示す図である。
図１０Ｂは、メモリコントローラ４００内の終端抵抗を接続しない場合のメモリモジュール１００−１に実装されたＤＲＡＭ２００−９のアラート端子２０１−９から出力されたアラート信号の波形をメモリコントローラ４００にて観測した結果を示す図である。
図９Ａ〜９Ｂ，１０Ａ〜１０Ｂに示す結果から、キャパシタ５００を接続することにより、図３Ａに示した構成における測定結果と比較して、Ｒｉｎｇｉｎｇは問題ないレベルとなった。また、メモリコントローラ４００における受信レベル（ＶＩＨｍｉｎ＝０．７５×ＶＤＤ＋８０ｍＶ、ＶＩＬｍａｘ＝０．７５×ＶＤＤ−８０ｍＶ）の観点でも、問題ないレベルとなった。
図１１Ａは、第１の実施例の構成の他の例を示す図である。ここでは、図８に示した構成からメモリモジュール１００−１が未実装となった場合を示している。このキャパシタ５００の容量値は３０ｐＦである。
図１１Ａに示すように、図８に示したソケット６００−１に実装されていたメモリモジュール１００−１が未実装となり、メモリコントローラ４００と接続されているメモリモジュールが１つだけになっている。
図１１Ｂは、図１１Ａに示した構成における接続を示す図である。
図１１Ｂに示すように、基板７００上に、メモリコントローラ４００と、ソケット６００−２に実装されたメモリモジュール１００−２とが実装され、Ｆｌｙ−ｂｙ Ｔｏｐｏｌｏｇｙの構成を持つ伝送線路８００で接続されている。また、メモリコントローラ４００とメモリモジュール１００−２とはＰｏｉｎｔ ｔｏ Ｐｏｉｎｔ接続になっている。また、メモリモジュール１００−２には、複数のＤＲＡＭが実装されている。また、ソケット６００−１にはメモリモジュール１００−１は実装されていない。
図１１Ａ，１１Ｂに示した構成において、メモリモジュール１００−２に実装されたＤＲＡＭ２００−９のアラート端子２０１−９から出力されたアラート信号の波形をメモリコントローラ４００にて観測した結果を以下に示す。ここで、図１１Ａに示した伝送線路の配線長は、ＴＬＭＢ１を７．６ｍｍとし、ＴＬＭＢ２を５０ｍｍとし、ＴＬＭＢ３を１３ｍｍとした。また、伝送線路８００のメモリコントローラ４００内の端には、終端抵抗が接続されている。また、ＤＲＡＭのオープンドレインドライバのＯＮ時の抵抗値は３４オーム（Ｔｙｐ）とする。また、Ｚ０を５０オームとする。また、終端抵抗３０１の抵抗値を５０オームとする。また、シミュレーション条件はＴｙｐｉｃａｌである。
図１２は、メモリコントローラ４００内の終端抵抗の抵抗値が２００オームである場合のメモリモジュール１００−２に実装されたＤＲＡＭ２００−９のアラート端子２０１−９から出力されたアラート信号の波形をメモリコントローラ４００にて観測した結果を示す図である。
図１３は、メモリコントローラ４００内の終端抵抗を接続しない場合のメモリモジュール１００−２に実装されたＤＲＡＭ２００−９のアラート端子２０１−９から出力されたアラート信号の波形をメモリコントローラ４００にて観測した結果を示す図である。
図１２，１３に示す結果から、１ＤＰＣ（ＤＩＭＭ Ｐｅｒ Ｃｈａｎｎｅｌ）構成においても、図８に示した２ＤＰＣ構成と同様に、Ｒｉｎｇｉｎｇは問題ないレベルとなった。また、メモリコントローラ４００における受信レベル（ＶＩＨｍｉｎ＝０．７５×ＶＤＤ＋８０ｍＶ、ＶＩＬｍａｘ＝０．７５×ＶＤＤ−８０ｍＶ）の観点でも、問題ないレベルとなった。
以上、ＤＲＡＭのオープンドレインドライバのＯＮ時の抵抗値が３４オームとなるＴｙｐｃａｌ条件で測定を行ったが、この抵抗値（以下、Ｒｏｎと称する）は、Ｍｉｎｉｍｕｍで２７．２オーム（Ｆａｓｔ条件）、Ｍａｘｉｍｕｍで４０．８オーム（Ｓｌｏｗ条件）とばらつきがある。そこで、電源電圧等どのような場合にどの条件を適用するかを検討する必要がある。
図１４は、各条件における各電圧値を示す図である。
図１４に示すように、Ｆａｓｔ条件におけるＶＤＤＱ（終端抵抗３０１をプルアップする電圧値）は、１．２６Ｖである。また、Ｆａｓｔ条件におけるＶＩＨｍｉｎ（電圧値がＨｉｇｈレベルと認識される最小値）は、１．０２５Ｖである。また、Ｆａｓｔ条件におけるＶｒｅｆ（基準電圧値）は、０．９４５Ｖである。また、Ｆａｓｔ条件におけるＶＩＬｍａｘ（電圧値がＬｏｗレベルと認識される最大値）は、０．８６５Ｖである。また、Ｓｌｏｗ条件におけるＶＤＤＱは、１．１４Ｖである。また、Ｓｌｏｗ条件におけるＶＩＨｍｉｎは、０．９３５Ｖである。また、Ｓｌｏｗ条件におけるＶｒｅｆは、０．８５５Ｖである。また、Ｓｌｏｗ条件におけるＶＩＬｍａｘは、０．７７５Ｖである。
これらの値とＺ０とＲｏｎと（式１）とを用いて、ＶＡ１を算出する。このＶＡ１は、ＤＲＡＭのＡｌｅｒｔ信号出力のＯｐｅｎ ＤｒａｉｎがＯＮとなった時のＤＲＡＭのアラート信号の配線のドレイン側の端の電圧値である。ここで、Ｚ０を５０オームとする。
ＶＡ１＝Ｖｉｎｉｔｉａｌ×Ｒｏｎ／（Ｒｏｎ＋Ｚ０）…（式１）
ここで、Ｖｉｎｉｔｉａｌは、入力電圧に相当するため、ＶＤＤＱと同じ値である。算出されたＶＡ１からＬｏｗレベルマージン値を算出する。
図１５は、各条件において算出されたＶＡ１とＬｏｗレベルマージン値とを示す図である。
図１５に示すように、ＶＤＤＱが１．２６Ｖであり、Ｒｏｎが４０．８オームである場合、ＶＡ１は０．５６６Ｖとなり、Ｌｏｗレベルマージン値は０．２９９Ｖとなる。これをＣａｓｅ１とする。また、ＶＤＤＱが１．２６Ｖであり、Ｒｏｎが２７．２オームである場合、ＶＡ１は０．４４４Ｖとなり、Ｌｏｗレベルマージン値は０．４２１Ｖとなる。これをＣａｓｅ２とする。また、ＶＤＤＱが１．１４Ｖであり、Ｒｏｎが４０．８オームである場合、ＶＡ１は０．５１２Ｖとなり、Ｌｏｗレベルマージン値は０．２６３Ｖとなる。これをＣａｓｅ３とする。また、ＶＤＤＱが１．１４Ｖであり、Ｒｏｎが２７．２オームである場合、ＶＡ１は０．４０２Ｖとなり、Ｌｏｗレベルマージン値は０．３７３Ｖとなる。これをＣａｓｅ４とする。
図１５に示した算出結果から、Ｃａｓｅ３が、Ｌｏｗレベルマージン値が最も厳しい条件となる（Ｓｌｏｗ条件）。また、Ｒｉｎｇｉｎｇ軽減の観点では、Ｃａｓｅ２が最も厳しい条件となる（Ｆａｓｔ条件）。この条件について波形を観測した結果を以下に示す。観測した構成は、図８に示したものと同じである。また、終端抵抗３０１の抵抗値を５０オームとする。
図１６Ａは、図８に示した構成における、Ｆａｓｔ条件において、メモリコントローラ４００内の終端抵抗の抵抗値が２００オームまたはＯｆｆである場合のメモリモジュール１００−２に実装されたＤＲＡＭ２００−９のアラート端子２０１−９から出力されたアラート信号の波形をメモリコントローラ４００にて観測した結果を示す図である。
図１６Ｂは、図８に示した構成における、Ｔｙｐｉｃａｌ条件において、メモリコントローラ４００内の終端抵抗の抵抗値が２００オームまたはＯｆｆである場合のメモリモジュール１００−２に実装されたＤＲＡＭ２００−９のアラート端子２０１−９から出力されたアラート信号の波形をメモリコントローラ４００にて観測した結果を示す図である。
図１６Ｃは、図８に示した構成における、Ｓｌｏｗ条件において、メモリコントローラ４００内の終端抵抗の抵抗値が２００オームまたはＯｆｆである場合のメモリモジュール１００−２に実装されたＤＲＡＭ２００−９のアラート端子２０１−９から出力されたアラート信号の波形をメモリコントローラ４００にて観測した結果を示す図である。
図１７Ａは、図８に示した構成における、Ｆａｓｔ条件において、メモリコントローラ４００内の終端抵抗の抵抗値が２００オームまたはＯｆｆである場合のメモリモジュール１００−１に実装されたＤＲＡＭ２００−９のアラート端子２０１−９から出力されたアラート信号の波形をメモリコントローラ４００にて観測した結果を示す図である。
図１７Ｂは、図８に示した構成における、Ｔｙｐｉｃａｌ条件において、メモリコントローラ４００内の終端抵抗の抵抗値が２００オームまたはＯｆｆである場合のメモリモジュール１００−１に実装されたＤＲＡＭ２００−９のアラート端子２０１−９から出力されたアラート信号の波形をメモリコントローラ４００にて観測した結果を示す図である。
図１７Ｃは、図８に示した構成における、Ｓｌｏｗ条件において、メモリコントローラ４００内の終端抵抗の抵抗値が２００オームまたはＯｆｆである場合のメモリモジュール１００−１に実装されたＤＲＡＭ２００−９のアラート端子２０１−９から出力されたアラート信号の波形をメモリコントローラ４００にて観測した結果を示す図である。
図１６Ａ〜１６Ｃ，１７Ａ〜１７Ｃに示す結果から、上述した条件において、メモリコントローラ４００内の終端抵抗が接続されておらず、終端抵抗３０１の抵抗値を５０オームとした場合、メモリコントローラ４００における受信レベル（ＶＩＨｍｉｎ＝０．７５×ＶＤＤ＋８０ｍＶ、ＶＩＬｍａｘ＝０．７５×ＶＤＤ−８０ｍＶ）を満足するアラート信号をメモリコントローラ４００にて受信することができる。
また、図１１Ａに示した構成において、同様の波形観測を行った。また、終端抵抗３０１の抵抗値を５０オームとする。
図１８Ａは、図１１Ａに示した構成における、Ｆａｓｔ条件において、メモリコントローラ４００内の終端抵抗の抵抗値が２００オームまたはＯｆｆである場合のメモリモジュール１００−２に実装されたＤＲＡＭ２００−９のアラート端子２０１−９から出力されたアラート信号の波形をメモリコントローラ４００にて観測した結果を示す図である。
図１８Ｂは、図１１Ａに示した構成における、Ｔｙｐｉｃａｌ条件において、メモリコントローラ４００内の終端抵抗の抵抗値が２００オームまたはＯｆｆである場合のメモリモジュール１００−２に実装されたＤＲＡＭ２００−９のアラート端子２０１−９から出力されたアラート信号の波形をメモリコントローラ４００にて観測した結果を示す図である。
図１８Ｃは、図１１Ａに示した構成における、Ｓｌｏｗ条件において、メモリコントローラ４００内の終端抵抗の抵抗値が２００オームまたはＯｆｆである場合のメモリモジュール１００−２に実装されたＤＲＡＭ２００−９のアラート端子２０１−９から出力されたアラート信号の波形をメモリコントローラ４００にて観測した結果を示す図である。
図１８Ａ〜１８Ｃに示す結果から、上述した条件において、メモリコントローラ４００内の終端抵抗が接続されていない状態、または抵抗値が２００オームである状態で、終端抵抗３０１の抵抗値を５０オームとした場合、メモリコントローラ４００における受信レベル（ＶＩＨｍｉｎ＝０．７５×ＶＤＤ＋８０ｍＶ、ＶＩＬｍａｘ＝０．７５×ＶＤＤ−８０ｍＶ）を満足するアラート信号をメモリコントローラ４００にて受信することができる。
（第２の実施例）
以下に、本発明のメモリモジュールがＳＯＤＩＭＭであり、メモリコントローラと２つのメモリモジュールとが、ＭｏＢｏ（Ｍｏｔｈｅｒ Ｂｏａｒｄ） Ｔ−ｂｒａｎｃｈ Ｔｏｐｏｌｏｇｙと呼ばれる接続で構成されている場合を例に挙げて説明する。
図１９Ａは、第２の実施例の構成の一例を示す図である。
図１９Ａに示すように、２つのソケット６００−１〜６００−２が互いに伝送線路で接続されており、その伝送線路の中心付近とメモリコントローラ４００とが伝送線路で接続されている。また、このメモリコントローラ４００との伝送線路は、メモリコントローラ４００近傍でキャパシタ５００を介して接地されている。また、ソケット６００−１〜６００−２それぞれにメモリモジュール１００−１〜１００−２が実装されている。なお、図１９Ａにおいては、この伝送線路は、アラート信号が伝送する伝送線路のみを示している。また、メモリモジュール１００−１〜１００−２内の構成は、図２に示したものと同じである。
図１９Ｂは、図１９Ａに示した構成における接続を示す図である。
図１９Ｂに示すように、基板７００上に、メモリコントローラ４００と、ソケット６００−１〜６００−２それぞれに実装されたメモリモジュール１００−１〜１００−２とが搭載され、Ｔ−ｂｒａｎｃｈ Ｔｏｐｏｌｏｇｙの構成を持つ伝送線路８００で接続されている。また、メモリモジュール１００−１〜１００−２には、複数のＤＲＡＭが実装されている。
図１９Ａ，１９Ｂに示したＴ−ｂｒａｎｃｈ Ｔｏｐｏｌｏｇｙの構成においても、終端抵抗３０１の抵抗値は５０オームであり、キャパシタ５００の容量値は３０ｐＦである。また、メモリモジュールが２枚搭載されている場合は、メモリコントローラ４００内の終端抵抗は接続されず、メモリモジュールが１枚搭載されている場合は、メモリコントローラ４００内の終端抵抗の抵抗値は２００オームであるか、または終端抵抗が接続されていない。
（第３の実施例）
以上、メモリモジュールがＳＯＤＩＭＭである場合を例に挙げて説明したが、メモリモジュールがＵＤＩＭＭ（Ｕｎｂｕｆｆｅｒｅｄ ＤＩＭＭ）である場合も、本発明を適用することができる。ＵＤＩＭＭとＳＯＤＩＭＭとは、ＤＩＭＭのサイズが異なるのみで、他の構成は同じである。
図２０は、図１に示したメモリモジュール１００がＵＤＩＭＭである場合の内部構成を示す図である。
図２０に示すように、メモリモジュール１００がＵＤＩＭＭである場合、メモリモジュール１００には、複数のメモリチップであるＤＲＡＭ２００−１〜２００−９が搭載されている。また、メモリモジュール１００には、メモリコントローラ４００から出力されたＣＡ信号やＣＴＲＬ信号を入力するために、入力端子１０２が設けられている。また、メモリモジュール１００には、ＤＲＡＭ２００−１〜２００−９から出力されたアラート信号をメモリコントローラ４００へ出力するための出力端子１０１が設けられている。また、入力端子１０２と、ＤＲＡＭ２００−１〜２００−９にそれぞれ設けられた制御端子２０２−１〜２０２−９とが一筆書きで接続されており、この接続線（伝送線路）上で入力端子１０２から最遠端となるＤＲＡＭ２００−９の先で終端抵抗３００と接続されている。終端抵抗３００の一端は制御端子２０２−９と接続されており、他端は終端電圧ＶＴＴと接続されている。また、出力端子１０１と、ＤＲＡＭ２００−１〜２００−９にそれぞれ設けられたアラート端子２０１−１〜２０１−９とが一筆書きで接続されており、この接続線（伝送線路）上で出力端子１０１から最遠端となるＤＲＡＭ２００−１の先で終端抵抗３０１と接続されている。終端抵抗３０１の一端はアラート端子２０１−１と接続されており、他端は電源電圧ＶＤＤと接続されている。また、図２０に示した構成では、ＤＲＡＭが９つである場合を例に挙げて示しているが、この数に限定しない。図２０に示したようなＵＤＩＭＭをＭｏｔｈｅｒ Ｂｏａｒｄ Ｆｌｙ−ｂｙ Ｔｏｐｏｌｏｇｙの構成で接続して本発明を適用することは可能であり、終端抵抗３０１の抵抗値や、メモリコントローラ４００内の終端抵抗の抵抗値、キャパシタ５００の容量については、第１の実施例と同様である。
（第４の実施例）
また、図２０に示したＵＤＩＭＭであるメモリモジュールをＭｏｔｈｅｒ Ｂｏａｒｄ Ｔ−ｂｒａｎｃｈ Ｔｏｐｏｌｏｇｙの構成で接続して本発明を適用することは可能であり、終端抵抗３０１の抵抗値や、メモリコントローラ４００内の終端抵抗の抵抗値、キャパシタ５００の容量については、第２の実施例と同様である。
以上説明したように本発明を適用することで、メモリモジュール１００から出力されるアラート信号のメモリコントローラ４００で受信する波形の乱れを改善することができる。
１００，１００−１〜１００−２ メモリモジュール
１０１ 出力端子
１０２ 入力端子
２００−１〜２００−９ ＤＲＡＭ
２０１−１〜２０１−９ アラート端子
２０２−１〜２０２−９ 制御端子
３００，３０１ 終端抵抗
４００ メモリコントローラ
５００ キャパシタ
６００−１〜６００−２ ソケット
７００ 基板
８００ 伝送線路

Claims (11)

  1. 複数のメモリチップが実装されたメモリモジュールと、該メモリモジュールを制御するコントローラとを具備する半導体装置であって、
    前記メモリモジュールは、前記複数のメモリチップが所定のエラーを検出したことを通知するために該複数のメモリチップそれぞれに設けられたアラート端子と接続された第１の伝送線路を有し、該第１の伝送線路の一端は前記コントローラと接続するために設けられた出力端子と接続し、該第１の伝送線路の他端は第１の終端抵抗素子と接続し、
    前記出力端子と前記コントローラとの間の第２の伝送線路は、該コントローラ近傍で容量素子を介して接地される半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記メモリモジュールを複数有し、該複数のメモリモジュールにそれぞれ設けられた出力端子は数珠状に接続され、該数珠状の一端に接続されたメモリモジュールに設けられた出力端子は、前記第２の伝送線路を介して前記コントローラと接続されていることを特徴とする半導体装置。
  3. 請求項１に記載の半導体装置において、
    前記メモリモジュールを複数有し、該複数のメモリモジュールにそれぞれ設けられた出力端子は互いに第３の伝送線路で接続され、前記第３の伝送線路の中心付近に接続された前記第２の伝送線路を介して前記コントローラと接続されていることを特徴とする半導体装置。
  4. 請求項１から３のいずれか１項に記載の半導体装置において、
    前記コントローラは、前記第２の伝送線路を第２の終端抵抗素子を用いて終端することを特徴とする半導体装置。
  5. 請求項４に記載の半導体装置において、
    前記第２の終端抵抗素子の抵抗値は、２００オームであることを特徴とする半導体装置。
  6. 請求項１から５のいずれか１項に記載の半導体装置において、
    前記第１の終端抵抗素子の抵抗値は、５０オームであることを特徴とする半導体装置。
  7. 請求項１から６のいずれか１項に記載の半導体装置において、
    前記容量素子の容量値は、３０ｐＦであることを特徴とする半導体装置。
  8. 請求項１から７のいずれか１項に記載の半導体装置において、
    前記アラート端子から出力されたアラート信号を受信する前記メモリコントローラの受信レベルの、電圧値がＨｉｇｈレベルと認識される最小値をＶＩＨｍｉｎとし、電圧値がＬｏｗレベルと認識される最大値をＶＩＨｍｉｎとした場合、
    ＶＩＨｍｉｎ＝０．７５×ＶＤＤ＋８０ｍＶ
    ＶＩＬｍａｘ＝０．７５×ＶＤＤ−８０ｍＶ
    であることを特徴とする半導体装置。
  9. 請求項１から８のいずれか１項に記載の半導体装置において、
    前記メモリモジュールは、ＳＯＤＩＭＭであることを特徴とする半導体装置。
  10. 請求項１から８のいずれか１項に記載の半導体装置において、
    前記メモリモジュールは、ＵＤＩＭＭであることを特徴とする半導体装置。
  11. 複数のメモリチップが実装されたメモリモジュールであって、
    前記複数のメモリチップが所定のエラーを検出したことを通知するために該複数のメモリチップそれぞれに設けられたアラート端子と接続された伝送線路を有し、該伝送線路の一端は、当該メモリモジュールを制御するコントローラと接続するために設けられた出力端子と接続され、該伝送線路の他端は終端抵抗素子と接続されたメモリモジュール。
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Publication number Priority date Publication date Assignee Title
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KR20220066445A (ko) * 2020-11-16 2022-05-24 삼성전자주식회사 모듈 보드 및 이를 포함하는 메모리 모듈

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3880286B2 (ja) * 1999-05-12 2007-02-14 エルピーダメモリ株式会社 方向性結合式メモリシステム
JP4569913B2 (ja) * 2000-03-10 2010-10-27 エルピーダメモリ株式会社 メモリモジュール
KR100351053B1 (ko) 2000-05-19 2002-09-05 삼성전자 주식회사 종단저항을 내장하는 메모리 모듈 및 이를 포함하여 다중채널구조를 갖는 메모리 모듈
US6745268B1 (en) * 2000-08-11 2004-06-01 Micron Technology, Lnc. Capacitive multidrop bus compensation
JP2003173317A (ja) * 2001-12-05 2003-06-20 Elpida Memory Inc アンバッファメモリシステム
US6661690B2 (en) * 2002-02-19 2003-12-09 High Connection Density, Inc. High capacity memory module with built-in performance enhancing features
JP3742051B2 (ja) * 2002-10-31 2006-02-01 エルピーダメモリ株式会社 メモリモジュール、メモリチップ、及びメモリシステム
EP1422717B1 (en) * 2002-11-21 2007-07-25 Infineon Technologies AG Memory system and memory subsystem
US7224595B2 (en) * 2004-07-30 2007-05-29 International Business Machines Corporation 276-Pin buffered memory module with enhanced fault tolerance
WO2013147913A1 (en) * 2012-03-31 2013-10-03 Intel Corporation Delay-compensated error indication signal

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