JP2016031627A - メモリシステムの終端回路 - Google Patents

Abstract

【課題】オンボードメモリのみの形態で使用する場合と、オンボードメモリとメモリモジュールとを組み合わせた形態で使用する場合の両方で電圧ノイズマージンを向上させるメモリシステムの終端回路を提供する。【解決手段】オンボードメモリのメモリコントローラ及び複数のメモリデバイスがフライバイ配線で接続されたメモリシステムの終端回路において、メモリコントローラの最も近いメモリデバイスの入力端子に、順に第１のスイッチ及び第１の終端抵抗が直列に接続され、フライバイ配線の端部には、第２のスイッチ及び第２の終端抵抗と、第３の終端抵抗とが並列に配置され、メモリモジュールがオンボードメモリのコネクタに挿入されると、第１のスイッチは通電し、第２のスイッチは遮断し、メモリモジュールがコネクタから抜かれると、第１のスイッチは遮断し、第２のスイッチは通電する。【選択図】図１

Description

本発明は、メモリシステムの終端回路に関するものである。

一般的なＤＤＲ３（Double Data Rate３）メモリなどのメモリシステムは、メモリコントローラ、複数のメモリデバイス及びそれらが実装され信号接続配線を含むプリント配線板から構成される。

複数のメモリデバイスはメモリコントローラからのアドレスコマンド信号を受信することにより制御され、メモリコントローラと複数のメモリデバイスとの間でデータ信号の送受信がおこなわれる。

ＤＤＲ３メモリは信号伝送タイミングを調整する機能を内蔵しており、アドレス信号及びコマンド信号は、複数のメモリを接続するフライバイ配線と呼ばれる一筆書き配線に沿ってルーティングされる（非特許文献１参照）。図４は、フライバイ配線のトポロジの一例の模式図であり、信号端子１２２から終端抵抗１２５及び終端電圧１２６まで、メモリデバイス１２１ａ〜１２１ｄが、それぞれ分岐配線１２４ａ〜１２４ｄを介して基幹配線１２３により接続される。

特に高機能な電子機器では、メモリ容量の確保のため、複数のメモリが搭載される。メモリシステムの構成には、一般的に、オンボードメモリと、オンボードメモリ及びメモリモジュールの組み合わせとがある。ここで、オンボードメモリとは、複数のメモリデバイスをメイン基板に直接接続した構成である。また、メモリモジュールとは、SO-DIMM（Small Outline Dual Inline Memory Module）のように、複数のメモリデバイスがモジュール基板に搭載され、コネクタを介してメイン基板に接続される構成である（非特許文献１参照）。

図６は、一般的なオンボードメモリのみで構成されたメモリシステムにおけるアドレス信号配線の模式図である。１００はメモリコントローラであり、１０２はオンボードメモリであり、１０３ａ〜１０３ｄはプリント基板に直接接続されたメモリデバイスである。１０４は基幹配線であり、１０５ａ〜１０５ｄは分岐配線である。１０６は終端抵抗であり、１１４は終端電圧である。メモリコントローラ１００、メモリデバイス１０３ａ〜１０３ｄ及び終端抵抗１０６は、基幹配線１０４及び分岐配線１０５ａ〜１０５ｄからなるフライバイ配線で接続される。

次に、オンボードメモリとメモリモジュールとを組み合わせたメモリシステムでは、プリント基板上にコネクタを設け、コネクタを介してオンボードメモリにメモリモジュールが接続される（特許文献１参照）。

特開２００１−２２６８４号公報

JEDEC STANDARD No.21C PC3-6400/PC3-8500/PC3-10600/PC3-12800 DDR3 Unbuffered SO-DIMM Reference Design Specification p.41、p.65 DDR3 SDRAM Standard JESD79-3F、8.1.1 AC and DC Logic Input Levels for Single-Ended Command and Address Signals、p.113

しかしながら、オンボードメモリとメモリモジュールとを組み合わせたメモリシステムでは、終端抵抗が並列に接続されるため、合成抵抗値が小さくなる。その結果、信号振幅が低下して、電圧ノイズマージンが減少するという問題があった。

本発明の目的は、オンボードメモリのみの形態で使用する場合と、オンボードメモリとメモリモジュールとを組み合わせた形態で使用する場合の両方で電圧ノイズマージンを向上させるメモリシステムの終端回路を提供することである。

本発明の一実施形態は、オンボードメモリ及びメモリモジュールで構成されるメモリシステムの終端回路であって、オンボードメモリのメモリコントローラ及び複数のメモリデバイスがフライバイ配線で接続され、メモリコントローラに最も近いメモリデバイスの入力端子に、順に第１のスイッチ及び第１の終端抵抗が直列に接続され、フライバイ配線の端部には、第２の終端抵抗及び第２のスイッチと、第３の終端抵抗とが並列に接続され、メモリモジュールの接続端子がオンボードメモリのコネクタに挿入されると、第１のスイッチは通電し、第２のスイッチは遮断し、接続端子がコネクタから抜かれると、第１のスイッチは遮断し、第２のスイッチは通電する、ことを特徴とするメモリシステムの終端回路を提供する。

本発明のメモリシステムの終端回路では、リンギングが低減されつつ、信号振幅が維持される。また、本発明のメモリシステムの終端回路では、電圧ノイズマージンが改善される。

第１実施形態の終端回路を含むアドレス信号配線の模式図である。 本実施例の終端回路を含むアドレス信号配線の模式図である。 本実施例のアドレス信号のシミュレーション波形である。 メモリモジュールのアドレス信号配線の模式図である。 メモリモジュールの各メモリデバイスの入力端子で観測したアドレス信号のシミュレーション波形である。 オンボードメモリのアドレス配線の模式図である。 オンボードメモリのアドレス信号のシミュレーション波形である。 従来技術に係るメモリシステムのアドレス信号のシミュレーション波形である。 従来技術に係るメモリシステムのアドレス信号配線の模式図である。

［一実施形態］
図１は、本発明の一実施形態のメモリシステムの終端回路を含むアドレス信号配線の模式図である。まず、本実施形態のメモリシステムの終端回路に関する構成要素を説明する。

図１において、１はメモリコントローラであり、２はオンボードメモリであり、３ａ〜３ｄはプリント基板に直接接続された複数のメモリデバイスである。４は基幹配線であり、５ａ〜５ｄは分岐配線である。６は終端抵抗である。７はスイッチ付き終端抵抗であり、スイッチ８及び終端抵抗９で構成されている。１０は終端電圧である。１１はスイッチ付き終端抵抗であり、スイッチ１２及び終端抵抗１３で構成されている。１４は終端電圧である。１５は制御信号であり、スイッチ８及び１２の通電及び遮断の切り替えに使用する。１６はコネクタである。２０はメモリモジュールであり、２１ａ〜２１ｄはメモリモジュールに搭載されたメモリデバイスである。２２は接続端子であり、コネクタ１６に挿入される。２３はメモリモジュール２０のモジュール基板上の基幹配線であり、２４ａ〜２４ｄは分岐配線である。２５は終端抵抗であり、２６は終端電圧である。

次に、本実施形態のメモリシステムの終端回路の接続について説明する。メモリコントローラ１及びメモリデバイス３ａ〜３ｄは、基幹配線４及び分岐配線５ａ〜５ｄからなるフライバイ配線で接続される。メモリコントローラ１の最も近くに配置されたメモリデバイス３ａの信号の入力端子３ａｉは、スイッチ付き終端抵抗７に接続される。つまり、メモリデバイス３ａの信号入力端子３ａｉから順に、スイッチ８、終端抵抗９及び終端電圧１０が直列に接続される。また、終端抵抗６は、スイッチ付き終端抵抗１１と並列に接続される。つまり、スイッチ１２及び終端抵抗１３と終端抵抗６とは、フライバイ配線の基幹配線４の端部における終端電圧１４に並列に接続される。スイッチ８及び１２は、コネクタ１６を介して、制御信号１５に接続される。

メモリモジュール２０では、接続端子２２及びメモリデバイス２１ａ〜２１ｄは、基幹配線２３及び分岐配線２４ａ〜２４ｄからなるフライバイ配線で接続される。基幹配線２３に終端抵抗２５が接続され、終端抵抗２５は終端電圧２６にプルアップされる。

次に、本実施形態の終端回路の動作方法について説明する。メモリモジュール２０の接続端子２２がコネクタ１６に挿入されると、スイッチ８は通電し、スイッチ１１は遮断する。また、メモリモジュール２０の接続端子２２がコネクタ１６から抜かれると、スイッチ８は遮断し、スイッチ１１は通電する。

ここで、図７〜９を用いて、従来技術の構成における電圧ノイズマージンについて説明する。

図７はオンボードメモリのみで構成されたメモリシステムの、アドレス信号のコンピュータシミュレーション波形の一例である。波形の観測点は、メモリコントローラ１００に最も近いメモリデバイス１０３ａの入力端子１０３ａｉで行った（図６参照）。図７の横軸は時間、縦軸は電圧である。図７の矢印１３０が電圧ノイズマージンを示し、矢印１３１は信号振幅を示している。

ここで、電圧ノイズマージンは、信号電圧とメモリデバイスへの入力電圧の規格値（非特許文献２参照）との差分である。電圧ノイズマージンを十分に確保できない場合、論理判定ができなくなり誤動作を引き起こすことがある。図７では、電圧ノイズマージン１３０が１８０ｍＶあり、十分な電圧ノイズマージンが確保されている。

図９は、従来技術に関するオンボードメモリとメモリモジュールとを組み合わせたメモリシステムのアドレス信号配線の模式図である。１００はメモリコントローラであり、１０２はオンボードメモリであり、１０３ａ〜１０３ｄはプリント基板に直接接続される。１０４は基幹配線であり、１０５ａ〜１０５ｄは分岐配線である。１０６は終端抵抗であり、１１４は終端電圧である。１１６はコネクタであり、１２０はメモリモジュールであり、１２１ａ〜１２１ｄはメモリモジュールに搭載されたメモリデバイスである。１２２は接続端子であり、１２３はモジュール基板上の基幹配線であり、１２４ａ〜１２４ｄは分岐配線である。１２５は終端抵抗であり、１２６は終端電圧である。

図９の構成において、メモリコントローラ１００とメモリデバイス１０３ａ〜１０３ｄが、基幹配線１０４及び分岐配線１０５ａ〜１０５ｄからなるフライバイ配線で接続される。基幹配線１０４の端部に終端抵抗１０６が接続され、終端抵抗１０６は終端電圧１１４に接続される。メモリモジュール１２０では、接続端子１２２とメモリデバイス１２１ａ〜１２１ｄが、基幹配線１２３及び分岐配線１２４ａ〜１２４ｄからなるフライバイ配線で接続される。また、終端抵抗１２５は基幹配線１２３に接続され、終端抵抗１２５は終端電圧１２６にプルアップされる。

オンボードメモリとメモリモジュールとを組み合わせたメモリシステムでは、オンボードメモリに係るメイン基板上の終端抵抗１０６と、メモリモジュールに係るモジュール基板上の終端抵抗１２５によって、波形の乱れを低減する。

図８は、図９に示す従来技術に係るメモリシステムの終端回路に関するアドレス信号のシミュレーション波形である。図８において、矢印１３２は電圧ノイズマージンを示し、矢印１３３は信号振幅を示している。図７のオンボードメモリのみで使用した場合の電圧ノイズマージン１３０及び信号振幅１３１と比較すると、図８のシミュレーション結果では、信号振幅１３３が低下し、波形のリンギングが増大した。その結果、オンボードメモリとメモリモジュールとを組み合わせたメモリシステムにおける電圧ノイズマージンは、オンボードメモリのみの場合の値に比べて減少する。

信号振幅は、メモリコントローラ１００の送信回路（不図示）の内部の抵抗値と終端の抵抗値との分圧によって定まる。そうすると、オンボードメモリとメモリモジュールとを組み合わせたメモリシステムの場合、終端抵抗１０６及び１２５が並列に挿入され、終端抵抗の合成値が半分になるため、オンボードメモリのみの状態よりも信号振幅が低下することになる。さらに、メモリモジュールがオンボードメモリに挿入されたことにより、オンボードメモリのみの状態よりも線路インピーダンスの不連続点が多くなり、反射波が増加するため、リンギングが増大する。その結果、メモリモジュールを挿入すると、信号振幅の低下とリンギングの増大によって、電圧ノイズマージンが減少する。そうすると、オンボードメモリとメモリモジュールを組み合わせたメモリシステムにおいて、電源ノイズマージンを大きくするためには、リンギングを低減すること及び信号振幅を維持することが必要である。以上、従来技術に関する説明である。

そこで、本発明の一実施形態は、リンギングの要因となる反射波を終端抵抗の追加によって低減する。終端抵抗は、リンギングの大きさへの寄与度から主要な個所に配置する。また、反射波を低減するために終端抵抗を追加すると、合成抵抗値が小さくなり、信号振幅が低下することになるが、当該追加の前後で信号振幅が変化しないように、本発明の一実施形態は、終端の合成抵抗値を切り替えることで信号振幅を維持する。

ここで、図５を用いて終端抵抗を追加する位置について説明する。図５は、フライバイ配線の各メモリデバイス３ａ〜３ｄの入力端子３ａｉ〜３ｄｉにおけるアドレス信号のシミュレーション波形を示し、図５（ａ）〜（ｄ）の結果は全て同一の条件で測定されたものである。図５（ａ）から（ｄ）の順に、メモリコントローラ１から遠くなるように配置されたメモリデバイス３ａ〜３ｄの入力端子３ａｉ〜３ｄｉで観測された波形を示している。図５（ａ）に示すように、メモリコントローラ１に最も近くに配置されたメモリデバイス３ａからの反射波の影響が最も大きく、電圧ノイズマージンが低下していることが分かった。そこで、本実施形態では、メモリコントローラ１に最も近く配置されたメモリデバイス３ａの入力端子３ａｉに、反射波を低減するためにスイッチ付き終端抵抗７を接続する。

次に、反射波の低減のために終端抵抗を追加した分、合成抵抗値は小さくなるため、信号振幅が低下することになる。そこで、本実施形態は、信号振幅が低下しないように、フライバイ配線の端部に配置した終端抵抗６にスイッチ付き終端抵抗１１を並列接続し、反射波を低減するための終端抵抗９の追加前後で、合成抵抗が変化しないように切り替えを行う。メモリモジュール２０の接続端子２２がコネクタ１６に挿入されていないとき、基幹配線４の端部に配置した終端抵抗６、１１の抵抗値が基幹配線の線路インピーダンスと整合するようにする。そして、好ましくは、終端抵抗９の抵抗値と終端抵抗１３の抵抗値とを等しい値に設定することで、メモリモジュール２０の接続端子２２がコネクタ１６に挿入されたときにも、合成抵抗は変化しないようにすることができる。

このような本実施形態に係る終端回路の構成と動作によって、リンギングを低減すること及び信号振幅を維持することができ、電圧ノイズマージンを改善することができる。以下実施例を用いて、電圧ノイズマージンが改善されることを示す。

図２は、本発明の一実施例に係るメモリシステムの終端回路を含むアドレス信号配線を示した模式図である。まず、図２を用いて、本実施例に係るメモリシステムの終端回路を含むアドレス信号の構成要素を説明する。

図２において、図１と同じ符号を付したものは同一の要素を示すものであり説明を適宜省略する。ただし、図２では省略しているが、本実施例では限定されないが、プリント基板に直接接続されたメモリデバイス３ａ〜３ｄの数を４個とし、メモリデバイス３ａ〜３ｄはそれぞれ分岐配線５ａ〜５ｄを介して基幹配線４に接続されている。また、本実施例ではスイッチ８及び１２は、ＦＥＴ（Field effect transistor）スイッチであり、１５は電源であり、１７ａ、１７ｂはコネクタ１６の電源端子である。また、図２では省略しているが、メモリモジュール２０に搭載されたメモリデバイス２１ａ〜２１ｄの数を４個とし、メモリデバイス２１ａ〜２１ｄはそれぞれ分岐配線２４ａ〜２４ｄを介して基幹配線２３に接続されている。

本実施例に係る終端回路を含むアドレス信号配線の接続についても、図１と基本的に同様であり説明を省略する。なお、スイッチ８及び１２の制御端子８ａ及び１２ａは、コネクタ１６の電源端子１７ｂに接続され、電源１５はコネクタ１６の電源端子１７ａに接続されている。

次に、本実施例に係るメモリシステムの終端回路の動作方法について説明する。メモリモジュール２０の接続端子２２がコネクタ１６に挿入されると、コネクタ１６の電源端子１７ａ及び１７ｂは通電する。コネクタ１６の電源端子１７ｂからスイッチ８及び１２の制御端子８ａ及び１２ａに電圧がかかり、スイッチ８は通電し、スイッチ１２は遮断する。スイッチ８が通電することにより、メモリデバイス３ａの信号入力端子３ａｉと反射を低減するための終端抵抗９とが接続されることになる。また、スイッチ１２が遮断することで、基幹配線４と終端抵抗１３とが未接続となり、基幹配線４には終端抵抗６及び１３のうちの終端抵抗６のみが接続され、その結果、当該終端における合成抵抗値は高くなる。そして、メモリモジュール２０がコネクタ１６から抜かれると、コネクタ１６の電源端子１７ａ及び１７ｂは遮断される。その結果、スイッチ８は遮断し、スイッチ１２は通電する。

本実施例のメモリシステムの終端回路を用いて、アドレス信号の電圧ノイズマージンをコンピュータシミュレーションによって求めた。シミュレータとして、SYNOPSYS社製のHSPICE（登録商標）製品を用いた。プリント基板上の基幹配線４の線路インピーダンスを４０Ωとし、メモリコントローラ１からコネクタ１６までの基幹配線４の長さを５０ｍｍとした。コネクタ１６から分岐配線５ａまでの基幹配線４の長さを１０ｍｍとし、分岐配線５ａ〜５ｂ、５ｂ〜５ｃ及び５ｃ〜５ｄの間隔における基幹配線４の長さを、それぞれ１６．５ｍｍとした。分岐配線５ａ〜５ｄの線路インピーダンスを５０Ωとし、各分岐配線５ａ〜５ｄの長さを４ｍｍとした。分岐配線５ｄから終端抵抗６までの基幹配線４の長さを２５ｍｍとした。

また、モジュール基板上の基幹配線２３の線路インピーダンスを４０Ωとした。接続端子２２から分岐配線２４ａまでの基幹配線２３の長さを５５ｍｍとした。分岐配線２４ａ〜２４ｂ、２４ｂ〜２４ｃ及び２４ｃ〜２４ｄの間隔における基幹配線２３の長さを、それぞれ１６．５ｍｍとした。分岐配線２４ａ〜２４ｄの線路インピーダンスを５０Ωとし、各分岐配線２４ａ〜２４ｄの長さを４ｍｍとした。分岐配線２４ｄから終端抵抗２５までの基幹配線２３の長さを２５ｍｍとした。終端抵抗２５の抵抗値を３９Ωとした。

メモリモジュール２０の接続端子２２がコネクタ１６に挿入された状態を想定し、メモリデバイス３ａの入力端子３ａｉに反射波を低減するための終端抵抗９を接続し、終端抵抗９の抵抗値を３００Ωとした。また、基幹配線４の端部に並列に接続された終端抵抗６及び１３の抵抗値をそれぞれ４２Ω及び３００Ωとした。メモリモジュール２０の接続端子２２がコネクタ１６に挿入された状態では、終端抵抗９の追加による信号振幅の低下を防止するため、終端抵抗１３は未接続とされる。

ここで、基幹配線４の端部に接続された終端抵抗６及び１３の抵抗値は、基幹配線４の線路インピーダンス（４０Ω）に対して整合（±１０％の範囲：３６Ω〜４４Ω）するように設定した。つまり、メモリモジュール２０の接続端子２２がコネクタ１６に挿入された状態では、終端の合成抵抗値を、終端抵抗６のみの抵抗値である４２Ωとした。他方、メモリモジュール２０の接続端子２２がコネクタ１６から抜かれた状態では、終端の合成抵抗値を、終端抵抗６及び１３の合成抵抗値である３７Ω（≒４２×３００／（４２＋３００））とした。

図３は、本実施例の波形シミュレーションの結果である。この波形シミュレーションの観測点は、メモリコントローラに最も近いメモリデバイスの３ａの入力端子３ａｉである（図２参照）。図３の横軸は時間、縦軸は電圧である。本実施例のシミュレーション結果では、電圧ノイズマージン３０が６８ｍＶとなった。

ここで、図９に示す従来技術の構成に関するシミュレーション結果（図８）を比較例として求めた。この比較例では、図９の従来技術の構成において、本実施例と同様に、図９中では省略しているが、プリント基板に直接接続されたメモリデバイス１０３ａ〜１０３ｄの数を４個とし、それぞれ分岐配線１０５ａ〜１０５ｄを介して基幹配線１０４に接続される。また、メモリモジュール２０に搭載されたメモリデバイス１２１ａ〜１２１ｄの数を４個とし、それぞれ分岐配線１２４ａ〜１２４ｄを介して基幹配線１２３に接続される。

本実施例と同様の方法により、比較例における電圧ノイズマージンをコンピュータシミュレーションによって求めた。なお、プリント基板上の基幹配線１０４の線路インピーダンスを４０Ωとし、コントローラ１００からコネクタ１１６までの基幹配線１０４の長さを５０ｍｍとした。コネクタ１１６から分岐配線１０５ａまでの基幹配線１０４の長さを１０ｍｍとし、分岐配線１０５ａ〜１０５ｂ、１０５ｂ〜１０５ｃ、１０５ｃ〜１０５ｄ間の基幹配線１０４の長さを、それぞれ１６．５ｍｍとした。分岐配線１０５ａ〜１０５ｄの線路インピーダンスを５０Ωとし、各分岐配線１０５ａ〜１０５ｄの長さを４ｍｍとした。分岐配線１０５ｄから終端抵抗１０６までの基幹配線１０４の長さを２５ｍｍとし、終端抵抗１０６の抵抗値を３９Ωとした。

また、モジュール基板上の基幹配線１２３の線路インピーダンスを４０Ωとし、接続端子１２２から分岐配線１２４ａまでの基幹配線１２３の長さを５５ｍｍとした。分岐配線１２４ａ〜１２４ｂ、１２４ｂ〜１２４ｃ、１２４ｃ〜１２４ｄ間の基幹配線１２３の長さを、それぞれ１６．５ｍｍとした。分岐配線１２４ａ〜１２４ｄの線路インピーダンスを５０Ωとし、各分岐配線１２４ａ〜１２４ｄの長さを４ｍｍとした。分岐配線１２４ｄから終端抵抗１２５までの基幹配線１２３の長さを１２５ｍｍとし、終端抵抗１２５の抵抗値を３９Ωとした。

図８は従来技術の構成に係る比較例の波形シミュレーション結果であり、波形の観測点は、メモリコントローラに最も近いメモリデバイスの１０３ａの入力端子１０３ａｉである。図８の横軸は時間、縦軸は電圧である。比較例のシミュレーション結果では、電圧ノイズマージン１３２が５８ｍＶとなった。

本実施例と比較例とをまとめると以下の表１のとおりである。

本実施例及び従来技術の構成に係る比較例の電圧ノイズマージンを比較すると、本発明に係る構成によって、１０ｍＶの電圧ノイズマージンが改善した。

１ メモリコントローラ
２ オンボードメモリ
３ａ〜３ｄ プリント基板に直接接続されたメモリデバイス
４ メイン基板上の基幹配線
５ａ〜５ｄ 分岐配線
６ 終端抵抗
７ スイッチ付き終端抵抗
８ スイッチ
９ 終端抵抗
１０ 終端電圧
１１ スイッチ付き終端抵抗
１２ スイッチ
１３ 終端抵抗
１４ 終端電圧
１５ スイッチ８及び１２の制御信号
１６ コネクタ
１７ａ、１７ｂ コネクタの電源端子
２０ メモリモジュール
２１ａ〜２１ｄ メモリモジュールに搭載されたメモリデバイス
２２ 接続端子
２３ モジュール基板上の基幹配線
２４ａ〜２４ｄ 分岐配線
２５ 終端抵抗
２６ 終端電圧

Claims (3)

1. オンボードメモリ及びメモリモジュールで構成されるメモリシステムの終端回路であって、
   前記オンボードメモリのメモリコントローラ及び複数のメモリデバイスがフライバイ配線で接続され、
   前記メモリコントローラに最も近い前記メモリデバイスの入力端子に、順に第１のスイッチ及び第１の終端抵抗が直列に接続され、
   前記フライバイ配線の端部には、第２の終端抵抗及び第２のスイッチと、第３の終端抵抗とが並列に接続され、
   前記メモリモジュールの接続端子が前記オンボードメモリのコネクタに挿入されると、前記第１のスイッチは通電し、前記第２のスイッチは遮断し、
   前記接続端子が前記コネクタから抜かれると、前記第１のスイッチは遮断し、前記第２のスイッチは通電する、ことを特徴とするメモリシステムの終端回路。
2. 前記第３の終端抵抗の抵抗値が、前記フライバイ配線の基幹配線の線路インピーダンスに整合し、
   前記第１及び第３の終端抵抗の合成抵抗値が、前記線路インピーダンスに整合し、
   前記第２及び第３の終端抵抗の合成抵抗値が、前記線路インピーダンスに整合する、ことを特徴とする請求項１に記載のメモリシステムの終端回路。
3. 前記第１のスイッチが通電すると、前記第１の終端抵抗は前記入力端子に接続され、前記第１のスイッチが遮断すると、前記第１の終端抵抗と前記入力端子とは互いに未接続となり、
   前記第２のスイッチが通電すると、前記第２の終端抵抗は前記フライバイ配線に接続され、前記第２のスイッチが遮断すると、前記第２の終端抵抗と前記フライバイ配線とは互いに未接続となる、ことを特徴とする請求項１又は２に記載のメモリシステムの終端回路。

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