JP2016005155A - プリント回路板及びプリント配線板 - Google Patents

Abstract

【課題】片面実装時と両面実装時の両方で受信回路にて受信される信号の波形のリンギングを抑えること。
【解決手段】メモリシステム１００_２は、マザーボード２００と、一方の実装面に実装され、メモリコントローラ３０１から送信された信号を、マザーボード２００を介して受信するメモリデバイス３０２Ａと、を備える。マザーボード２００は、他方の実装面にメモリデバイスが実装可能に構成されている。マザーボード２００は、メモリコントローラ３０１が送信した信号の伝送線路となる主幹配線２１６と、主幹配線２１６の分岐箇所２０７Ａから分岐し、メモリデバイス３０２Ａに接続された分岐配線２０６Ａと、を備える。更に、マザーボード２００は、メモリデバイスが接合可能なランド２２０Ｂを有し、分岐箇所２０７Ａから分岐する分岐配線２０６Ｂと、ランド２２０Ｂから延びて形成されたオープンスタブ２２０ＢＳと、を備える。
【選択図】図４

Description

本発明は、主幹配線から分岐する分岐配線に電気的に接続される受信回路を有するプリント回路板、及び主幹配線及び分岐配線が形成されたプリント配線板に関する。

一般に、メモリシステムは、メモリコントローラと複数のメモリデバイスとを有して構成されている。メモリデバイスとしては、ＤＤＲ３−ＳＤＲＡＭ（Double Data Rate 3 Synchronous Dynamic Random Access Memory）が一般的に知られている。

メモリデバイスの実装形態としては、マザーボードに実装される場合と、モジュール基板に実装される場合とがある。メモリデバイスがモジュール基板に実装される場合は、メモリデバイスが実装されたモジュール基板が、メモリコントローラが実装されたマザーボードにコネクタ接続される。

メモリコントローラは、アドレス信号又はコマンド信号（アドレス／コマンド信号）を送信し、各メモリデバイスは、アドレス／コマンド信号を受信することで制御され、メモリコントローラと複数のメモリデバイスとの間でデータ信号の送受信が行われる。特に高機能な電子機器では、メモリ容量の確保のため、複数のＤＤＲ３−ＳＤＲＡＭを搭載して使用する場合が多い。

ＤＤＲ３−ＳＤＲＡＭであるメモリデバイスは、信号伝送タイミングを調整する機能を内蔵している。各メモリデバイスは、アドレス／コマンド信号の高速化が可能なフライバイと呼ばれる一筆書きの主幹配線に接続されている（非特許文献１参照）。

非特許文献１において、メモリ両面実装を前提としたメモリ８個搭載仕様と、メモリ片面実装を前提としたメモリ４個搭載仕様は、別の規格として定められている。

また、非特許文献１では、メモリデバイスは、ＢＧＡ（Ball grid array）型の半導体パッケージが用いられている。プリント配線板には、主幹配線からメモリデバイスに分岐する分岐配線を構成する、主幹配線上に形成されたヴィアと、ＢＧＡ型半導体パッケージの受信端子に接続される実装ランドと、ヴィアと実装ランドとを接続する引き出し配線とが形成されている。分岐配線の一部に、実装ランド間に配置可能な小径ヴィアを使用することで、メモリデバイスへの分岐配線を短くすることを可能としている。

ＪＥＤＥＣ ｓｔａｎｄａｒｄ Ｎｏ．２１Ｃ ＰＣ３−６４００／ＰＣ３−８５００／ＰＣ３−１０６００／ＰＣ３−１２８００／ＰＣ３−１４９００／ＰＣ３−１７０００ ＤＤＲ３ Ｕｎｂｕｆｆｅｒｅｄ ＳＯ−ＤＩＭＭ Ｒｅｆｅｒｅｎｃｅ Ｄｅｓｉｇｎ Ｓｐｅｃｉｆｉｃａｔｉｏｎ Ｒｅｖｉｓｉｏｎ ２．０

しかしながら、非特許文献１の構成においては、ＤＩＭＭの規格に準拠して分岐配線の配線長が１．６〜５［ｍｍ］程度と短く定義されている。そのため、従来は、ヴィアを実装ランドに隣接して配置することで引き出し配線の配線長を短くし、その結果、分岐配線の配線長を短くしていた。ところが、アドレスコマンド配線等、本数が多いバス配線で、しかも実装ランドを高密度に配置する場合には、ヴィアを実装ランド間に配置できず、実装ランド群の外側に配置することがあり、その場合には、分岐配線の配線長が長くなる。分岐配線の配線長が長くなるほど、信号の減衰や反射の問題が大きくなり、信号の波形が乱れる、即ち信号のリンギングの原因となる。特にＤＤＲ３−ＳＤＲＡＭにおいてアドレス／コマンド信号の波形で問題となるのは、信号のリンギングが大きくなり、信号の入力電圧条件を満足できない場合が生じることである。

さらに、非特許文献１では、メモリデバイスを基板の両面に実装する両面実装を前提としたメモリ８個搭載のトポロジー仕様と、メモリデバイスを基板の片面のみに実装する片面実装を前提としたメモリ４個搭載のトポロジーは別の仕様として定められている。つまり、両面実装トポロジーの基板を片面実装で用いる場合は定められていない。両面実装トポロジーの基板をそのまま片面実装状態で用いた場合、表裏で実装状況が異なることから信号のリンギングがさらに大きくなり、信号の入力電圧条件を満足できない場合がより生じやすくなる。

そこで、本発明は、両面実装状態と片面実装状態の両方において、受信回路にて受信される信号のリンギングを抑えたプリント回路板及びプリント配線板を提供する。

本発明のプリント回路板は、一対の実装面を有するプリント配線板と、前記一対の実装面のうち一方の実装面に実装され、送信回路から送信された信号を、前記プリント配線板を介して受信する第１受信回路と、を備え、前記プリント配線板は、前記一対の実装面のうち他方の実装面に第２受信回路が実装可能に構成されており、前記送信回路が送信した信号の伝送線路となる主幹配線と、前記主幹配線の分岐箇所から分岐し、前記第１受信回路に接続された第１分岐配線と、前記第２受信回路が接合可能なランドを有し、前記分岐箇所から分岐する第２分岐配線と、前記第２分岐配線の前記ランドから延びて形成されたオープンスタブと、を有することを特徴とする。

本発明によれば、ランドから延びるオープンスタブにより、第２受信回路がプリント配線板に実装されているか否かにかかわらず、第１受信回路にて受信される信号のリンギングを抑えることができる。

本発明の第１実施形態に係る両面実装構造のメモリシステムの配線構成を示すトポロジー図である。 本発明の第１実施形態に係る両面実装構造のメモリシステムの断面図である。 本発明の第１実施形態におけるマザーボードの他方の実装面においてメモリデバイスが実装される付近の平面図である。 本発明の第１実施形態に係る片面実装構造のメモリシステムの概略構成を示す説明図である。 本発明の第１実施形態において分岐箇所における信号成分の反射と透過を説明するための図である。 比較例の両面実装用のマザーボードにメモリデバイスが両面実装された状態のメモリデバイスの受信波形を説明するための図である。 比較例の両面実装用のマザーボードにメモリデバイスが片面実装された状態のメモリデバイスの受信波形を説明するための図である。 本発明の第１実施形態におけるマザーボードにメモリデバイスが片面実装された状態のメモリデバイスの受信波形を説明するための図である。 本発明の第１実施形態におけるマザーボードにメモリデバイスが両面実装された状態のメモリデバイスの受信波形を説明するための図である。 本発明の第１実施形態における片面実装状態及び両面実装状態のメモリシステム、並びに比較例における片面実装状態及び両面実装状態のメモリシステムについてシミュレーションを行った結果を示す波形図である。 本発明の第１実施形態に係るメモリシステムにおいて、オープンスタブの電気長を変化させた場合における判定基準電圧に対するリンギングの最小電圧の差を示すグラフである。 本発明の第２実施形態に係るメモリシステムの配線構成を示すトポロジー図である。 本発明の第２実施形態における片面実装状態及び両面実装状態のメモリシステム、並びに比較例における片面実装状態及び両面実装状態のメモリシステムにおいてシミュレーションを行った結果を示す波形図である。 本発明の第２実施形態に係るメモリシステムの変形例の配線構成を示すトポロジー図である。

以下、本発明を実施するための形態を、図面を参照しながら詳細に説明する。

［第１実施形態］
図１は、本発明の第１実施形態に係るプリント回路板の一例としてのメモリシステムの配線構成を示すトポロジー図である。プリント回路板であるメモリシステム１００_１は、プリント配線板であるマザーボード２００と、送信回路であるメモリコントローラ３０１と、複数の受信回路である複数のメモリデバイス３０２Ａ〜３０２Ｄと、を備えている。第１実施形態では、メモリデバイス３０２Ａ〜３０２Ｄは、ＤＤＲ３−ＳＤＲＡＭ（Double Data Rate 3 Synchronous Dynamic Random Access Memory）である。メモリコントローラ３０１及び複数のメモリデバイス３０２Ａ〜３０２Ｄは、マザーボード２００に実装されている。図１では、マザーボード２００の両面にメモリデバイスが実装された両面実装構造を示している。

図２は、両面実装構造のメモリシステム１００_１の断面図である。マザーボード２００は、メモリデバイスが実装可能な一対の実装面２２１，２２２（表面２２１及び裏面２２２）を有している。なお、第１実施形態では、一対の実装面２２１，２２２のうちいずれかの実装面（図２では実装面２２１）にメモリコントローラ３０１が実装可能に構成されている。メモリコントローラ３０１及びメモリデバイス３０２Ａ〜３０２Ｄは、ＢＧＡ（Ball grid array）型の半導体パッケージである。

メモリコントローラ３０１は、マザーボード２００の一対の実装面２２１，２２２のうちいずれかの実装面（図２では実装面２２１）に実装されている。メモリデバイス３０２Ａ，３０２Ｃは、一対の実装面２２１，２２２のうち一方の実装面２２１に実装された第１受信回路である。第１実施形態では、複数（２つ）の第１受信回路が実装面２２１に実装されていることになる。メモリデバイス３０２Ｂは、一対の実装面２２１，２２２のうち他方の実装面２２２に実装された、第１受信回路とは別の第２受信回路である。なお、メモリデバイス３０２Ｄは、実装面２２２に実装された、第１、第２受信回路とは別の第３受信回路である。

ここで、マザーボード２００において、実装面である表面及び裏面は相対的なものであり、表面を一方の表面又は第１表面、表面とは反対側の裏面を他方の表面又は第２表面ともいう。また、マザーボード２００の表面を表層（第１表層）、裏面を裏層（第２表層）ともいう。表層（導体層）と裏層（導体層）との間には、絶縁体層を介して内層（導体層）が配置されている。導体層は、導体パターンが配置されている層である。導体パターンは、例えば銅などの導電性を有する部材である。

メモリコントローラ３０１は、メモリデバイス３０２Ａ〜３０２Ｄを制御するものである。メモリコントローラ３０１は、メモリデバイス３０２Ａ〜３０２Ｄへデジタル信号、第１実施形態では、アドレス信号又はコマンド信号（アドレス／コマンド信号）を、マザーボード２００を介して送信するものである。

各メモリデバイス３０２Ａ〜３０２Ｄは、マザーボード２００を介してメモリコントローラ３０１から送信されたアドレス／コマンド信号を受信する。そして、メモリコントローラ３０１と各メモリデバイス３０２Ａ〜３０２Ｄとは、不図示のデータ信号用のバス配線を介してデータ信号の送受信を行う。

第１実施形態では、アドレス信号用のバス配線及びコマンド信号用のバス配線は、フライバイ方式による配線構造であり、これら複数のバス配線のうちの１つを、図１に示している。

メモリコントローラ３０１は、半導体素子からなる送信素子３１１と、送信素子３１１に接続された送信端子３１２と、を有する半導体パッケージである。

各メモリデバイス３０２Ａ〜３０２Ｄは、受信素子である半導体素子からなるメモリセル３２１Ａ〜３２１Ｄと、メモリセル３２１Ａ〜３２１Ｄに内部配線３２３Ａ〜３２３Ｄを介して接続された受信端子３２２Ａ〜３２２Ｄとを有する半導体パッケージである。各メモリデバイス３０２Ａ〜３０２Ｄは、同一構成の半導体パッケージであり、特性が同一のものである。

なお、内部配線３２３Ａ〜３２３Ｄは、メモリデバイス３０２Ａ〜３０２Ｄの実効的な内部配線である。即ち、メモリデバイス３０２Ａ〜３０２Ｄの内部には、パッケージ配線の長さやメモリセル３２１Ａ〜３２１Ｄの容量成分により、受信端子３２２Ａ〜３２２Ｄからメモリセル３２１Ａ〜３２１Ｄまで伝搬する信号において伝搬遅延が存在する。この伝搬遅延をマザーボード２００上の配線パターンの長さ（電気長）に置き換えたものを、メモリデバイス３０２Ａ〜３０２Ｄの実効的な内部配線の長さ（電気長）とし、この内部配線を、図１では内部配線３２３Ａ〜３２３Ｄとしている。

マザーボード２００は、メモリコントローラ３０１とメモリデバイス３０２Ａ〜３０２Ｄとをフライバイ方式により接続するバス配線２０１を有している。

バス配線２０１は、始端２１７がメモリコントローラ３０１の送信端子３１２に電気的に接続され、終端２１８が終端抵抗（ターミネータ）３１０の一端に電気的に接続された主幹配線２１６を有している。終端抵抗３１０の他端は、終端電位が印加される終端配線２１１に電気的に接続されている。

主幹配線２１６は、始端２１７から終端２１８まで配線方向に一筆書き状に延びて形成されている。このように、主幹配線２１６の配線方向の始端２１７がメモリコントローラ３０１に電気的に接続され、主幹配線２１６の配線方向の終端２１８が終端抵抗３１０に電気的に接続されている。したがって、終端２１８における信号の反射が終端抵抗３１０により抑制されている。

バス配線２０１は、主幹配線２１６上の互いに異なる位置の複数の分岐箇所２０７Ａ，２０７Ｂのそれぞれから分岐する複数の分岐配線（第１分岐配線）２０６Ａ，２０６Ｃを有している。複数の分岐箇所２０７Ａ，２０７Ｂのうち、始端２１７に最も近い分岐箇所が分岐箇所２０７Ａである。また、バス配線２０１は、分岐箇所２０７Ａから分岐する分岐配線（第２分岐配線）２０６Ｂを有している。また、バス配線２０１は、分岐箇所２０７Ａ以外の分岐箇所２０７Ｂから分岐する分岐配線（第３分岐配線）２０６Ｄを有している。

一方の実装面２２１に延びて形成された全ての分岐配線２０６Ａ，２０６Ｃにはメモリデバイスが接続可能となっており、第１実施形態ではメモリデバイス３０２Ａ，３０２Ｃが接続されている。

なお、他方の実装面２２２に延びて形成された分岐配線２０６Ｂ，２０６Ｄにおいては、メモリデバイスが接続可能になっているが、実際には接続されていなくてもよい、即ち他方の実装面２２２にはメモリデバイスが実装されていなくてもよい。よって、メモリデバイス３０２Ｂ，３０２Ｄのうち、少なくとも１つを省略してもよい。第１実施形態では、他方の実装面２２２に延びて形成された全ての分岐配線２０６Ｂ，２０６Ｄにメモリデバイス３０２Ｂ，３０２Ｄが接続されている。

つまり、メモリデバイス３０２Ａは分岐配線２０６Ａに、メモリデバイス３０２Ｂは分岐配線２０６Ｂに、メモリデバイス３０２Ｃは分岐配線２０６Ｃに、メモリデバイス３０２Ｄは分岐配線２０６Ｄにそれぞれ電気的に接続されている。

具体的に説明すると、分岐配線２０６Ａの配線方向の一端２１９Ａと分岐配線２０６Ｂの配線方向の一端２１９Ｂとが分岐箇所２０７Ａに電気的に接続されている。また、分岐配線２０６Ｃの配線方向の一端２１９Ｃと分岐配線２０６Ｄの配線方向の一端２１９Ｄとが分岐箇所２０７Ｂに電気的に接続されている。また、各分岐配線２０６Ａ〜２０６Ｄの配線方向の他端２２０Ａ〜２２０Ｄが、各メモリデバイス３０２Ａ〜３０２Ｄの受信端子３２２Ａ〜３２２Ｄに電気的に接続されている。

各分岐配線２０６Ａ〜２０６Ｄの他端２２０Ａ〜２２０Ｄは、ランド（以下、この他端のことを「実装ランド」という）で形成されている。各メモリデバイス３０２Ａ〜３０２Ｄの受信端子３２２Ａ〜３２２Ｄは、はんだ等で各実装ランド２２０Ａ〜２２０Ｄに接合されている。つまり、各分岐配線２０６Ａ〜２０６Ｄの実装ランド２２０Ａ〜２２０Ｄは、各メモリデバイス３０２Ａ〜３０２Ｄの受信端子３２２Ａ〜３２２Ｄが接合可能に構成されている。

ここで、分岐配線２０６Ａが表層側に延びる分岐配線（表層側分岐配線）、分岐配線２０６Ｂが裏層側に延びる分岐配線（裏層側分岐配線）である。また、分岐配線２０６Ｃが表層側に延びる分岐配線（表層側分岐配線）、分岐配線２０６Ｄが裏層側に延びる分岐配線（裏層側分岐配線）である。分岐配線２０６Ａ〜２０６Ｄは、同程度の長さ（電気長）である。

主幹配線２１６は、始端２１７と分岐箇所２０７Ａとの間の配線２０３、分岐箇所２０７Ａと分岐箇所２０７Ｂとの間の配線２０４Ａを有している。また、主幹配線２１６は、分岐箇所２０７Ｂと終端２１８との間の配線２０５を有している。

主幹配線２１６は、マザーボード２００の内層もしくは表裏層に形成され、分岐配線２０６Ａ，２０６Ｃは、マザーボード２００の内層と表層とに跨って形成されている。分岐配線２０６Ｂ，２０６Ｄは、マザーボード２００の内層と裏層とに跨って形成されている。

メモリデバイス３０２Ｂの受信端子３２２Ｂが接合された、分岐配線２０６Ｂの実装ランド２２０Ｂからは、オープンスタブ２２０ＢＳが延びて形成されている。オープンスタブ２２０ＢＳの配線方向の一端は実装ランド２２０Ｂに電気的に接続され、オープンスタブ２２０ＢＳの他端は開放された開放端である。オープンスタブ２２０ＢＳは、実装面２２２（図２）に形成されている。

オープンスタブ２２０ＢＳの配線方向の電気長は、内部配線３２３Ａの電気長と略同じに設定されている。

図３は、マザーボード２００の実装面２２２においてメモリデバイス３０２Ｂが実装される付近の平面図である。図３では、分岐配線２０６Ｂが複数図示されており、内層に形成された図２では不図示の複数の主幹配線２１６のそれぞれに電気的に接続されている。また、図示は省略するが、メモリデバイス３０２Ｂの底面には、受信端子３２２Ｂが複数アレイ状に設けられている。

分岐配線２０６Ｂは、主幹配線２１６に電気的に接続されたヴィア２４１Ｂと、実装面２２２に形成された、分岐配線２０６Ｂの他端である実装ランド２２０Ｂと、ヴィア２４１Ｂと実装ランド２２０Ｂとを繋ぐ引き出し配線パターン２４２Ｂとを有する。

複数の実装ランド２２０Ｂは、アレイ状に配置されており、各実装ランド２２０Ｂは、不図示のはんだボール等の接続導体でメモリデバイス３０２Ｂの受信端子３２２Ｂに電気的に接続されている。メモリデバイス３０２Ｂの受信端子３２２Ｂが接合される実装ランド２２０Ｂには、オープンスタブ２２０ＢＳが接続されている。オープンスタブ２２０ＢＳは、省スペース化を図るため、図３に示すように、ミアンダ状に形成するのが好ましい。

ヴィア２４１Ｂは、これら複数の実装ランド２２０Ｂからなる実装ランド群の外側に配置されており、比較的大きな径に形成することができるので、安価なマザーボード２００を実現している。実装ランド２２０Ｂの相互の間隔ｄは、例えば０．８［ｍｍ］ピッチとなる。そのときの分岐配線２０６Ｂの配線長は、最大１０［ｍｍ］程度となる。

図２に示した安価なマザーボード２００で使用可能なヴィア２４１Ｂのランドの大きさはφ０．６［ｍｍ］程度であり、実装ランド２２０Ｂの大きさはφ０．４［ｍｍ］程度である。そのため、０．８［ｍｍ］ピッチの実装ランド２２０Ｂの間にヴィア２４１Ｂを配置することができない。

従って、ヴィア２４１Ｂはメモリデバイス３０２Ｂの外側に配置される。その結果、主幹配線上にあるヴィア２４１Ｂから実装ランド２２０Ｂまでの分岐配線２０６Ｂが長くなることにより、先に述べた波形の信号の入力電圧条件の問題が起こりやすい。

また、上述したように、メモリデバイス３０２Ｂの内部には、パッケージ配線や内部容量により、メモリセル３２１Ｂまでの伝搬遅延が存在する。この伝搬遅延を、マザーボード２００上の長さに置き換えたものを実効的な内部配線３２３Ｂの配線長（電気長）と考える。この実効的な内部配線３２３Ｂの配線長を含む分岐配線長、即ち内部配線３２３Ｂと分岐配線２０６Ｂとの合計の配線長は、通常でも１０［ｍｍ］〜２０［ｍｍ］程度のばらつきがある。この内部配線３２３Ｂと分岐配線２０６Ｂとの合計の配線長を、実効的な分岐配線長という。

以上、メモリシステム１００_１は、メモリデバイス３０２Ａ〜３０２Ｄをマザーボード２００に両面実装して構成されるが、必要に応じて、メモリデバイスをマザーボード２００に片面実装してなるメモリシステムを構築する場合もある。

図４は、本発明の第１実施形態に係る片面実装構造のメモリシステム１００_２の概略構成を示す説明図である。なお、メモリシステム１００_２において、図１のメモリシステム１００_１と同様の構成については、同一符号を付して説明を省略する。

メモリシステム１００_２は、メモリシステム１００_１から実装面２２２のメモリデバイス３０２Ｂ，３０２Ｄを省略した片面実装構造であり、メモリシステム１００_２のマザーボード２００はメモリシステム１００_１のマザーボード２００と同じ構成である。つまり、第１実施形態では、メモリシステム１００_１，１００_２でマザーボード２００が共通化されており、両面実装のメモリシステム１００_１と、片面実装のメモリシステム１００_２とでマザーボード２００の配線設計を変更しなくてもよい。

以下、各メモリデバイスにて受信される信号の受信波形について説明する。図５は、分岐箇所における信号成分の反射と透過を説明するための図である。図５（ａ）では、特性インピーダンスＺ_１の配線５００と、特性インピーダンスＺ_２の配線５０１と、特性インピーダンスＺ_３の配線５０２とが接続箇所５０５で接続されている。そして、配線５００側から信号が伝わるものと仮定する。即ち、信号は配線５００から配線５０１，５０２に２分岐する。図５（ａ）には、配線５００側から伝わる信号が接続箇所５０５で反射を起こして戻る経路ｒ−５００と、同じ信号が接続箇所５０５を透過し、配線５０１，５０２へ伝わる経路ｔ−５００とが図示されている。

配線５００側からみた配線５０１と配線５０２との合成インピーダンスＺ_ａは、以下の式（１）となる。

例えば、特性インピーダンスＺ_２および特性インピーダンスＺ_３が特性インピーダンスＺ_１と同じであれば、合成インピーダンスＺ_ａは特性インピーダンスＺ_１の１／２となる。

配線５００側から伝わった信号が接続箇所５０５で反射する電圧割合は、以下の式（２）で表される。

例えば特性インピーダンスＺ_１に対して合成インピーダンスＺ_ａがＺ_１の１／２の場合、式（２）の値は、−１／３となり、−１／３の電圧が反射する。

配線５００側から伝わった信号が接続箇所５０５で透過する電圧割合は、以下の式（３）で表される。

例えば特性インピーダンスＺ_１に対して合成インピーダンスＺ_ａが特性インピーダンスＺ_１の１／２の場合、式（３）の値は２／３となり、２／３の電圧が透過する。

図５（ｂ）では、特性インピーダンスＺ_１の配線５１０と、特性インピーダンスＺ_２の配線５１１と、特性インピーダンスＺ_３の配線５１２と、特性インピーダンスＺ_４の配線５１３とが接続箇所５１５で接続されている。そして、配線５１０側から信号が伝わるものと仮定する。即ち、信号は配線５１０から配線５１１，５１２，５１３に３分岐する。図５（ｂ）には、配線５１０側から伝わる信号が接続箇所５１５で反射を起こして戻る経路ｒ−５１０と、同じ信号が接続箇所５１５を透過し、配線５１１，５１２，５１３へ伝わる経路ｔ−５１０とが図示されている。

配線５１０側からみた配線５１１と配線５１２との合成インピーダンスＺ_ａは、以下の式（４）となる。

例えば、特性インピーダンスＺ_２〜Ｚ_４が特性インピーダンスＺ_１と等しい場合は、合成インピーダンスＺ_ａは特性インピーダンスＺ_１の１／３となる。

配線５１０側から伝わった信号が接続箇所５０５で反射する電圧割合は、前述した式（２）で表される。例えば特性インピーダンスＺ_１に対して合成インピーダンスＺ_ａが特性インピーダンスＺ_１の１／３の場合、式（２）の値は、−１／２となり、−１／２の電圧が反射する。

配線５１０側から伝わった信号が接続箇所５１５で透過する電圧割合は、前述した式（３）で表される。例えば特性インピーダンスＺ_１に対して合成インピーダンスＺ_ａが特性インピーダンスＺ_１の１／３の場合、式（３）の値は１／２となり、１／２の電圧が透過する。

図５（ｃ）では、特性インピーダンスＺ_１の配線５２０の端点５２５の先には配線が無く開放端となっている。メモリデバイスなど受信回路においてメモリセルの内部容量は直流的にはインピーダンス無限大の負荷とみなせるので、近似的に開放端として扱える。

配線５２０側から信号が伝わるものと仮定する。図５（ｃ）には、配線５２０側から伝わる信号が端点５２５で反射を起こして戻る経路ｒ−５２０と、実際には存在しないが端点（開放端）５２５を仮想的に透過する経路ｔ−５２０とが図示されている。

配線５２０側からみた端点（開放端）５２５の先のインピーダンスＺ_ａは無限大であるので、配線５２０側から伝わった信号が端点５２５で反射する電圧割合は、前述した式（２）で合成インピーダンスＺ_ａを無限大にしたときの極限値１となる。したがって、配線５２０側から伝わった信号と同じ電圧が反射する。

配線５２０側から伝わった信号が端点（開放端）５２５を仮想的に透過する電圧割合は、前述した式（３）で合成インピーダンスＺ_ａを無限大にしたときの極限値２となり、２倍の電圧が透過する。端点５２５に受信回路がある場合は、これが受信波形電圧となる。

以降では説明を簡単にするために、配線のインピーダンスは全て同じ値、例えば５５［Ω］であるとする。

図６は、比較例として、両面実装用のマザーボードにメモリデバイス３０２Ａ〜３０２Ｄが両面実装された状態のメモリデバイス３０２Ａの受信波形を説明するための図である。この比較例のメモリシステムは、メモリシステム１００_１からオープンスタブ２２０ＢＳを省いたものであり、その他の構成は、メモリシステム１００_１と同じである。

メモリコントローラ３０１からの信号波が経路Ｓ−１でメモリデバイス３０２Ａに最初に信号ＳＳ−１として到達する。このとき信号波は、分岐箇所２０７Ａで３分岐して分岐配線２０６Ａに透過するので、電圧は１／２となる。

経路Ｓ−２でメモリデバイス３０２Ａのメモリセル（内部回路端）３２１Ａでの反射波が分岐箇所２０７Ａに到達する。分岐箇所２０７Ａを透過するときに電圧は１／２となり、メモリデバイス３０２Ａのメモリセル３２１Ａで反射するときには電圧はそのままで１／２であるので、再び分岐箇所２０７Ａに到達するときの信号ＳＳ−２の電圧は１／２となっている。

経路Ｓ−３でメモリデバイス３０２Ｂのメモリセル３２１Ｂでの反射波が分岐箇所２０７Ａに到達する。分岐箇所２０７Ａを透過するときに電圧は１／２となり、メモリデバイス３０２Ｂのメモリセル３２１Ｂで反射するときには電圧はそのままで１／２であるので、再び分岐箇所２０７Ａに到達するときの信号ＳＳ−３の電圧は１／２となっている。

経路Ｓ−４で分岐箇所２０７Ａからメモリデバイス３０２Ａへ信号波ＳＳ−４が伝わる。この信号波は、経路Ｓ−２で分岐箇所２０７Ａに到達した信号波の反射波ＳＳ−２ｒと、経路Ｓ−３で分岐箇所２０７Ａに到達した信号波の透過波ＳＳ−３ｔの合成波となる。

信号波ＳＳ−２ｒの電圧は、（１／２）×（−１／２）＝（−１／４）となる。信号波ＳＳ−３ｔの電圧は、（１／２）×（１／２）＝（１／４）となる。この２つの信号波ＳＳ−２ｒ，ＳＳ−３ｔは分岐箇所２０７Ａへ時間的に同時に到達する。しかしながら、合成波の電圧は相殺されてゼロとなるので、経路Ｓ−４でメモリデバイス３０２Ａへ伝わる信号ＳＳ−４は振幅がゼロになり、メモリデバイス３０２Ａにリンギングを生じさせる信号は生じない。

図７は、図６と同じ比較例の両面実装用のマザーボードにおいて、図６のメモリデバイス３０２Ｂ，３０２Ｄが実装されない状態に相当する、片面実装状態のメモリデバイス３０２Ａの受信波形を説明するための図である。この比較例のメモリシステムは、メモリシステム１００_２からオープンスタブ２２０ＢＳを省いたものであり、その他の構成は、メモリシステム１００_２と同じである。

経路Ｓ−１でメモリデバイス３０２Ａに最初に到達する信号波ＳＳ−１は図６と同様であり、電圧は１／２となる。

経路Ｓ−２でのメモリデバイス３０２Ａのメモリセル（内部回路端）３２１Ａでの反射波が分岐箇所２０７Ａに到達する信号波ＳＳ−２も図６と同様であり、再び分岐箇所２０７Ａに到達するときの電圧は１／２となる。

経路Ｓ−３では、分岐配線２０６Ｂに接続された実装ランド２２０Ｂが端点となり、反射波が分岐箇所２０７Ａに到達する。分岐箇所２０７Ａを透過するときに電圧は１／２となり、実装ランド２２０Ｂで反射するときには電圧はそのままなので１／２であるので、再び分岐箇所２０７Ａに到達するときの信号波ＳＳ−３の電圧は１／２となっている。

経路Ｓ−４で分岐箇所２０７Ａからメモリデバイス３０２Ａへ信号波ＳＳ−４が伝わる。この信号波は、経路Ｓ−２で分岐箇所２０７Ａに到達した信号波ＳＳ−２の反射波ＳＳ−２ｒと、経路Ｓ−３で分岐箇所２０７Ａに到達した信号波ＳＳ−３の透過波ＳＳ−３ｔの合成波となる。

信号波ＳＳ−２ｒの反射波の電圧は、（１／２）×（−１／２）＝（−１／４）となる。信号波ＳＳ−３ｔの透過波の電圧は、（１／２）×（１／２）＝（１／４）となる。

信号波ＳＳ−３ｔは、メモリデバイスの内部配線がない分だけ信号波ＳＳ−２ｒよりも時間的に早く分岐箇所２０７Ａへ到達する。このため、経路Ｓ−４でメモリデバイス３０２Ａへ伝わる信号波ＳＳ−４は電圧（１／４）となり、メモリデバイス３０２Ａの受信信号にリンギングを生じさせる結果となる。

図８は、図４に示すマザーボード２００の他方の実装面２２２（図２）にメモリデバイス３０２Ｂ，３０２Ｄが実装されない、片面実装状態のメモリシステム１００_２におけるメモリデバイス３０２Ａの受信波形を説明するための図である。図８では、分岐配線２０６Ｂに接続された実装ランド２２０Ｂにオープンスタブ２２０ＢＳが接続されており、メモリデバイス３０２Ａの内部配線３２３Ａと実効的な配線長（電気長）が同じになっている。

経路Ｓ−１でメモリデバイス３０２Ａに最初に到達する信号波ＳＳ−１は図６と同様であり、電圧は１／２となる。

経路Ｓ−２でのメモリデバイス３０２Ａの内部回路端での反射波が分岐箇所２０７Ａに到達する信号波ＳＳ−２は図６と同様であり、再び分岐箇所２０７Ａに到達するときの電圧は１／２となる。

経路Ｓ−３では、分岐配線２０６Ｂに接続された実装ランド２２０Ｂに接続されたオープンスタブ２２０ＢＳの開放端が端点となり、反射波が分岐箇所２０７Ａに到達する。分岐箇所２０７Ａを透過するときに電圧は１／２となり、実装ランド２２０Ｂで反射するときには電圧はそのままなので１／２であるので、再び分岐箇所２０７Ａに到達するときの信号波ＳＳ−３の電圧は１／２となっている。

経路Ｓ−４で分岐箇所２０７Ａからメモリデバイス３０２Ａへ信号波ＳＳ−４が伝わる。この信号波は、経路Ｓ−２で分岐箇所２０７Ａに到達した信号波ＳＳ−２の反射波ＳＳ−２ｒと、経路Ｓ−３で分岐箇所２０７Ａに到達した信号波ＳＳ−３の透過波ＳＳ−３ｔの合成波となる。

信号波ＳＳ−２ｒの電圧は、（１／２）×（−１／２）＝（−１／４）となる。信号波ＳＳ−３ｔの電圧は、（１／２）×（１／２）＝（１／４）となる。

信号波ＳＳ−３ｔは、オープンスタブ２２０ＢＳを経ることで信号波ＳＳ−２ｒと時間的に同時に分岐箇所２０７Ａへ到達する。従って、合成波ＳＳ−４は、信号波ＳＳ−２ｒと信号波ＳＳ−３ｔとで相殺されて電圧がゼロとなり、メモリデバイス３０２Ａに到達する信号にリンギングが生じるのが抑制されている。

図９は、本発明の第１実施形態におけるマザーボード２００にメモリデバイスが両面実装された状態のメモリデバイス３０２Ａの受信波形を説明するための図である。

経路Ｓ−１でメモリデバイス３０２Ａに最初に到達する信号波ＳＳ−１は図６と同様であり、電圧は１／２となる。

経路Ｓ−２でのメモリデバイス３０２Ａのメモリセル（内部回路端）３２１Ａでの反射波が分岐箇所２０７Ａに到達する信号波ＳＳ−２は図６と同様であり、再び分岐箇所２０７Ａに到達するときの電圧は１／２となる。

経路Ｓ−３ａで実装ランド２２０Ｂに到達する信号波ＳＳ−３ａは、分岐箇所２０７Ａを透過するときに電圧が１／２となる。

経路Ｓ−３ｓでオープンスタブ２２０ＢＳへ透過する信号波の電圧は（１／２）×（２／３）＝１／３となり、オープンスタブ２２０ＢＳの開放端を経て実装ランド２２０Ｂに戻ってくる信号波ＳＳ−３ｓの電圧は１／３となる。

経路Ｓ−３ｍでメモリデバイス３０２Ｂのメモリセル（内部回路端）３２１Ｂで反射して実装ランド２２０Ｂに戻ってくる信号波ＳＳ−３ｍも同様に電圧は１／３となる。

経路Ｓ−３ｍｓで実装ランド２２０Ｂから分岐箇所２０７Ａへ戻る信号波ＳＳ−３ｍｓは、信号波ＳＳ−３ｓの透過波と、信号波Ｓｓ−３ｍの透過波の合成波となる。

信号波ＳＳ−３ｓの電圧は、（１／３）×（２／３）＝２／９となる。信号波ＳＳ−３ｍの電圧は、（１／３）×（２／３）＝２／９となる。従って、合成波ＳＳ−３ｍｓの電圧は４／９となる。

経路Ｓ−４で分岐箇所２０７Ａからメモリデバイス３０２Ａへ信号波ＳＳ−４が伝わる。この信号波は、経路Ｓ−２で分岐箇所２０７Ａに到達した信号波ＳＳ−２の反射波ＳＳ−２ｒと、経路Ｓ−３ｍｓで分岐箇所２０７Ａに到達した信号波ＳＳ−３ｍｓの透過波ＳＳ−３ｍｓｔの合成波となる。

信号波ＳＳ−２ｒの電圧は、（―１／２）×（１／２）＝（−１／４）となる。信号波ＳＳ−３ｍｓｔの電圧は、（４／９）×（１／２）＝２／９となる。従って合成波ＳＳ−４の電圧は（−１／４）＋（２／９）＝（−１／３６）となる。

これは、メモリコントローラ３０１の出力信号波の電圧の３％程度であり、メモリデバイス３０２Ａの受信波形に対して、リンギングを発生させる影響は殆どない。

図１０は、本発明の第１実施形態における片面実装状態及び両面実装状態のメモリシステム、並びに比較例における片面実装状態及び両面実装状態のメモリシステムについてシミュレーションを行った結果を示す波形図である。

図１０（ａ）は本発明の第１実施形態における片面実装状態のメモリシステムにてシミュレーションを行った結果を示す波形図である。図１０（ａ）では、メモリデバイス３０２Ａ，３０２Ｃがマザーボード２００の実装面２２１に実装されており、メモリデバイス３０２Ｂ，３０２Ｄが実装されていない、図４に示すメモリシステム１００_２をシミュレーションモデルとした。

図１０（ｂ）は本発明の第１実施形態における両面実装状態のメモリシステムにてシミュレーションを行った結果を示す波形図である。図１０（ｂ）ではメモリデバイス３０２Ａ，３０２Ｃがマザーボード２００の実装面２２１に実装され、メモリデバイス３０２Ｂ，３０２Ｄがマザーボード２００の実装面２２２に実装された、図１に示すメモリシステム１００_１をシミュレーションモデルとした。

図１０（ｃ）は比較例における片面実装状態のメモリシステムにてシミュレーションを行った結果を示す波形図であり、図４に示すメモリシステム１００_２にてオープンスタブ２２０ＢＳを省略したメモリシステムをシミュレーションモデルとした。

図１０（ｄ）は比較例における両面実装状態のメモリシステムにてシミュレーションを行った結果を示す波形図であり、図１に示すメモリシステム１００_１にてオープンスタブ２２０ＢＳを省略したメモリシステムをシミュレーションモデルとした。

メモリコントローラ３０１が送信する信号（パルス）の電圧を１．５［Ｖ］、立ち上がり時間を１００［ｐｓｅｃ］とした。メモリコントローラ３０１のバッファモデルは、ＤＤＲ３メモリのＩＢＩＳモデルからＤＱ信号のモデルを使用した。

配線の特性インピーダンスは全て５５［Ω］とした。配線２０３の配線長は５５［ｍｍ］、配線２０４Ａの配線長は１８［ｍｍ］、配線２０５の配線長を１４［ｍｍ］とした。終端抵抗３１０の抵抗値は３６［Ω］、終端配線２１１に印加した終端電位は０．７５［Ｖ］とした。分岐配線２０６Ａ〜２０６Ｄの配線長を９［ｍｍ］とした。メモリデバイス３０２Ａ〜３０２ＤのモデルはＡＤ信号のモデルを使用した。

シミュレーションツールはＳｙｎｏｐｓｙｓ社ＨＳＰＩＣＥを使用した。受信波形の判定基準電圧としては、発明者らが経験的に得た知見から、ＤＤＲ３規格の閾値電圧０．８５［Ｖ］に４０［ｍＶ］を加えた０．８９［Ｖ］とした。

図１０（ａ）〜図１０（ｄ）には、判定基準電圧０．８９［Ｖ］の線も図示した。図１０（ａ）〜図１０（ｄ）において、メモリデバイス３０２Ａが受信する信号の波形をＶ３０２Ａとした。メモリデバイス３０２Ｂが受信する信号の波形をＶ３０２Ｂとした。メモリデバイス３０２Ｃが受信する信号の波形をＶ３０２Ｃとした。メモリデバイス３０２Ｄが受信する信号の波形をＶ３０２Ｄとした。

図１０（ａ）に示すように第１実施形態の片面実装のメモリシステム１００_１においては、メモリデバイス３０２Ａ，３０２Ｃともに信号のリンギングは判定基準電圧０．８９［Ｖ］を上回り、信号の電圧マージンが確保されている。また、図１０（ｂ）に示すように第１実施形態の両面実装のメモリシステム１００_２においては、メモリデバイス３０２Ａ〜３０２Ｄともに信号のリンギングは判定基準電圧０．８９［Ｖ］を上回り、信号の電圧マージンが確保されている。

つまり、オープンスタブ２２０ＢＳを配置した第１実施形態の構成によれば、片面実装であるか両面実装であるかにかかわらず、メモリデバイスにて受信される信号の電圧マージンが確保されている。

これに対し、図１０（ｃ）に示すように比較例の片面実装のメモリシステムにおいては、メモリデバイス３０２Ａ，３０２Ｃともに信号のリンギングは判定基準電圧０．８９［Ｖ］を下回り、信号の電圧マージンが確保されていない。なお、図１０（ｄ）に示すように比較例の両面実装のメモリシステムにおいては、メモリデバイス３０２Ａ〜３０２Ｄともに信号のリンギングは判定基準電圧０．８９［Ｖ］を上回り、信号の電圧マージンが確保されている。

つまり、オープンスタブ２２０ＢＳのない比較例の構成では、両面実装の場合はメモリデバイス３０２Ａ〜３０２Ｄにて受信される信号の電圧マージンが確保されている。しかし、片面実装の場合は、メモリデバイス３０２Ａ，３０２Ｂいずれにおいても、受信される信号の電圧マージンが確保されていない。

オープンスタブ２２０ＢＳの長さ（電気長）を変化させた場合のシミュレーション結果について説明する。ＡＤ信号のパッケージの内部線路のインダクタンス値Ｌを１．９２１［ｎＨ］、容量値Ｃを０．５７［ｐＦ］、受信バッファの入力容量Ｃｃｏｍｐを０．６１６［ｐＦ］とした。

ＡＤ信号のパッケージ内の内部線路を分布常数型伝送線路モデルとみなすと伝搬遅延時間ｔｄ＝√（Ｌ・Ｃ）＝√（１．９２１［ｎＨ］×（０．５７［ｐＦ］＋０．６１６［ｐＦ］））≒４７．７［ｐｓｅｃ］と求まる。マザーボード２００における信号の伝送速度を６［ｐｓｅｃ／ｍｍ］として実効配線長に換算すると４７．７［ｐｓｅｃ］÷６［ｐｓｅｃ／ｍｍ］≒８［ｍｍ］となる。つまり、メモリデバイス３０２Ａの容量成分（特にメモリセル３２１Ａにおける容量負荷）を含む実効的な内部配線３２３Ａの電気長は、８［ｍｍ］となる。

図１１は、オープンスタブ２２０ＢＳの電気長を変化させた場合における判定基準電圧に対するリンギングの最小電圧の差を示すグラフである。図１１では、パッケージ内の内部配線３２３Ａの実効配線長（電気長）を８［ｍｍ］としてシミュレーションを行った結果である。オープンスタブ２２０ＢＳの長さを６［ｍｍ］から１２［ｍｍ］の範囲で１［ｍｍ］ステップで変化させて、判定基準電圧０．８９［Ｖ］に対する信号波形のリンギングの最小電圧との差を求めて図１１に示すように黒丸でプロットした。この図１１において、差の値が正で大きいほどマージンが大きいことを意味する。なお、ここでは片面実装と両面実装でよりマージンの小さいほうの値を採用してプロットした。

図１１に示すように、マージンは、オープンスタブ２２０ＢＳの電気長が８［ｍｍ］、即ちパッケージ内の内部配線３２３Ａの実効配線長（電気長）の付近で大きくなっている。そして、オープンスタブ２２０ＢＳは、図１１では７〜１０［ｍｍ］の範囲でリンギングの改善効果があることになる。

つまり、オープンスタブ２２０ＢＳの電気長が、メモリデバイス３０２Ａの容量成分を含む実効的な内部配線３２３Ａの電気長に対して−１０％〜＋３０％の範囲内に設定されることで、マージンが確保された状態となっている。

図１１より、オープンスタブ２２０ＢＳの電気長を、メモリデバイス３０２Ａの容量成分を含む実効的な内部配線３２３Ａの電気長と同じとするのが、リンギング抑制効果が最も高い。そして、オープンスタブ２２０ＢＳの電気長が、メモリデバイス３０２Ａの容量成分を含む実効的な内部配線３２３Ａの電気長を基準に−１０％〜＋３０％の範囲内であれば、効果的にリンギングを抑制することができる。

以上のように、第１実施形態によれば、両面実装のメモリシステム１００_１であっても片面実装のメモリシステム１００_２であっても、実装された各メモリデバイスが受信する信号においてリンギングが生じるのを抑制することができる。つまり、メモリデバイス３０２Ｂ，３０２Ｄが実装されているか否かにかかわらず、メモリシステム１００_１，１００_２で同一構成（共通）のマザーボード２００を使用しても、メモリデバイスにて受信される信号にリンギングが生じるのを抑制できる。特に、メモリデバイス３０２Ａが受信する信号においてリンギングが生じるのを効果的に抑制することができる。よって、メモリシステム１００_１，１００_２でマザーボード２００の共通化を図ることができ、メモリシステム１００_１，１００_２の製造に要する手間を削減できる。

なお、メモリデバイス３０２Ａの内部配線３２３Ａの実効配線長（電気長）は、上記のＩＢＩＳモデルの記載内容から求める方法のほかに、実際のメモリ部品をＴＤＲオシロスコープで測定することで求めることも可能である。

［第２実施形態］
次に、本発明の第２実施形態に係るプリント回路板の一例であるメモリシステムについて説明する。図１２は、本発明の第２実施形態に係るプリント回路板の一例としてのメモリシステムの配線構成を示すトポロジー図である。なお、第２実施形態において、前述した第１実施形態のメモリシステムと同様の構成については、同一符号を付して説明を省略する。

プリント回路板であるメモリシステム１００Ａは、プリント配線板であるマザーボード２００Ａと、送信回路であるメモリコントローラ３０１と、複数の受信回路である複数のメモリデバイス３０２Ａ〜３０２Ｈと、を備えている。第２実施形態では、上記第１実施形態と同様、メモリデバイス３０２Ａ〜３０２Ｈは、ＤＤＲ３−ＳＤＲＡＭである。メモリコントローラ３０１及びメモリデバイス３０２Ａ〜３０２Ｈは、ＢＧＡ型の半導体パッケージである。

メモリコントローラ３０１及び複数のメモリデバイス３０２Ａ〜３０２Ｈは、マザーボード２００Ａに実装されている。図１２では、マザーボード２００Ａの両面にメモリデバイスが実装された両面実装構造を示している。

各メモリデバイス３０２Ａ〜３０２Ｈは、受信素子である半導体素子からなるメモリセル３２１Ａ〜３２１Ｈと、メモリセル３２１Ａ〜３２１Ｈに内部配線３２３Ａ〜３２３Ｈを介して接続された受信端子３２２Ａ〜３２２Ｈとを有する半導体パッケージである。各メモリデバイス３０２Ａ〜３０２Ｈは、同一構成の半導体パッケージであり、特性が同一のものである。

なお、内部配線３２３Ａ〜３２３Ｈは、メモリデバイス３０２Ａ〜３０２Ｈの実効的な内部配線である。即ち、メモリデバイス３０２Ａ〜３０２Ｈの内部には、パッケージ配線の長さやメモリセル３２１Ａ〜３２１Ｈの容量成分により、受信端子３２２Ａ〜３２２Ｈからメモリセル３２１Ａ〜３２１Ｈまで伝搬する信号において伝搬遅延が存在する。この伝搬遅延をマザーボード２００Ａ上の配線パターンの長さに置き換えたものを、メモリデバイス３０２Ａ〜３０２Ｈの実効的な内部配線の長さ（電気長）とし、この内部配線を、図１２では内部配線３２３Ａ〜３２３Ｈとしている。

図１２に示すように、メモリシステム１００Ａのプリント配線板であるマザーボード２００Ａは、メモリコントローラ３０１とメモリデバイス３０２Ａ〜３０２Ｈとをフライバイ方式により接続するバス配線２０１Ａを有している。

バス配線２０１Ａは、始端２１７がメモリコントローラ３０１の送信端子３１２に電気的に接続され、終端２１８が終端抵抗（ターミネータ）３１０の一端に電気的に接続された主幹配線２１６Ａを有している。

主幹配線２１６Ａは、始端２１７から終端２１８まで配線方向に一筆書き状に延びて形成されている。

バス配線２０１Ａは、主幹配線２１６Ａ上の互いに異なる位置の複数の分岐箇所２０７Ａ〜２０７Ｄのそれぞれから分岐する複数の分岐配線（第１分岐配線）２０６Ａ，２０６Ｃ，２０６Ｅ，２０６Ｇを有している。複数の分岐箇所２０７Ａ〜２０７Ｄのうち、始端２１７に最も近い分岐箇所が分岐箇所２０７Ａである。

また、バス配線２０１Ａは、分岐箇所２０７Ａから分岐する分岐配線（第２分岐配線）２０６Ｂを有している。また、バス配線２０１Ａは、分岐箇所２０７Ａ以外の分岐箇所２０７Ｂ，２０７Ｃ，２０７Ｄから分岐する分岐配線（第３分岐配線）２０６Ｄ，２０６Ｆ，２０６Ｈを有している。

マザーボード２００Ａの一対の実装面のうち一方の実装面に延びて形成された全ての分岐配線２０６Ａ，２０６Ｃ，２０６Ｅ，２０６Ｇにはメモリデバイスが接続可能となっている。第２実施形態では分岐配線２０６Ａ，２０６Ｃ，２０６Ｅ，２０６Ｇにはメモリデバイス３０２Ａ，３０２Ｃ，３０２Ｅ，３０２Ｇが接続されている。

なお、マザーボード２００Ａの一対の実装面のうち他方の実装面に延びて形成された分岐配線２０６Ｂ，２０６Ｄ，２０６Ｆ，２０６Ｈにおいては、メモリデバイスが接続可能になっているが、実際には接続されていなくてもよい。即ち他方の実装面にはメモリデバイスが実装されていなくてもよい。よって、メモリデバイス３０２Ｂ，３０２Ｄ，３０２Ｆ，３０２Ｈのうち、少なくとも１つ（一部又は全部）を省略してもよい。第２実施形態では、他方の実装面に延びて形成された全ての分岐配線２０６Ｂ，２０６Ｄ，２０６Ｆ，２０６Ｈにメモリデバイス３０２Ｂ，３０２Ｄ，３０２Ｆ，３０２Ｈが接続されている。

つまり、メモリデバイス３０２Ａは分岐配線２０６Ａに、メモリデバイス３０２Ｂは分岐配線２０６Ｂに、メモリデバイス３０２Ｃは分岐配線２０６Ｃに、メモリデバイス３０２Ｄは分岐配線２０６Ｄにそれぞれ電気的に接続されている。また、メモリデバイス３０２Ｅは分岐配線２０６Ｅに、メモリデバイス３０２Ｆは分岐配線２０６Ｆに、メモリデバイス３０２Ｇは分岐配線２０６Ｇに、メモリデバイス３０２Ｈは分岐配線２０６Ｈにそれぞれ電気的に接続されている。

具体的に説明すると、分岐配線２０６Ａの配線方向の一端２１９Ａと分岐配線２０６Ｂの配線方向の一端２１９Ｂとが分岐箇所２０７Ａに電気的に接続されている。また、分岐配線２０６Ｃの配線方向の一端２１９Ｃと分岐配線２０６Ｄの配線方向の一端２１９Ｄとが分岐箇所２０７Ｂに電気的に接続されている。

更に、分岐配線２０６Ｅの配線方向の一端２１９Ｅと分岐配線２０６Ｆの配線方向の一端２１９Ｆとが分岐箇所２０７Ｃに電気的に接続されている。また、分岐配線２０６Ｇの配線方向の一端２１９Ｇと分岐配線２０６Ｈの配線方向の一端２１９Ｈとが分岐箇所２０７Ｄに電気的に接続されている。

また、各分岐配線２０６Ａ〜２０６Ｈの配線方向の他端２２０Ａ〜２２０Ｈが、各メモリデバイス３０２Ａ〜３０２Ｈの受信端子３２２Ａ〜３２２Ｈに電気的に接続されている。

各分岐配線２０６Ａ〜２０６Ｈの他端２２０Ａ〜２２０Ｈは、ランド（以下、この他端のことを「実装ランド」という）で形成されている。各メモリデバイス３０２Ａ〜３０２Ｈの受信端子３２２Ａ〜３２２Ｈは、はんだ等で各実装ランド２２０Ａ〜２２０Ｈに接合されている。つまり、各分岐配線２０６Ａ〜２０６Ｈの実装ランド２２０Ａ〜２２０Ｈは、各メモリデバイス３０２Ａ〜３０２Ｈの受信端子３２２Ａ〜３２２Ｈが接合可能に構成されている。

ここで、分岐配線２０６Ｅが表層側に延びる分岐配線（表層側分岐配線）、分岐配線２０６Ｆが裏層側に延びる分岐配線（裏層側分岐配線）である。また、分岐配線２０６Ｇが表層側に延びる分岐配線（表層側分岐配線）、分岐配線２０６Ｈが裏層側に延びる分岐配線（裏層側分岐配線）である。分岐配線２０６Ａ〜２０６Ｈは、同程度の長さ（電気長）である。

主幹配線２１６Ａは、始端２１７と分岐箇所２０７Ａとの間の配線２０３、分岐箇所２０７Ａと分岐箇所２０７Ｂとの間の配線２０４Ａ、分岐箇所２０７Ｂと分岐箇所２０７Ｃとの間の配線２０４Ｂを有している。また、主幹配線２１６Ａは、分岐箇所２０７Ｃと分岐箇所２０７Ｄとの間の配線２０４Ｃを有している。また、主幹配線２１６Ａは、分岐箇所２０７Ｃと終端２１８との間の配線２０５を有している。

主幹配線２１６Ａは、マザーボード２００Ａの内層もしくは表裏層に形成され、分岐配線２０６Ａ，２０６Ｃ，２０６Ｅ，２０６Ｇは、マザーボード２００Ａの内層と表層とに跨って形成されている。分岐配線２０６Ｂ，２０６Ｄ，２０６Ｆ，２０６Ｈは、マザーボード２００Ａの内層と裏層とに跨って形成されている。

メモリデバイス３０２Ｂの受信端子３２２Ｂが接合された、分岐配線２０６Ｂの実装ランド２２０Ｂからは、上記第１実施形態と同様、オープンスタブ２２０ＢＳが延びて形成されている。オープンスタブ２２０ＢＳの配線方向の一端は実装ランド２２０Ｂに電気的に接続され、オープンスタブ２２０ＢＳの他端は開放された開放端である。オープンスタブ２２０ＢＳは、マザーボード２００Ａの一対の実装面のうち他方の実装面に形成されている。

オープンスタブ２２０ＢＳの配線方向の電気長は、内部配線３２３Ａの電気長と略同じに設定されている。

図１３は、本発明の第２実施形態における片面実装状態及び両面実装状態のメモリシステム、並びに比較例における片面実装状態及び両面実装状態のメモリシステムにおいてシミュレーションを行った結果を示す波形図である。

図１３（ａ）は本発明の第２実施形態における片面実装状態のメモリシステムにてシミュレーションを行った結果を示す波形図である。つまり、メモリデバイス３０２Ａ，３０２Ｃ，３０２Ｅ，３０２Ｇがマザーボード２００Ａの一方の実装面に実装されており、メモリデバイス３０２Ｂ，３０２Ｄ，３０２Ｆ，３０２Ｇが実装されていないメモリシステムをシミュレーションモデルとした。

図１３（ｂ）は本発明の第２実施形態における両面実装状態のメモリシステムにてシミュレーションを行った結果を示す波形図である。つまり、メモリデバイス３０２Ａ，３０２Ｃ，３０２Ｅ，３０２Ｇがマザーボード２００Ａの一方の実装面に実装され、メモリデバイス３０２Ｂ，３０２Ｄ，３０２Ｆ，３０２Ｇが他方の実装面に実装されたメモリシステムをシミュレーションモデルとした。

図１３（ｃ）は比較例における片面実装状態のメモリシステムにてシミュレーションを行った結果を示す波形図である。図１３（ａ）におけるメモリシステムのシミュレーションモデルに対して、オープンスタブ２２０ＢＳを省略したメモリシステムをシミュレーションモデルとした。

図１３（ｄ）は比較例における両面実装状態のメモリシステムにてシミュレーションを行った結果を示す波形図である。図１３（ｂ）におけるメモリシステムのシミュレーションモデルに対してオープンスタブ２２０ＢＳを省略したメモリシステムをシミュレーションモデルとした。

図１３（ａ）〜図１３（ｄ）には、判定基準電圧０．８９［Ｖ］の線も図示した。図１３（ａ）〜図１３（ｄ）において、メモリデバイス３０２Ａが受信する信号の波形をＶ３０２Ａとした。メモリデバイス３０２Ｂが受信する信号の波形をＶ３０２Ｂとした。メモリデバイス３０２Ｃが受信する信号の波形をＶ３０２Ｃとした。メモリデバイス３０２Ｄが受信する信号の波形をＶ３０２Ｄとした。メモリデバイス３０２Ｅが受信する信号の波形をＶ３０２Ｅとした。メモリデバイス３０２Ｆが受信する信号の波形をＶ３０２Ｆとした。メモリデバイス３０２Ｇが受信する信号の波形をＶ３０２Ｇとした。メモリデバイス３０２Ｈが受信する信号の波形をＶ３０２Ｈとした。

図１３（ａ）に示すように第２実施形態の片面実装のメモリシステムにおいては、メモリデバイス３０２Ａ，３０２Ｃ、３０２Ｅ，３０２Ｇともに信号のリンギングは判定基準電圧０．８９［Ｖ］を上回り、信号の電圧マージンが確保されている。また、図１３（ｂ）に示すように第２実施形態の両面実装のメモリシステムにおいては、メモリデバイス３０２Ａ〜３０２Ｈともに信号のリンギングは判定基準電圧０．８９［Ｖ］を上回り、信号の電圧マージンが確保されている。

つまり、オープンスタブ２２０ＢＳを配置した第２実施形態の構成によれば、片面実装であるか両面実装であるかにかかわらず、各メモリデバイスにて受信される信号の電圧マージンが確保されている。

これに対し、図１３（ｃ）に示すように比較例の片面実装のメモリシステムにおいては、メモリデバイス３０２Ａ，３０２Ｃ，３０２Ｅ，３０２Ｇともに信号のリンギングは判定基準電圧０．８９［Ｖ］を下回り、信号の電圧マージンが確保されていない。なお、図１３（ｄ）に示すように比較例の両面実装のメモリシステムにおいては、メモリデバイス３０２Ａ〜３０２Ｈともに信号のリンギングは判定基準電圧０．８９［Ｖ］を上回り、信号の電圧マージンが確保されている。

つまり、オープンスタブ２２０ＢＳのない比較例の構成では、両面実装の場合はメモリデバイス３０２Ａ〜３０２Ｈにて受信される信号の電圧マージンが確保されている。しかし、片面実装の場合は、メモリデバイス３０２Ａ，３０２Ｇにおいて、受信される信号の電圧マージンが確保されていない。

以上のように、第２実施形態によれば、両面実装又は片面実装のメモリシステムであっても実装された各メモリデバイスが受信する信号においてリンギングが生じるのを抑制することができる。つまり、他方の実装面にメモリデバイス３０２Ｂ，３０２Ｄ，３０２Ｆ，３０２Ｈが実装されているか否かにかかわらず、同一構成（共通）のマザーボード２００Ａを使用しても、各メモリデバイスにて受信される信号にリンギングが生じるのを抑制できる。特に、メモリデバイス３０２Ａにて受信される信号にリンギングが生じるのを効果的に抑制できる。よって、片面実装及び両面実装のメモリシステムでマザーボード２００Ａの共通化を図ることができ、メモリシステムの製造に要する手間を削減できる。

なお、以上の説明では、図１２に示すように、分岐箇所２０７Ａ以外の全ての分岐箇所２０７Ｂ，２０７Ｃ，２０７Ｄから第３分岐配線である分岐配線２０６Ｄ，２０６Ｆ，２０６Ｈが分岐する場合について説明したがこれに限定するものではない。

図１４は、本発明の第２実施形態に係るプリント回路板の一例としてのメモリシステムの変形例の配線構成を示すトポロジー図である。

図１４に示すメモリシステム１００Ｂのマザーボード２００Ｂにおいて、分岐箇所２０７Ａ以外の分岐箇所から分岐する第３分岐配線はなくてもよい。例えば図１４に示すように、図１２のバス配線２０１Ａに対して分岐配線２０６Ｈを省略して、バス配線２０１Ｂを構成してもよい。このバス配線２０１Ｂの構成でメモリデバイスを両面実装する場合、図１２に示すメモリデバイス３０２Ｈは省略される。

このような場合であっても、メモリデバイス３０２Ａ〜３０２Ｇ、特にメモリデバイス３０２Ａにて、信号のリンギングを抑制することができ、信号のマージンが確保される。

なお、本発明は、以上説明した実施形態に限定されるものではなく、本発明の技術的思想内で多くの変形が可能である。

上記実施形態では、プリント回路板が、メモリシステムであり、プリント配線板が、メモリデバイスおよびメモリコントローラが実装されるマザーボードである場合について説明したが、これに限定するものではない。プリント回路板が、プリント配線板としてのモジュール基板と、モジュール基板に実装されたメモリデバイスとで構成されたメモリモジュール（ＤＩＭＭ）であってもよい。この場合、メモリコントローラは、マザーボードに実装されており、メモリモジュールをマザーボードにコネクタ等で接続することにより、メモリコントローラとメモリデバイスとが電気的に接続されることになる。

また、上記実施形態では、プリント配線板の一方の実装面に複数の第１受信回路が実装される場合について説明したが、第１受信回路が１つであってもよい。

１００_１，１００_２…メモリシステム（プリント回路板）、２００…マザーボード（プリント配線板）、２０１…バス配線、２０６Ａ，２０６Ｃ…分岐配線（第１分岐配線）、２０６Ｂ…分岐配線（第２分岐配線）、２０７Ａ，２０７Ｂ…分岐箇所、２１６…主幹配線、２１７…始端、２１８…終端、２２０Ｂ…実装ランド（ランド）、２２０ＢＳ…オープンスタブ、３０１…メモリコントローラ（送信回路）、３０２Ａ，３０２Ｃ…メモリデバイス（第１受信回路）、３０２Ｂ…メモリデバイス（第２受信回路）

Claims (10)

1. 一対の実装面を有するプリント配線板と、
   前記一対の実装面のうち一方の実装面に実装され、送信回路から送信された信号を、前記プリント配線板を介して受信する第１受信回路と、を備え、
   前記プリント配線板は、
   前記一対の実装面のうち他方の実装面に第２受信回路が実装可能に構成されており、
   前記送信回路が送信した信号の伝送線路となる主幹配線と、
   前記主幹配線の分岐箇所から分岐し、前記第１受信回路に接続された第１分岐配線と、
   前記第２受信回路が接合可能なランドを有し、前記分岐箇所から分岐する第２分岐配線と、
   前記第２分岐配線の前記ランドから延びて形成されたオープンスタブと、を有することを特徴とするプリント回路板。
2. 一対の実装面を有するプリント配線板と、
   前記一対の実装面のうち一方の実装面に実装され、送信回路から送信された信号を、前記プリント配線板を介して受信する複数の第１受信回路と、を備え、
   前記プリント配線板は、
   前記一対の実装面のうち他方の実装面に第２受信回路が実装可能に構成されており、
   前記送信回路が送信した信号の伝送線路となる主幹配線と、
   前記主幹配線の複数の分岐箇所からそれぞれ分岐し、前記複数の第１受信回路にそれぞれ接続された複数の第１分岐配線と、
   前記第２受信回路が接合可能なランドを有し、前記複数の分岐箇所のうち前記主幹配線の始端に最も近い分岐箇所から分岐する第２分岐配線と、
   前記第２分岐配線の前記ランドから延びて形成されたオープンスタブと、を有することを特徴とするプリント回路板。
3. 前記オープンスタブの電気長が、前記第１受信回路の容量成分を含む実効的な内部配線の電気長に対して−１０％〜＋３０％の範囲内に設定されていることを特徴とする請求項１又は２に記載のプリント回路板。
4. 前記第２受信回路が、前記プリント配線板の前記他方の実装面に実装されて前記第２分岐配線に接続されていることを特徴とする請求項１乃至３のいずれか１項に記載のプリント回路板。
5. 前記送信回路が、前記プリント配線板の前記一対の実装面のうちいずれかに実装されていることを特徴とする請求項１乃至４のいずれか１項に記載のプリント回路板。
6. 前記第１受信回路及び前記第２受信回路が、メモリデバイスであり、
   前記送信回路が、前記メモリデバイスを制御するメモリコントローラであることを特徴とする請求項１乃至５のいずれか１項に記載のプリント回路板。
7. 前記メモリデバイスがＤＤＲ３−ＳＤＲＡＭであることを特徴とする請求項６に記載のプリント回路板。
8. 前記主幹配線が一筆書き状に形成されていることを特徴とする請求項１乃至７のいずれか１項に記載のプリント回路板。
9. 一対の実装面のうち一方の実装面に第１受信回路が、前記一対の実装面のうち他方の実装面に第２受信回路がそれぞれ実装可能なプリント配線板において、
   送信回路が送信した信号の伝送線路となる主幹配線と、
   前記主幹配線の分岐箇所から分岐し、前記第１受信回路に接続可能な第１分岐配線と、
   前記第２受信回路が接合可能なランドを有し、前記分岐箇所から分岐する第２分岐配線と、
   前記第２分岐配線の前記ランドから延びて形成されたオープンスタブと、を有することを特徴とするプリント配線板。
10. 一対の実装面のうち一方の実装面に複数の第１受信回路が、前記一対の実装面のうち他方の実装面に第２受信回路がそれぞれ実装可能なプリント配線板において、
    送信回路が送信した信号の伝送線路となる主幹配線と、
    前記主幹配線の複数の分岐箇所からそれぞれ分岐し、前記複数の第１受信回路にそれぞれ接続可能な複数の第１分岐配線と、
    前記第２受信回路が接合可能なランドを有し、前記複数の分岐箇所のうち前記主幹配線の始端に最も近い分岐箇所から分岐する第２分岐配線と、
    前記第２分岐配線の前記ランドから延びて形成されたオープンスタブと、を有することを特徴とするプリント配線板。

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