JP2022175698A - 電子機器 - Google Patents

Abstract

【課題】 メモリーチップとコントローラーチップとの間で良好な品質で信号が伝送される電子機器を得る。【解決手段】 メモリーチップ１は、第１チャネルの第１バイトの信号用の第１端子群１１－１と、第１チャネルの第２バイトの信号用の第２端子群１１－２と、第２チャネルの第１バイトの信号用の第３端子群１２－１と、第２チャネルの第２バイトの信号用の第４端子群１２－２とを備える。多層基板３は、第１端子群１１－１、第２端子群１１－２、第３端子群１２－１、および第４端子群１２－１とコントローラーチップ２とをそれぞれ電気的に接続する第１配線群、第２配線群、第３配線群、および第４配線群とを備える。そして、第１配線群および第４配線群は、多層基板３の複数の配線層のうちの第１特定層に実装され、第２配線群および第３配線群は、その複数の配線層のうちの第１特定層とは異なる第２特定層に実装される。【選択図】図３

Description

本発明は、電子機器に関するものである。

ある電子機器では、多層基板上に、ＤＤＲメモリーチップとメモリーコントローラーチップが実装されており、両者が複数の配線層の配線で電気的に接続されている（例えば特許文献１参照）。

特開２０１７－３３９９３号公報

複数チャネルのメモリーチップでは、メモリーチップとコントローラーチップとを電気的に接続する信号線が多くなる。そのため、信号線間の距離が短くなり、クロストークが発生しやすくなり、メモリーチップとコントローラーチップとの間で伝送される信号の品質が低くなる可能性がある。

本発明は、上記の問題に鑑みてなされたものであり、メモリーチップとコントローラーチップとの間で良好な品質で信号が伝送される電子機器を得ることを目的とする。

本発明に係る電子機器は、複数の配線層を有する多層基板と、前記多層基板に実装されるメモリーチップと、前記多層基板に実装されるコントローラーチップとを備える。前記メモリーチップは、第１チャネルの第１バイトの信号用の第１端子群と、前記第１チャネルの第２バイトの信号用の第２端子群と、第２チャネルの第１バイトの信号用の第３端子群と、前記第２チャネルの第２バイトの信号用の第４端子群とを備える。前記多層基板は、前記第１端子群と前記コントローラーチップとを電気的に接続する第１配線群と、前記第２端子群と前記コントローラーチップとを電気的に接続する第２配線群と、前記第３端子群と前記コントローラーチップとを電気的に接続する第３配線群と、前記第４端子群と前記コントローラーチップとを電気的に接続する第４配線群とを備える。そして、前記第１配線群および前記第４配線群は、前記複数の配線層のうちの第１特定層に実装され、前記第２配線群および前記第３配線群は、前記複数の配線層のうちの前記第１特定層とは異なる第２特定層に実装される。

本発明によれば、メモリーチップとコントローラーチップとの間で良好な品質で信号が伝送される電子機器が得られる。

本発明の上記又は他の目的、特徴および優位性は、添付の図面とともに以下の詳細な説明から更に明らかになる。

図１は、本発明の実施の形態に係る電子機器の構成を示す斜視図である。 図２は、図１に示す電子機器の多層基板上でのメモリーチップに対するコントローラーチップの配置位置について説明する上面図である。 図３は、図２におけるメモリーチップおよびコントローラーチップの端子群の配置位置について説明する上面図である。 図４は、第１チャネルの第１バイトのＤＱＳ／ＤＱ／ＤＭ信号および第２チャネルの第２バイトのＤＱＳ／ＤＱ／ＤＭ信号の配線群について説明する上面図である。 図５は、第１チャネルの第２バイトのＤＱＳ／ＤＱ／ＤＭ信号および第２チャネルの第１バイトのＤＱＳ／ＤＱ／ＤＭ信号の配線群について説明する上面図である。 図６は、第１チャネルの第１バイトおよび第２バイトに共通なクロック信号、並びに第２チャネルの第１バイトおよび第２バイトに共通なクロック信号の配線群について説明する上面図である。 図７は、第１チャネルの第１バイトおよび第２バイトに共通なＣＡ／ＣＳ／ＣＫＥ／ＯＤＴ信号、並びに第２チャネルの第１バイトおよび第２バイトに共通なＣＡ／ＣＳ／ＣＫＥ／ＯＤＴ信号の配線群について説明する上面図である。

以下、図に基づいて本発明の実施の形態を説明する。

図１は、本発明の実施の形態に係る電子機器の構成を示す斜視図である。図１に示す電子機器は、メモリーチップ１と、コントローラーチップ２と、多層基板３とを備える。多層基板３は、複数（例えば６層または８層）の配線層を有し、メモリーチップ１およびコントローラーチップ２は、多層基板３（の第１層）に実装されている。コントローラーチップ２は、メモリーチップ１との間で各種信号を送受して、メモリーチップ１に対してデータのリードライトを行うＡＳＩＣ（Application Specific Integrated Circuit）である。

図２は、図１に示す電子機器の多層基板３上でのメモリーチップに対するコントローラーチップ２の配置位置について説明する上面図である。図３は、図２におけるメモリーチップ１およびコントローラーチップ２の端子群の配置位置について説明する上面図である。

図２に示すように、メモリーチップ１は、第１チャネルｃｈ０の第１バイトＢｙｔｅ０の信号用の第１端子群１１－１と、第１チャネルｃｈ０の第２バイトＢｙｔｅ１の信号用の第２端子群１１－２と、第２チャネルｃｈ１の第１バイトＢｙｔｅ０の信号用の第３端子群１２－１と、第２チャネルｃｈ１の第２バイトＢｙｔｅ１の信号用の第４端子群１２－２とを備える。

さらに、メモリーチップ１は、第１チャネルｃｈ０の第１バイトＢｙｔｅ０および第２バイトＢｙｔｅ１に共通な信号用の第５端子群１１－３と、第２チャネルｃｈ１の第１バイトＢｙｔｅ０および第２バイトＢｙｔｅ１に共通な信号用の第６端子群１２－３とを備える。

メモリーチップ１は、略長方形状の板状のチップであり、背面に上述の端子群１１－１，１１－２，１２－１，１２－２のボール端子を備える。端子群１１－１，１１－２は、メモリーチップ１の短手方向の側面に沿って配列されており、端子群１２－１，１２－２は、メモリーチップ１の短手方向の側面に沿って配列されており、端子群１１－１，１２－１は、メモリーチップ１の長手方向の側面に沿って配列されており、端子群１１－２，１２－２は、メモリーチップ１の長手方向の側面に沿って配列されている。

また、図２に示すように、コントローラーチップ２は、当該メモリーチップ１のインターフェイス用の端子群２ａを備える。コントローラーチップ２は、略長方形状（または略正方形状）の板状のチップであり、端子群２ａのボール端子を備える。端子群２ａは、コントローラーチップ２の背面において、略長方形状（または略正方形状）の特定の側面に隣接して配置されている。

具体的には、図３に示すように、端子群２ａは、端子群２１－１、端子群２１－２、端子群２１－３、端子群２１－３ａ、端子群２２－１、端子群２２－２、端子群２２－３、端子群２２－３ａ、および端子群２３を含む。

端子群２１－１は、メモリーチップ１の第１チャネルｃｈ０の第１バイトＢｙｔｅ０の信号用の端子群であって、メモリーチップ１の第１端子群１１－１に対応する。端子群２１－２は、メモリーチップ１の第１チャネルｃｈ０の第２バイトＢｙｔｅ１の信号用の端子群であって、メモリーチップ１の第２端子群１１－２に対応する。

端子群２１－３は、メモリーチップ１の第１チャネルｃｈ０の第１バイトＢｙｔｅ０および第２バイトＢｙｔｅ１に共通な信号用の端子群であって、メモリーチップ１の第５端子群１１－３の一部に対応する。

端子群２１－３ａは、メモリーチップ１の第１チャネルｃｈ０の第１バイトＢｙｔｅ０および第２バイトＢｙｔｅ１に共通なクロック信号用の端子群であって、メモリーチップ１の第５端子群１１－３の一部に対応する。

端子群２２－１は、メモリーチップ１の第２チャネルｃｈ１の第１バイトＢｙｔｅ０の信号用の端子群であって、メモリーチップ１の第３端子群１２－１に対応する。端子群２２－２は、メモリーチップ１の第２チャネルｃｈ１の第２バイトＢｙｔｅ１の信号用の端子群であって、メモリーチップ１の第４端子群１２－２に対応する。

端子群２２－３は、メモリーチップ１の第２チャネルｃｈ１の第１バイトＢｙｔｅ０および第２バイトＢｙｔｅ１に共通な信号用の端子群であって、メモリーチップ１の第６端子群１２－３の一部に対応する。

端子群２２－３ａは、メモリーチップ１の第２チャネルｃｈ１の第１バイトＢｙｔｅ０および第２バイトＢｙｔｅ１に共通なクロック信号用の端子群であって、メモリーチップ１の第６端子群１２－３の一部に対応する。

端子群２３は、グランド用の端子群である。

そして、メモリーチップ１は、コントローラーチップ２の上述の側面とメモリーチップ１の長手方向とが略平行となるように、多層基板３上に配置される。また、メモリーチップ１の長手方向のサイズは、コントローラーチップ２の上述のサイズより小さい。このようにメモリーチップ１を配置することで、メモリーチップ１の長手方向に沿って両者間の配線が分散されるため、配線間の距離が長くなりクロストークが低減される。

他方、多層基板３は、第１端子群１１－１とコントローラーチップ２（端子群２１－１）とを電気的に接続する第１配線群と、第２端子群１１－２とコントローラーチップ２（端子群２１－２）とを電気的に接続する第２配線群と、第３端子群１２－１とコントローラーチップ２（端子群２２－１）とを電気的に接続する第３配線群と、第４端子群とコントローラーチップ２（端子群２２－２）とを電気的に接続する第４配線群とを備える。第１配線群、第２配線群、第３配線群、および第４配線群は、多層基板３において、後述のように特定の配線層に実装される。

第１配線群および第４配線群は、多層基板３における複数の配線層のうちの１つの（単一の）配線層に実装され、第２配線群および第３配線群は、多層基板３における複数の配線層のうちの、第１配線群および第４配線群の配線層とは異なる１つの（単一の）配線層に実装される。

この実施の形態では、これらの配線層は、それぞれ、多層基板３における複数の配線層のうちの内部の配線層（つまり、多層基板３の厚み方向における両端の配線層以外の配線層）とされる。これらの配線層を内部の配線層とすることで、これらの配線層における配線のインピーダンス特性が近くなり、信号の遅延量の差が少なくなる。

この実施の形態では、多層基板３が８層基板である場合、第１配線群および第４配線群は、第３層および第６層のうちの一方に実装され、第２配線群および第３配線群は、第３層および第６層のうちの他方に実装される。また、この実施の形態では、多層基板３が６層基板である場合、第１配線群および第４配線群は、第３層および第４層のうちの一方に実装され、第２配線群および第３配線群は、第３層および第４層のうちの他方に実装される。なお、メモリーチップ１およびコントローラー２が実装されている配線層が第１層であり、最下層が第６層（６層基板の場合）または第８層（８層基板の場合）となる。また、隣接する２つ配線層の間には絶縁層が設けられている。

この実施の形態では、メモリーチップ１は、ＬＰＤＤＲ４（Low Power Double Data Rate 4）のメモリーチップであり、第１端子群１１－１は、第１チャネルｃｈ０の第１バイトＢｙｔｅ０のＤＱＳ／ＤＱ／ＤＭ信号用の端子を含み、第２端子群１１－２は、第１チャネルｃｈ０の第２バイトＢｙｔｅ１のＤＱＳ／ＤＱ／ＤＭ信号用の端子を含み、第３端子群１２－１は、第２チャネルｃｈ１の第１バイトＢｙｔｅ０のＤＱＳ／ＤＱ／ＤＭ信号用の端子を含み、第４端子群１２－２は、第２チャネルｃｈ１の第２バイトＢｙｔｅ１のＤＱＳ／ＤＱ／ＤＭ信号用の端子を含む。

なお、ＤＱＳ信号はデータストローブ信号であり、ＤＱ信号はデータバス信号であり、ＤＭ信号はデータマスク信号であり、これらの信号は、データ伝送用の信号である。

図４は、第１チャネルの第１バイトのＤＱＳ／ＤＱ／ＤＭ信号および第２チャネルの第２バイトのＤＱＳ／ＤＱ／ＤＭ信号の配線群（第１配線群および第４配線群）について説明する上面図である。図５は、第１チャネルの第２バイトのＤＱＳ／ＤＱ／ＤＭ信号および第２チャネルの第１バイトのＤＱＳ／ＤＱ／ＤＭ信号の配線群（第２配線群および第３配線群）について説明する上面図である。

図４に示すように、第１配線群３１および第４配線群３４は、１つの配線層（第１特定層）に実装され、図５に示すように、第２配線群３２および第３配線群３３は、別の１つの配線層（第２特定層）に実装される。

さらに、メモリーチップ１は、コントローラーチップ２に面する第１側面１ａと、その第１側面１ａの両端から垂直に延びる２つの第２側面１ｂとを備える。そして、第１特定層において、図４に示すように、第１配線群３１および第４配線群３４の少なくとも一方（図４では第４配線群３４のみ）の少なくとも一部は、第２側面１ｂ側を介して配設され、第１配線群３１および第４配線群３４の残りの部分は、第１側面１ａ側を介して配設される。また、第２特定層において、図５に示すように、第２配線群３２および第３配線群３３の少なくとも一方（図５では第２配線群３２のみ）の少なくとも一部は、第２側面１ｂ側を介して配設され、第２配線群３２および第３配線群３３の残りの部分は、第１側面１ａ側を介して配設される。

他方、多層基板３は、第５端子群１１－３とコントローラーチップ２（端子群２１－３，２１－３ａ）とを電気的に接続する第５配線群と、第６端子群１２－３とコントローラーチップ２（端子群２２－３，２２－３ａ）とを電気的に接続する第６配線群とをさらに備える。第５配線群および第６配線群は、多層基板３において、後述のように特定の配線層に実装される。

この実施の形態では、第５配線群および第６配線群は、上述の第１配線群、第２配線群、第３配線群、および第４配線群が設けられる配線層とは異なる配線層に実装される。

この実施の形態では、メモリーチップ１は、ＬＰＤＤＲ４のメモリーチップであり、第５端子群１１－３は、第１チャネルｃｈ０の第１バイトＢｙｔｅ０および第２バイトＢｙｔｅ１に共通なＣＡ／ＣＳ／ＣＫＥ／ＯＤＴ信号およびクロック信号用の端子を含み、第６端子群１２－３は、第２チャネルｃｈ１の第１バイトＢｙｔｅ０および第２バイトＢｙｔｅ１に共通なＣＡ／ＣＳ／ＣＫＥ／ＯＤＴ信号およびクロック信号用の端子を含む。

なお、ＣＡ信号はコマンド・アドレス信号であり、ＣＳ信号はチップセレクト信号であり、ＣＫＥ信号はクロックイネーブル信号であり、ＯＤＴ信号はＣＡ信号のオンダイターミネーションのオンオフ制御信号であり、これらの信号は、設定用の信号である。

図６は、第１チャネルの第１バイトおよび第２バイトに共通なクロック信号、並びに第２チャネルの第１バイトおよび第２バイトに共通なクロック信号の配線群について説明する上面図である。図７は、第１チャネルの第１バイトおよび第２バイトに共通なＣＡ／ＣＳ／ＣＫＥ／ＯＤＴ信号、並びに第２チャネルの第１バイトおよび第２バイトに共通なＣＡ／ＣＳ／ＣＫＥ／ＯＤＴ信号の配線群について説明する上面図である。

図６に示すように、第５配線群および第６配線群のうち、第１チャネルｃｈ０および第２チャネルｃｈ１用のクロック信号の配線３５ａ，３６ａが第１層に実装されている。なお、クロック信号は高周波信号であるため、ビアホールでの反射が発生しないように、配線３５ａ，３６ａは第１層に実装される。

また、図７に示すように、第５配線群および第６配線群のうち、第１チャネルｃｈ０および第２チャネルｃｈ１用のＣＡ／ＣＳ／ＣＫＥ／ＯＤＴ信号の配線群３５，３６が最下層（６層基板の場合の第６層または８層基板の場合の第８層）に実装される。

なお、第１層以外の配線層における配線群については、対応する端子群にビアホールを使用して電気的に接続される。

以上のように、上記実施の形態によれば、メモリーチップ１は、第１チャネルｃｈ０の第１バイトＢｙｔｅ０の信号用の第１端子群１１－１と、第１チャネルｃｈ０の第２バイトＢｙｔｅ１の信号用の第２端子群１１－２と、第２チャネルｃｈ１の第１バイトＢｙｔｅ０の信号用の第３端子群１２－１と、第２チャネルｃｈ１の第２バイトＢｙｔｅ１の信号用の第４端子群１２－２とを備える。多層基板３は、第１端子群１１－１とコントローラーチップ２とを電気的に接続する第１配線群３１と、第２端子群１１－２とコントローラーチップ２とを電気的に接続する第２配線群３２と、第３端子群１２－１とコントローラーチップ２とを電気的に接続する第３配線群３３と、第４端子群１２－２とコントローラーチップ２とを電気的に接続する第４配線群３４とを備える。そして、第１配線群３１および第４配線群３４は、多層基板３の複数の配線層のうちの第１特定層に実装され、第２配線群３２および第３配線群３３は、その複数の配線層のうちの第１特定層とは異なる第２特定層に実装される。

これにより、第１配線群３１、第２配線群３２、第３配線群３３、および第４配線群３４が分散されて配置されるため、クロストークが低減され、メモリーチップ１とコントローラーチップ２との間で良好な品質で信号が伝送される。

なお、上述の実施の形態に対する様々な変更および修正については、当業者には明らかである。そのような変更および修正は、その主題の趣旨および範囲から離れることなく、かつ、意図された利点を弱めることなく行われてもよい。つまり、そのような変更および修正が請求の範囲に含まれることを意図している。

本発明は、例えば、ＤＤＲメモリーを有する電子機器に適用可能である。

１ メモリーチップ
２ コントローラーチップ
３ 多層基板
１１－１ 第１端子群
１１－２ 第２端子群
１１－３ 第５端子群
１２－１ 第３端子群
１２－２ 第４端子群
１２－３ 第６端子群
３１ 第１配線群
３２ 第２配線群
３３ 第３配線群
３４ 第４配線群
３５ 配線群（第５配線群の一例の一部）
３５ａ 配線（第５配線群の一例の一部）
３６ 配線群（第６配線群の一例の一部）
３６ａ 配線（第６配線群の一例の一部）

Claims (5)

1. 複数の配線層を有する多層基板と、
   前記多層基板に実装されるメモリーチップと、
   前記多層基板に実装されるコントローラーチップとを備え、
   前記メモリーチップは、第１チャネルの第１バイトの信号用の第１端子群と、前記第１チャネルの第２バイトの信号用の第２端子群と、第２チャネルの第１バイトの信号用の第３端子群と、前記第２チャネルの第２バイトの信号用の第４端子群とを備え、
   前記多層基板は、前記第１端子群と前記コントローラーチップとを電気的に接続する第１配線群と、前記第２端子群と前記コントローラーチップとを電気的に接続する第２配線群と、前記第３端子群と前記コントローラーチップとを電気的に接続する第３配線群と、前記第４端子群と前記コントローラーチップとを電気的に接続する第４配線群とを備え、
   前記第１配線群および前記第４配線群は、前記複数の配線層のうちの第１特定層に実装され、
   前記第２配線群および前記第３配線群は、前記複数の配線層のうちの前記第１特定層とは異なる第２特定層に実装されること、
   を特徴とする電子機器。
2. 前記メモリーチップは、前記コントローラーチップに面する第１側面と、前記第１側面の両端から垂直に延びる２つの第２側面とを備え、
   前記第１特定層において、前記第１配線群および前記第４配線群の少なくとも一方の少なくとも一部は、前記第２側面側を介して配設され、前記第１配線群および前記第４配線群の残りの部分は、前記第１側面側を介して配設され、
   前記第２特定層において、前記第２配線群および前記第３配線群の少なくとも一方の少なくとも一部は、前記第２側面側を介して配設され、前記第２配線群および前記第３配線群の残りの部分は、前記第１側面側を介して配設されること、
   を特徴とする請求項１記載の電子機器。
3. 前記第１特定層および前記第２特定層は、前記複数の配線層のうちの内部の配線層であることを特徴とする請求項１または請求項２記載の電子機器。
4. 前記メモリーチップは、前記第１チャネルの前記第１バイトおよび前記第２バイトに共通な信号用の第５端子群と、前記第２チャネルの前記第１バイトおよび前記第２バイトに共通な信号用の第６端子群とを備え、
   前記多層基板は、前記第５端子群と前記コントローラーチップとを電気的に接続する第５配線群と、前記第６端子群と前記コントローラーチップとを電気的に接続する第６配線群とをさらに備え、
   前記第５配線群および前記第６配線群は、前記第１特定層および前記第２特定層とは異なる配線層に実装されること、
   を特徴とする請求項１から請求項３のうちのいずれか１項記載の電子機器。
5. 前記メモリーチップは、ＬＰＤＤＲ４のメモリーチップであり、
   前記第１端子群は、前記第１チャネルの前記第１バイトのＤＱ信号用の端子を含み、
   前記第２端子群は、前記第１チャネルの前記第２バイトのＤＱ信号用の端子を含み、
   前記第３端子群は、前記第２チャネルの前記第１バイトのＤＱ信号用の端子を含み、
   前記第４端子群は、前記第２チャネルの前記第２バイトのＤＱ信号用の端子を含むこと、
   を特徴とする請求項１から請求項４のうちのいずれか１項記載の電子機器。

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