JP2016103514A - 半導体モジュール - Google Patents

Abstract

【課題】半導体モジュール上における信号特性を改善する。【解決手段】モジュール基板２０と、モジュール基板２０の表層に搭載された半導体チップ３０と、モジュール基板２０の表層に設けられた表層配線Ｓ１ａ，Ｓ１ｂとを備える。表層配線Ｓ１ａの一端には、コマンドアドレス信号ＣＡのビットＣＡａが供給され、表層配線Ｓ１ｂの一端には、コマンドアドレス信号ＣＡのビットＣＡｂが供給される。表層配線Ｓ１ａの他端は、半導体チップ３０第１の端子ＰＬに接続され、表層配線Ｓ１ｂの他端は、半導体チップ３０の第２の端子ＰＬに接続される。表層配線Ｓ１ａの配線長は表層配線Ｓ１ｂの配線長よりも短く、表層配線Ｓ１ａの配線幅Ｗ１は、表層配線Ｓ１ｂの配線幅Ｗ２よりも太い。本発明によれば、信号の伝搬特性がより均一化されることから、高速動作を行う場合であっても高い信号品質を確保することが可能となる。【選択図】図１

Description

本発明は半導体モジュールに関し、特に、複数の半導体チップがモジュール基板に搭載されてなる半導体モジュールに関する。

メモリモジュールなどの半導体モジュールは、複数の半導体チップがモジュール基板に搭載された構成を有している。例えば、特許文献１に記載された半導体モジュールは、多層配線構造を有するモジュール基板と、モジュール基板の表裏に搭載された複数の半導体チップによって構成されている。モジュール基板の内層には、複数の内層配線が設けられている。各内層配線は、モジュール基板を貫通して設けられたスルーホール導体を介して、モジュール基板の表層に設けられた表層配線の一端に接続される。表層配線の他端は、半導体チップの端子電極に接続される。

特開２００８−１３５５９７号公報

ここで、同一の信号（例えば、コマンドアドレス信号の所定ビット）に対応する表層配線の配線長は、各半導体チップにおいてほぼ等長化されるようレイアウトされ、これにより、複数の半導体チップ間における信号の伝搬特性がほぼ均一化される。

しかしながら、複数の信号間において表層配線の配線長を均一化することはレイアウト上困難である。例えば、コマンドアドレス信号の所定ビットに対応する表層配線の配線長と、コマンドアドレス信号の他の所定ビットに対応する表層配線の配線長とを完全に一致させることは難しい。このため、異なる信号間において伝搬特性に差が生じるという問題があった。このような問題は、動作周波数がある程度低い場合には実質的な問題とはならなかったが、高速動作を行う近年の半導体モジュールにおいては無視できない場合があった。

また、内層配線とスルーホール導体とを接続する位置によっては、モジュール基板の表面側に搭載された半導体チップと、モジュール基板の裏面側に搭載された半導体チップとの間で、当該信号の伝搬特性に差が生じることもあった。

本発明の一側面による半導体モジュールは、第１の表層と、前記第１の表層とは反対側に位置する第２の表層と、前記第１及び第２の表層間に位置する内層を有するモジュール基板と、前記モジュール基板の前記第１の表層に搭載された第１及び第２の端子を有する第１の半導体チップと、前記モジュール基板の前記内層に設けられた第１及び第２の内層配線と、前記モジュール基板の前記第１の表層に設けられた第１及び第２の表層配線と、前記第１の内層配線と前記第１の表層配線の一端を接続する第１のスルーホール導体と、前記第２の内層配線と前記第２の表層配線の一端を接続する第２のスルーホール導体と、を備え、前記第１の表層配線の他端は、前記第１の半導体チップの前記第１の端子に接続され、前記第２の表層配線の他端は、前記第１の半導体チップの前記第２の端子に接続され、前記第１の表層配線の配線長は、前記第２の表層配線の配線長よりも短く、前記第１の表層配線の配線幅は、前記第２の表層配線の配線幅よりも太く、前記第１の内層配線には所定の信号の第１ビットが供給され、前記第２の内層配線には前記所定の信号の第２ビットが供給されることを特徴とする。

本発明の他の側面による半導体モジュールは、モジュール基板と、前記モジュール基板の表層に搭載された第１及び第２の端子を有する半導体チップと、前記モジュール基板の前記表層に設けられた第１及び第２の表層配線と、を備え、前記第１の表層配線の一端には、コマンドアドレス信号の第１ビットが供給され、前記第２の表層配線の一端には、コマンドアドレス信号の第２ビットが供給され、前記第１の表層配線の他端は、前記半導体チップの前記第１の端子に接続され、前記第２の表層配線の他端は、前記半導体チップの前記第２の端子に接続され、前記第１の表層配線の配線長は、前記第２の表層配線の配線長よりも短く、前記第１の表層配線の配線幅は、前記第２の表層配線の配線幅よりも太いことを特徴とする。

本発明のさらに他の側面による半導体モジュールは、第１の表層と、前記第１の表層とは反対側に位置する第２の表層と、前記第１及び第２の表層間に位置する第１の内層を有するモジュール基板と、前記モジュール基板の前記第１の表層に搭載された第１の端子を有する第１の半導体チップと、前記モジュール基板の前記第２の表層に搭載された第２の端子を有する第２の半導体チップと、前記モジュール基板の前記第１の内層に設けられた第１の内層配線と、前記モジュール基板の前記第１の表層に設けられた第１の表層配線と、前記モジュール基板の前記第２の表層に設けられた第２の表層配線と、前記第１の内層配線と、前記第１の表層配線の一端と、前記第２の表層配線の一端とを相互に接続する第１のスルーホール導体と、を備え、前記第１の表層配線の他端は、前記第１の半導体チップの前記第１の端子に接続され、前記第２の表層配線の他端は、前記第２の半導体チップの前記第２の端子に接続され、前記第１のスルーホール導体のうち、前記第１の内層配線から前記第１の表層配線までの配線長は、前記第１の内層配線から前記第２の表層配線までの配線長よりも短く、前記第１の表層配線の配線幅は、前記第２の表層配線の配線幅よりも太いことを特徴とする。

本発明によれば、信号の伝搬特性がより均一化されることから、高速動作を行う場合であっても高い信号品質を確保することが可能となる。

本発明の一実施形態による半導体モジュール１０を表面側から見た平面図である。 コマンドアドレス信号ＣＡの伝搬経路を説明するための図である。 モジュール基板２０の内部構造を説明するための断面図である。 各半導体チップ３０とコマンドアドレス配線との接続関係を説明するための模式図である。 プロトタイプによる表層配線の配線パターンの一部を示す略平面図であり、（ａ）は配線層Ｌ１に設けられた表層配線Ｓ１のパターンを示し、（ｂ）は配線層Ｌ１０に設けられた表層配線Ｓ１０のパターンを示す。 長さの異なる表層配線Ｓ１ａ，Ｓ１ｂを示す模式図である。 プロトタイプによる表層配線Ｓ１ａ，Ｓ１ｂの配線幅を説明するための模式図である。 プロトタイプによる配線パターンを用いた場合におけるコマンドアドレス信号ＣＡのアイパターンを示すシミュレーション結果である。 第１の実施形態による表層配線の配線パターンの一部を示す略平面図であり、（ａ）は配線層Ｌ１に設けられた表層配線Ｓ１のパターンを示し、（ｂ）は配線層Ｌ１０に設けられた表層配線Ｓ１０のパターンを示す。 図９に示す領域５０を拡大して示す平面図である。 第１の実施形態による表層配線Ｓ１ａ，Ｓ１ｂの配線幅を説明するための模式図である。 第１の実施形態による配線パターンを用いた場合におけるコマンドアドレス信号ＣＡのアイパターンを示すシミュレーション結果である。 第２の実施形態による表層配線Ｓ１ａ，Ｓ１ｂの配線幅を説明するための模式図である。 第２の実施形態による配線パターンを用いた場合におけるコマンドアドレス信号ＣＡのアイパターンを示すシミュレーション結果である。 第３の実施形態による表層配線Ｓ１ａ〜Ｓ１ｃの配線幅を説明するための模式図である。 第４の実施形態を説明するための図である。 表層配線Ｓ１ａ，Ｓ１ｂ，Ｓ１０ａ，Ｓ１０ｂの配線幅を説明するための平面図である。

以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。

図１は、本発明の一実施形態による半導体モジュール１０を表面側から見た平面図である。

図１に示すように、本実施形態による半導体モジュール１０は、モジュール基板２０と、モジュール基板２０に搭載された複数の半導体チップ３０によって構成される。特に限定されるものではないが、半導体チップ３０はＤＲＡＭ（Dynamic Random Access Memory）である。モジュール基板２０は、Ｘ方向を長手方向とする矩形状の基板であり、その表裏にそれぞれ８個の半導体チップ３０が搭載される。なお、図１では、半導体モジュールとして、ＳＯＤＩＭＭ（Small Outline DIMM）を例示する。

より具体的に説明すると、図１に示すモジュール基板２０の表面側には、Ｙ方向に見て半導体チップ３０が二段に配列されており、第１の列（上段）には４つの半導体チップ３０がＸ方向に配列され、第２の列（下段）には４つの半導体チップ３０がＸ方向に配列される。下段とは、モジュール基板２０の長辺に沿って設けられた複数の外部端子２１に近い側を指す。

図１に示すように、半導体チップ３０は平面形状が長方形であり、第１の列（上段）においては半導体チップ３０が縦向き、つまり長辺がＹ方向を向くように配置され、第２の列（下段）においては半導体チップ３０が横向き、つまり長辺がＸ方向を向くように配置されている。このように、上段に搭載された半導体チップ３０と下段に搭載された半導体チップ３０は、搭載方向が互いに９０°異なる。更に、下段の右辺の２つの半導体チップ３０は、下段の左辺の２つの半導体チップ３０とは１８０度回転した方向で配置されている。なお、半導体チップ３０の隅にある三角マークは、各半導体チップの同一箇所に設けられており、各半導体チップ３０の搭載方向を示している。

そして、第１の列（上段）の略中央部には、終端抵抗器などを構成する複数のチップ部品２２が搭載されている。チップ部品２２は、各半導体チップ３０の周囲にもいくつか搭載されている。

図示しないが、モジュール基板２０の裏面側も同様の構成を有しており、８つの半導体チップ３０及び複数のチップ部品２２が搭載される。

複数の外部端子２１は、コマンドアドレス信号ＣＡが入力されるコマンドアドレス端子２１ＣＡと、データＤＱの入出力を行うデータ端子２１ＤＱが含まれる。図２に示すように、コマンドアドレス端子２１ＣＡを介して入力されたコマンドアドレス信号ＣＡは、複数の半導体チップ３０に対してフライバイ形式で共通に入力され、チップ部品２２からなる終端抵抗器によって終端される。特に限定されるものではないが、本実施形態においては、半導体チップ３０とコマンドアドレス端子２１ＣＡとの間にレジスタバッファなどは設けられていない。

これに対し、複数の半導体チップ３０から出力されるデータＤＱの一部又は全部は、それぞれ異なるデータ端子２１ＤＱを介して外部に出力される。同様に、外部から入力されるデータＤＱの一部又は全部は、それぞれ異なるデータ端子２１ＤＱを介して複数の半導体チップ３０に供給される。特に限定されるものではないが、本実施形態においては、半導体チップ３０とデータ端子２１ＤＱとの間にレジスタバッファなどは設けられていない。

図３は、モジュール基板２０の内部構造を説明するための断面図である。

図３に示すように、本例によるモジュール基板２０は１０層の配線層を有する多層配線構造を有している。このうち、配線層Ｌ１はモジュール基板２０の表面（第１の表層）側に位置する表層配線Ｓ１が形成される配線層であり、配線層Ｌ１０はモジュール基板２０の裏面（第２の表層）側に位置する表層配線Ｓ１０が形成される配線層である。これに対し、配線層Ｌ２〜Ｌ９は、モジュール基板２０の内層に設けられた内層配線Ｓ２〜Ｓ９がそれぞれ形成される配線層である。各配線層Ｌ１〜Ｌ１０は、樹脂などからなる誘電体２３によって互いに絶縁分離されている。

特に限定されるものではないが、配線層Ｌ２は主にグランド配線が形成される配線層であり、配線層Ｌ３，Ｌ８は主にコマンドアドレス配線が形成される配線層であり、配線層Ｌ４，Ｌ７は主に電源配線が形成される配線層であり、配線層Ｌ５，Ｌ６は主にデータ配線が形成される配線層であり、配線層Ｌ９は主にグランド配線及び電源配線が混在して形成される配線層である。

また、モジュール基板２０にはこれを貫通する複数のスルーホールが設けられており、これらスルーホールはスルーホール導体ＴＨで埋め込まれている。各スルーホール導体ＴＨは、配線層Ｌ２〜Ｌ９に形成される内層配線Ｓ２〜Ｓ９のいずれかに接続され、その一端は配線層Ｌ１に形成された表層配線Ｓ１に接続され、他端は配線層Ｌ１０に形成された表層配線Ｓ１０に接続される。図３に示す例では、左側のスルーホール導体ＴＨについては配線層Ｌ３に形成された内層配線Ｓ３に接続され、右側のスルーホール導体ＴＨが配線層Ｌ８に形成された内層配線Ｓ８に接続されている。

図４は、各半導体チップ３０とコマンドアドレス配線との接続関係を説明するための模式図である。

図４においては、半導体チップ３０のうち、モジュール基板２０の表面側に搭載された８つの半導体チップに符号３１ｔ〜３８ｔを付し、モジュール基板２０の裏面側に搭載された８つの半導体チップに符号３１ｂ〜３８ｂを付している。まず、コマンドアドレス端子２１ＣＡを介して入力されたコマンドアドレス信号ＣＡは、所定の内層配線（例えば内層配線Ｓ３）を介して伝搬された後、スルーホール導体ＴＨに接続され、表層配線Ｓ１及びＳ１０に供給される。図４では、内層配線（Ｓ３）によって構成されるスタブに符号ＴＬｉを付し、表層配線Ｓ１によって構成されるスタブに符号ＴＬｔを付し、表層配線Ｓ１０によって構成されるスタブに符号ＴＬｂを付している。そして、コマンドアドレス配線の終端部は、チップ部品２２によって構成される終端抵抗器ＴＲによって終端される。

図５はプロトタイプによる表層配線の配線パターンの一部を示す略平面図であり、（ａ）は配線層Ｌ１に設けられた表層配線Ｓ１のパターンを示し、（ｂ）は配線層Ｌ１０に設けられた表層配線Ｓ１０のパターンを示す。

図５（ａ），（ｂ）に示すプロトタイプでは、スルーホール導体ＴＨの端部と端子電極ＰＬを接続する表層配線Ｓ１，Ｓ１０のうち、コマンドアドレス信号ＣＡを伝送する配線４１の太さが一定である。端子電極ＰＬは、半導体チップ３０に設けられた電極に相当する。コマンドアドレス信号ＣＡを伝送する配線４１の太さは、特性インピーダンスが所定の値（例えば５５Ω）となるよう設計されている。尚、図５（ａ），（ｂ）に示す配線４２はデータ配線であり、その太さは、特性インピーダンスが所定の値（例えば５０Ω）となるよう設計されている。また、また、図５（ａ），（ｂ）に示す配線４３は電源配線であり、その太さは可能な限り太く設計される。なお、特性インピーダンスとは、Ｚ０＝√Ｌ／Ｃで表される。ここで、Ｚ０は特性インピーダンス、Ｌは信号が伝搬する伝送路の単位長あたりのインダクタンス、Ｃは同伝送路の単位長あたりの静電容量（寄生容量）である。例えば、幅広でグランド面に近い配線は特性インピーダンスが低くなり、細くてグランド面から離れた配線は特性インピーダンスが相対的に高くなる。

ここで、配線層Ｌ１，Ｌ１０に形成された表層配線Ｓ１，Ｓ１０の配線長は、コマンドアドレス信号ＣＡの各ビット間において一致していることが望ましいが、実際のレイアウトにおいてはこれらを一致させることは非常に困難である。このため、図６に示すように、内層配線Ｓ３ａから分岐した表層配線Ｓ１ａの長さ（端子電極ＰＬａまでの距離）と、内層配線Ｓ３ｂから分岐した表層配線Ｓ１ｂの長さ（端子電極ＰＬｂまでの距離）に差が生じる。ここで、内層配線Ｓ３ａ，Ｓ３ｂはいずれも配線層Ｌ３に形成された配線であり、表層配線Ｓ１ａ，Ｓ１ｂはいずれも配線層Ｌ１に形成された配線である。また、内層配線Ｓ３ａ及び表層配線Ｓ１ａはコマンドアドレス信号ＣＡを構成する所定ビット（ビットＣＡａ）を伝送するための配線であり、内層配線Ｓ３ｂ及び表層配線Ｓ１ｂはコマンドアドレス信号ＣＡを構成する別の所定ビット（ビットＣＡｂ）を伝送するための配線である。ビットＣＡａとビットＣＡｂはともにコマンドアドレス信号ＣＡを構成するビットであるため、これらの論理レベルは同時に変化する。

但し、半導体チップ３０間においては、対応する表層配線の配線長がほぼ均一となるよう設計される。したがって、表層配線Ｓ１ａの長さは全ての半導体チップ３０においてほぼ均一であり、表層配線Ｓ１ｂの長さは全ての半導体チップ３０においてほぼ均一である。

このため、ビットＣＡａに対応する内層配線Ｓ３ａについては、図７（ａ）に示すように、相対的に短い表層配線Ｓ１ａが半導体チップ３０の数だけ接続されることになるため、その負荷容量は相対的に小さくなる。これに対し、ビットＣＡｂに対応する内層配線Ｓ３ｂについては、図７（ｂ）に示すように、相対的に長い表層配線Ｓ１ｂが半導体チップ３０の数だけ接続されることになるため、その負荷容量は相対的に大きくなる。その結果、動作周波数が高い場合、ビットＣＡａの信号特性とビットＣＡｂの信号特性に無視できない差が生じてしまう。つまり、伝送路における信号の遅延量は、負荷容量（寄生容量）に比例する。なお、特性インピーダンスＺ０は、負荷容量に反比例する。

図８は、プロトタイプによる配線パターンを用いた場合におけるコマンドアドレス信号ＣＡのアイパターンを示すシミュレーション結果である。横軸は時間、縦軸は電圧を示している。

図８において、波形Ａはコマンドアドレス信号ＣＡのビットＣＡａを示し、波形Ｂはコマンドアドレス信号ＣＡのビットＣＡｂを示している。図８に示すように、ビットＣＡａの波形ＡとビットＣＡｂの波形Ｂとの間には、負荷容量の差に起因するタイミングスキューが生じている。シミュレーションでは、ビットＣＡａとビットＣＡｂの間のタイミングスキューは１１９ｐｓである。

図９は本発明の第１の実施形態による表層配線の配線パターンの一部を示す略平面図であり、（ａ）は配線層Ｌ１に設けられた表層配線Ｓ１のパターンを示し、（ｂ）は配線層Ｌ１０に設けられた表層配線Ｓ１０のパターンを示す。また図１０は、図９に示す領域５０を拡大して示す平面図である。図９（ａ），（ｂ）及び図１０に示す要素のうち、図５（ａ），（ｂ）に示した対応する要素には同一の符号が付されている。

図９（ａ），（ｂ）及び図１０に示すように、第１の実施形態では、それぞれコマンドアドレス信号ＣＡの為の相対的に配線長が短い表層配線Ｓ１ａの配線幅Ｗ１と、相対的に配線長が長い表層配線Ｓ１ｂの配線幅Ｗ２との関係が
Ｗ１＞Ｗ２
となるよう設計されている。一例として、表層配線Ｓ１ａについては特性インピーダンスが４５Ωとなるよう配線幅Ｗ１が設計され、表層配線Ｓ１ｂについては特性インピーダンスが５５Ωとなるよう配線幅Ｗ２が設計される。つまり、プロトタイプと比べると、配線長の短い表層配線Ｓ１ａの配線幅が太くなっている。配線長の長い表層配線Ｓ１ｂについては、配線幅がプロトタイプと同じである。これにより、表層配線Ｓ１ａの単位配線長当たりの寄生容量が増大するため、直流抵抗は低下するものの、高周波成分に対する電気長は長くなる。

そして、図１１（ａ）に示すように、ビットＣＡａに対応する内層配線Ｓ３ａについては、配線長が短く、且つ、配線幅Ｗ１が太い表層配線Ｓ１ａが半導体チップ３０の数だけ接続される一方、図１１（ｂ）に示すように、ビットＣＡｂに対応する内層配線Ｓ３ｂについては、配線長が長く、且つ、配線幅Ｗ２が細い表層配線Ｓ１ｂが半導体チップ３０の数だけ接続されることになる。その結果、ビットＣＡａを伝送する配線の負荷容量とビットＣＡｂを伝送する配線の負荷容量との差がプロトタイプと比べて小さくなる。

図１２は、第１の実施形態による配線パターンを用いた場合におけるコマンドアドレス信号ＣＡのアイパターンを示すシミュレーション結果である。横軸は時間、縦軸は電圧を示している。

図１２において、波形Ａはコマンドアドレス信号ＣＡのビットＣＡａを示し、波形Ｂはコマンドアドレス信号ＣＡのビットＣＡｂを示している。図１２に示すように、ビットＣＡａの波形ＡとビットＣＡｂの波形Ｂとの間には、負荷容量の差に起因するタイミングスキューが生じているが、シミュレーションではビットＣＡａとビットＣＡｂの間のタイミングスキューが１０３ｐｓであり、プロトタイプによる配線パターンを用いた場合と比べて改善されていることが分かる。

図１３は本発明の第２の実施形態を説明するための模式図であり、（ａ）はビットＣＡａを伝送するための配線を示し、（ｂ）はビットＣＡｂを伝送するための配線を示している。

図１３（ａ），（ｂ）に示すように、第２の実施形態においても、相対的に配線長が短い表層配線Ｓ１ａの配線幅Ｗ１と、相対的に配線長が長い表層配線Ｓ１ｂの配線幅Ｗ２との関係が
Ｗ１＞Ｗ２
となるよう設計されている。一例として、表層配線Ｓ１ａについては特性インピーダンスが５５Ωとなるよう配線幅Ｗ１が設計され、表層配線Ｓ１ｂについては特性インピーダンスが６５Ωとなるよう配線幅Ｗ２が設計される。つまり、プロトタイプと比べると、配線長の長い表層配線Ｓ１ｂの配線幅が細くなっている。配線長の短い表層配線Ｓ１ａについては、配線幅がプロトタイプと同じである。これにより、表層配線Ｓ１ｂの単位配線長当たりの寄生容量が減少するため、直流抵抗は増大するものの、高周波成分に対する電気長は短くなる。その結果、ビットＣＡａを伝送する配線の負荷容量とビットＣＡｂを伝送する配線の負荷容量との差がプロトタイプと比べて小さくなる。

図１４は、第２の実施形態による配線パターンを用いた場合におけるコマンドアドレス信号ＣＡのアイパターンを示すシミュレーション結果である。横軸は時間、縦軸は電圧を示している。

図１４において、波形Ａはコマンドアドレス信号ＣＡのビットＣＡａを示し、波形Ｂはコマンドアドレス信号ＣＡのビットＣＡｂを示している。図１４に示すように、ビットＣＡａの波形ＡとビットＣＡｂの波形Ｂとの間には、負荷容量の差に起因するタイミングスキューが生じているが、シミュレーションではビットＣＡａとビットＣＡｂの間のタイミングスキューが９９ｐｓであり、プロトタイプによる配線パターンを用いた場合と比べてより改善されていることが分かる。

図１５は本発明の第３の実施形態を説明するための模式図であり、（ａ）はビットＣＡａを伝送するための配線を示し、（ｂ）はビットＣＡｂを伝送するための配線を示し、（ｃ）はビットＣＡｃを伝送するための配線を示している。ビットＣＡａ〜ＣＡｃはいずれもコマンドアドレス信号ＣＡを構成するビットであるため、これらの論理レベルは同時に変化する。

図１５（ａ）〜（ｃ）に示すように、第３の実施形態においては、表層配線Ｓ１ａの配線長は表層配線Ｓ１ｂの配線長よりも短く、表層配線Ｓ１ｃの配線長は表層配線Ｓ１ｂの配線長よりも長い。そして、表層配線Ｓ１ａの配線幅Ｗ１と、表層配線Ｓ１ｂの配線幅Ｗ２と、表層配線Ｓ１ｃの配線幅Ｗ３との関係が
Ｗ１＞Ｗ２＞Ｗ３
となるよう設計されている。一例として、表層配線Ｓ１ａについては特性インピーダンスが４５Ωとなるよう配線幅Ｗ１が設計され、表層配線Ｓ１ｂについては特性インピーダンスが５５Ωとなるよう配線幅Ｗ２が設計され、表層配線Ｓ１ｃについては特性インピーダンスが６５Ωとなるよう配線幅Ｗ３が設計される。つまり、プロトタイプと比べると、配線長の短い表層配線Ｓ１ａの配線幅が太くなり、配線長の長い表層配線Ｓ１ｃの配線幅が細くなっている。表層配線Ｓ１ｂの配線幅についてはプロトタイプと同じである。なお、配線幅の設計は、周囲の導体とショートが起きない最低限の間隔と、製造可能な最少線幅を確保しつつ、シミュレータを用いて断面構造から特性インピーダンスを計算することにより行う。

これにより、表層配線Ｓ１ａの単位配線長当たりの寄生容量が増加するため、直流抵抗は減少するものの、高周波成分に対する電気長は長くなる。一方、表層配線Ｓ１ｃの単位配線長当たりの寄生容量が減少するため、直流抵抗は増大するものの、高周波成分に対する電気長は短くなる。その結果、ビットＣＡａ，ＣＡｂ，ＣＡｃを伝送する各配線の負荷容量差をよりいっそう小さくすることができる。

図１６は、本発明の第４の実施形態を説明するための図である。

図１６に示す例では、コマンドアドレス信号ＣＡのビットＣＡａは、配線層Ｌ３に設けられた内層配線Ｓ３ａを介して伝送され、コマンドアドレス信号ＣＡのビットＣＡｂは、配線層Ｌ８に設けられた内層配線Ｓ８ｂを介して伝送される。これらの内層配線Ｓ３ａ，Ｓ８ｂは、それぞれ対応するスルーホール導体ＴＨを介して、配線層Ｌ１，Ｌ１０に設けられた表層配線Ｓ１，Ｓ１０に接続される。図１６においては、ビットＣＡａが供給される表層配線Ｓ１，Ｓ１０については符号Ｓ１ａ，Ｓ１０ａを付し、ビットＣＡｂが供給される表層配線Ｓ１，Ｓ１０については符号Ｓ１ｂ，Ｓ１０ｂを付している。

ここで、コマンドアドレス信号ＣＡのビットＣＡａに着目すると、スルーホール導体ＴＨのうち、内層配線Ｓ３ａとの接続点から表層配線Ｓ１ａまでの配線部分６１の長さは、内層配線Ｓ３ａとの接続点から表層配線Ｓ１０ａまでの配線部分６２の長さよりも短い。一方、コマンドアドレス信号ＣＡのビットＣＡｂに着目すると、スルーホール導体ＴＨのうち、内層配線Ｓ８ｂとの接続点から表層配線Ｓ１ｂまでの配線部分６３の長さは、内層配線Ｓ８ｂとの接続点から表層配線Ｓ１０ｂまでの配線部分６４の長さよりも長い。このことは、内層配線Ｓ３ａからみて表層配線Ｓ１ａよりも表層配線Ｓ１０ａの方が僅かに負荷容量が大きく、内層配線Ｓ８ｂからみて表層配線Ｓ１ｂよりも表層配線Ｓ１０ｂの方が僅かに負荷容量が小さいことを意味する。

この点を考慮し、本実施形態では、図１７に示すように表層配線Ｓ１ａの配線幅Ｗ１を表層配線Ｓ１０ａの配線幅Ｗ２よりも太くし、表層配線Ｓ１ｂの配線幅Ｗ２を表層配線Ｓ１０ｂの配線幅Ｗ１よりも細くしている。これにより、表層配線Ｓ１ａの単位配線長当たりの寄生容量が表層配線Ｓ１０ａよりも大きくなり、表層配線Ｓ１ｂの単位配線長当たりの寄生容量が表層配線Ｓ１０ｂよりも小さくなる。その結果、内層配線とスルーホール導体の接続点からの距離差に起因する寄生容量の差が相殺されるため、タイミングスキューを低減することが可能となる。

以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。

１０ 半導体モジュール
２０ モジュール基板
２１ 外部端子
２１ＣＡ コマンドアドレス端子
２１ＤＱ データ端子
２２ チップ部品
２３ 誘電体
３０，３１ｂ〜３８ｂ，３１ｔ〜３８ｔ 半導体チップ
４１〜４３ 配線
５０ 領域
６１〜６４ 配線部分
ＣＡ コマンドアドレス信号
ＣＡａ，ＣＡｂ，ＣＡｃ ビット
ＤＱ データ
Ｌ１〜Ｌ１０ 配線層
ＰＬ，ＰＬａ，ＰＬｂ 端子電極
Ｓ１，Ｓ１０，Ｓ１ａ，Ｓ１ｂ，Ｓ１ｃ，Ｓ１０ａ，Ｓ１０ｂ 表層配線
Ｓ２〜Ｓ９，Ｓ３ａ，Ｓ３ｂ，Ｓ８ｂ 内層配線
ＴＨ スルーホール導体
ＴＬｂ，ＴＬｉ，ＴＬｔ スタブ
ＴＲ 終端抵抗器

Claims (20)

1. 第１の表層と、前記第１の表層とは反対側に位置する第２の表層と、前記第１及び第２の表層間に位置する内層を有するモジュール基板と、
   前記モジュール基板の前記第１の表層に搭載された第１及び第２の端子を有する第１の半導体チップと、
   前記モジュール基板の前記内層に設けられた第１及び第２の内層配線と、
   前記モジュール基板の前記第１の表層に設けられた第１及び第２の表層配線と、
   前記第１の内層配線と前記第１の表層配線の一端を接続する第１のスルーホール導体と、
   前記第２の内層配線と前記第２の表層配線の一端を接続する第２のスルーホール導体と、を備え、
   前記第１の表層配線の他端は、前記第１の半導体チップの前記第１の端子に接続され、
   前記第２の表層配線の他端は、前記第１の半導体チップの前記第２の端子に接続され、
   前記第１の表層配線の配線長は、前記第２の表層配線の配線長よりも短く、
   前記第１の表層配線の配線幅は、前記第２の表層配線の配線幅よりも太く、
   前記第１の内層配線には所定の信号の第１ビットが供給され、前記第２の内層配線には前記所定の信号の第２ビットが供給されることを特徴とする半導体モジュール。
2. 前記第１の内層配線にはコマンドアドレス信号の第１ビットが供給され、前記第２の内層配線には前記コマンドアドレス信号の第２ビットが供給されることを特徴とする請求項１に記載の半導体モジュール。
3. 前記モジュール基板の前記内層に設けられた第３の内層配線と、
   前記モジュール基板の前記第１の表層に設けられた第３の表層配線と、
   前記第３の内層配線と前記第３の表層配線の一端を接続する第３のスルーホール導体と、をさらに備え、
   前記第１の半導体チップは、第３の端子をさらに有し、
   前記第３の表層配線の他端は、前記第１の半導体チップの前記第３の端子に接続され、
   前記第３の表層配線の配線長は、前記第２の表層配線の配線長よりも長く、
   前記第３の表層配線の配線幅は、前記第２の表層配線の配線幅よりも細い、ことを特徴とする請求項１又は２に記載の半導体モジュール。
4. 前記第３の内層配線にはコマンドアドレス信号の第３ビットが供給されることを特徴とする請求項３に記載の半導体モジュール。
5. 前記モジュール基板の前記第２の表層に搭載された第４の端子を有する第２の半導体チップと、
   前記モジュール基板の前記第２の表層に設けられた第４の表層配線と、をさらに備え、
   前記第１の内層配線と前記第４の表層配線の一端は、前記第１のスルーホール導体を介して互いに接続され、
   前記第４の表層配線の他端は、前記第２の半導体チップの前記第４の端子に接続されている、ことを特徴とする請求項１乃至４のいずれか一項に記載の半導体モジュール。
6. 前記モジュール基板の前記第２の表層に設けられた第５の表層配線をさらに備え、
   前記第２の半導体チップは、第５の端子をさらに有し、
   前記第２の内層配線と前記第５の表層配線の一端は、前記第２のスルーホール導体を介して互いに接続され、
   前記第５の表層配線の他端は、前記第２の半導体チップの前記第５の端子に接続され、
   前記第４の表層配線の配線長は、前記第５の表層配線の配線長よりも短く、
   前記第４の表層配線の配線幅は、前記第５の表層配線の配線幅よりも太い、ことを特徴とする請求項５に記載の半導体モジュール。
7. 前記第１の表層配線の配線長と前記第４の表層配線の配線長は実質的に等しく、前記第２の表層配線の配線長と前記第５の表層配線の配線長は実質的に等しいことを特徴とする請求項６に記載の半導体モジュール。
8. 前記第１のスルーホール導体のうち、前記第１の内層配線から前記第１の表層配線までの配線長は、前記第１の内層配線から前記第４の表層配線までの配線長よりも短く、
   前記第１の表層配線の配線長は、前記第４の表層配線の配線長よりも短く、
   前記第１の表層配線の配線幅は、前記第４の表層配線の配線幅よりも太い、ことを特徴とする請求項５乃至７のいずれか一項に記載の半導体モジュール。
9. 前記第１の半導体チップはメモリデバイスであることを特徴とする請求項１乃至８のいずれか一項に記載の半導体モジュール。
10. モジュール基板と、
    前記モジュール基板の表層に搭載された第１及び第２の端子を有する半導体チップと、
    前記モジュール基板の前記表層に設けられた第１及び第２の表層配線と、を備え、
    前記第１の表層配線の一端には、コマンドアドレス信号の第１ビットが供給され、
    前記第２の表層配線の一端には、コマンドアドレス信号の第２ビットが供給され、
    前記第１の表層配線の他端は、前記半導体チップの前記第１の端子に接続され、
    前記第２の表層配線の他端は、前記半導体チップの前記第２の端子に接続され、
    前記第１の表層配線の配線長は、前記第２の表層配線の配線長よりも短く、
    前記第１の表層配線の配線幅は、前記第２の表層配線の配線幅よりも太い、ことを特徴とする半導体モジュール。
11. 前記コマンドアドレス信号の前記第１及び第２ビットは同時に変化することを特徴とする請求項１０に記載の半導体モジュール。
12. 前記モジュール基板の前記表層に設けられた第３の表層配線をさらに備え、
    前記半導体チップは、第３の端子をさらに有し、
    前記第３の表層配線の一端には、コマンドアドレス信号の第３ビットが供給され、
    前記第３の表層配線の他端は、前記半導体チップの前記第３の端子に接続され、
    前記第３の表層配線の配線長は、前記第２の表層配線の配線長よりも長く、
    前記第３の表層配線の配線幅は、前記第２の表層配線の配線幅よりも細い、ことを特徴とする請求項１０又は１１に記載の半導体モジュール。
13. 前記コマンドアドレス信号の前記第１乃至第３ビットは同時に変化することを特徴とする請求項１２に記載の半導体モジュール。
14. 前記半導体チップはメモリデバイスであることを特徴とする請求項１０乃至１３のいずれか一項に記載の半導体モジュール。
15. 第１の表層と、前記第１の表層とは反対側に位置する第２の表層と、前記第１及び第２の表層間に位置する第１の内層を有するモジュール基板と、
    前記モジュール基板の前記第１の表層に搭載された第１の端子を有する第１の半導体チップと、
    前記モジュール基板の前記第２の表層に搭載された第２の端子を有する第２の半導体チップと、
    前記モジュール基板の前記第１の内層に設けられた第１の内層配線と、
    前記モジュール基板の前記第１の表層に設けられた第１の表層配線と、
    前記モジュール基板の前記第２の表層に設けられた第２の表層配線と、
    前記第１の内層配線と、前記第１の表層配線の一端と、前記第２の表層配線の一端とを相互に接続する第１のスルーホール導体と、を備え、
    前記第１の表層配線の他端は、前記第１の半導体チップの前記第１の端子に接続され、
    前記第２の表層配線の他端は、前記第２の半導体チップの前記第２の端子に接続され、
    前記第１のスルーホール導体のうち、前記第１の内層配線から前記第１の表層配線までの配線長は、前記第１の内層配線から前記第２の表層配線までの配線長よりも短く、
    前記第１の表層配線の配線幅は、前記第２の表層配線の配線幅よりも太い、ことを特徴とする半導体モジュール。
16. 前記第１及び第２の表層配線の配線長は互いに等しいことを特徴とする請求項１５に記載の半導体モジュール。
17. 前記モジュール基板の前記第１及び第２の表層間に位置する第２の内層に設けられた第２の内層配線と、
    前記モジュール基板の前記第１の表層に設けられた第３の表層配線と、
    前記モジュール基板の前記第２の表層に設けられた第４の表層配線と、
    前記第２の内層配線と、前記第３の表層配線の一端と、前記第４の表層配線の一端とを相互に接続する第２のスルーホール導体と、をさらに備え、
    前記第１の半導体チップは第３の端子をさらに有し、
    前記第２の半導体チップは第４の端子をさらに有し、
    前記第３の表層配線の他端は、前記第１の半導体チップの前記第３の端子に接続され、
    前記第４の表層配線の他端は、前記第２の半導体チップの前記第４の端子に接続され、
    前記第２のスルーホール導体のうち、前記第２の内層配線から前記第３の表層配線までの配線長は、前記第２の内層配線から前記第４の表層配線までの配線長よりも長く、
    前記第３の表層配線の配線幅は、前記第４の表層配線の配線幅よりも細い、ことを特徴とする請求項１５又は１６に記載の半導体モジュール。
18. 前記第３及び第４の表層配線の配線長は互いに等しいことを特徴とする請求項１７に記載の半導体モジュール。
19. 前記第１及び第４の表層配線の配線幅は互いに等しく、前記第２及び第３の表層配線の配線幅は互いに等しいことを特徴とする請求項１８に記載の半導体モジュール。
20. 前記第１及び第２の半導体チップはメモリデバイスであることを特徴とする請求項１５乃至１９のいずれか一項に記載の半導体モジュール。

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