JP6449132B2 - 信号処理装置 - Google Patents

Description

本発明は、複数の集積回路を備える信号処理装置に係り、特に、複数の集積回路が等長配線によって接続された信号処理装置に関する。

高速な信号を処理する信号処理回路では、配線の伝搬遅延による信号間のタイミングのずれが動作に影響を与える。その対策として、伝搬遅延がほぼ等しくなるように配線の長さを揃える等長配線法が知られている。下記の特許文献には、信号伝送線路の長さ調節のための迂回延長配線部分において、配線の幅や厚みを調節することにより、インピーダンスの整合が図られるようにしたプリント配線基板が記載されている。

特開２００３−１５２２９０号公報

等長配線法では、複数の配線の長さを全て等しくするために、最も長い配線に他の配線の長さを合わせる必要がある。したがって、たとえ１本だけでも極端に長い配線が存在すると、他の配線をそれに合わせて延長させなくてはならないため、配線の引き回しに必要な領域が大きくなるという問題が生じる。この問題は、等長配線すべき配線数が多くなるほど顕著になる。配線領域の増大を抑制するため、配線の延長部分には、一般に上記特許文献１の図４に示すような蛇行パターンが用いられる。ところが、蛇行パターンではインピーダンスの不整合を生じるため、蛇行パターンが長くなると波形の乱れが生じ易くなるという問題が生じる。

本発明はかかる事情に鑑みてなされたものであり、その目的は、複数の配線の長さを揃える等長配線において、短い配線を長い配線に合わせて延長する延長部分の長さを抑えることができる信号処理装置を提供することにある。

本発明の信号処理装置は、対向する第１平面及び第２平面を持った配線基板と、前記配線基板の前記第１平面に配置される第１集積回路と、前記配線基板の前記第２平面に配置される第２集積回路とを備える。前記第１集積回路は、複数の第１端子を有し、前記第２集積回路は、複数の第２端子を有する。前記配線基板は、前記複数の第１端子と前記複数の第２端子とを等しい長さで一対一に接続する等長配線群を有する。前記第１平面及び前記第２平面とそれぞれ平行であり、かつ、互いに直交する２つの方向を縦方向及び横方向とした場合に、前記複数の第１端子は、平面視において横方向に延びた矩形の第１領域に分布する１つの第１端子群を形成し、前記複数の第２端子は、平面視において前記第１領域を縦方向から挟む２つの第２領域に分かれて分布する２つの第２端子群を形成する。

上記の構成によれば、平面視において横方向に延びた矩形の前記第１領域に前記第１端子群が分布し、前記第１領域を縦方向から挟む２つの前記第２領域にそれぞれ前記第２端子群が分布する。前記等長配線群の各配線は、縦方向の両側から前記第１端子群に向かって延びる。これにより、縦方向の片側から配線が延びる場合に比べて、前記第１端子と前記第２端子との縦方向における距離の差が小さくなるため、短い配線を長い配線に合わせて延長する延長部分の長さを短く抑え易くなる。

好適に、平面視において、前記複数の第２端子の各々は、前記等長配線群の配線による接続先の前記複数の第１端子の各々に対して、横方向の同じ側にずれていてよい。

上記の構成によれば、前記第１端子から前記第２端子へ向かう配線の延伸方向が一方向に揃い易くなる。そのため、前記第１端子に対する前記第２端子の位置が横方向の一方側に統一されていない場合に比べて、配線同士の交差が生じ難くなる。

好適に、前記第１端子群は、クロック信号群が通るクロック信号第１端子群と、第１アドレス信号群が通る第１アドレス信号第１端子群と、第２アドレス信号群が通る第２アドレス信号第１端子群と、第１データ信号群が通る第１データ信号第１端子群と、第２データ信号群が通る第２データ信号第１端子群とを含んでよい。一方の前記第２端子群は、前記クロック信号群が通るクロック信号第２端子群と、前記第１アドレス信号群が通る第１アドレス信号第２端子群と、前記第２アドレス信号群が通る第２アドレス信号第２端子群とを含んでよい。他方の前記第２端子群は、前記第１データ信号群が通る第１データ信号第２端子群と、前記第２データ信号群が通る第２データ信号第２端子群とを含んでよい。平面視において、前記クロック信号第１端子群に対する前記クロック信号第２端子群の位置、前記第１アドレス信号第１端子群に対する前記第１アドレス信号第２端子群の位置、前記第２アドレス信号第１端子群に対する前記第２アドレス信号第２端子群の位置、前記第１データ信号第１端子群に対する前記第１データ信号第２端子群の位置、及び、前記第２データ信号第１端子群に対する前記第２データ信号第２端子群の位置が、何れも横方向の同じ側にずれていてよい。

上記の構成によれば、それぞれ特定の種類の信号群が通る第１端子群から第２端子群へ向かう配線群の延伸方向が一方向に揃い易くなる。そのため、異なる信号群が通る配線群同士の交差が生じ難くなる。

好適に、前記第１データ信号第２端子群と前記第２データ信号第２端子群は、横方向に並んでいてよい。前記第１アドレス信号第２端子群と前記第２アドレス信号第２端子群は、前記クロック信号第２端子群を間に挟んで横方向に並んでいてよい。

上記の構成によれば、特定の種類の信号が通る第２端子同士が集まって配置されるため、異なる信号群が通る配線群同士の交差が生じ難くなる。また、前記第１アドレス信号群が通る配線群と前記第２アドレス信号群が通る配線群との間に、前記クロック信号群が通る配線群が配置され易くなる。そのため、前記クロック信号群が通る配線群の長さと、前記第１アドレス信号群及び前記第２アドレス信号群が通る配線群の長さとを揃えやすくなる。

好適に、一方の前記第２端子群は、クロック信号群が通るクロック信号第２端子群を含んでよい。前記第１端子群は、前記クロック信号群が通るクロック信号第１端子群を含んでよい。前記等長配線群の配線によって接続されるべき前記クロック信号第１端子群の各第１端子と前記クロック信号第２端子群の各第２端子とを結ぶ最短の直線が互いに交差しないように、前記第１集積回路と前記第２集積回路とが配置されてよい。
これにより、前記クロック信号の波形の乱れが抑制され易くなる。

好適に、前記複数の第１端子は、前記第１平面上に規定された所定の格子パターンと重なる場所に位置してよい。前記複数の第２端子は、前記第２平面上に規定された前記格子パターンと重なる場所に位置してよい。前記格子パターンは、横方向の格子間隔と縦方向の格子間隔とが等しく、平面視において、前記第１平面上に規定された前記格子パターンと前記第２平面上に規定された前記格子パターンとが互いに平行にずれていてよい。

上記の構成によれば、前記第１平面における前記第１端子の位置と前記第２平面における前記第２端子の位置とが平面視においてずれるため、製造の容易な配線基板を用いることが可能となる。

好適に、平面視において、前記第１平面上に規定される格子パターンと前記第２平面上に規定される格子パターンとが、前記格子間隔の半分の長さだけ縦方向にずれてよい。２つの前記第２領域が前記第１領域を縦方向に挟んでいる前記横方向の範囲において、２つの前記第２領域の縦方向における離間距離が、前記第１領域の縦方向の長さに比べて、前記格子間隔の１つ分だけ長い、
これにより、前記第１領域と２つの前記第２領域との縦方向の距離が短くなり、前記第１端子と前記第２端子との距離が全体として短くなる。

好適に、前記第１集積回路がデジタル信号処理回路を含んでよく、前記第２集積回路がメモリを含んでよい。

本発明によれば、複数の配線の長さを揃える等長配線において、短い配線を長い配線に合わせて延長する延長部分の長さを抑えることができる。

本発明の実施形態に係る信号処理装置の一例を示す図である。図１Ａは信号処理装置の斜視図であり、図１Ｂは主基板に配置された信号処理装置の断面図である。 第１集積回路及び第２集積回路に設けられた端子の配置パターンの一例を示す図である。図２Ａは第１集積回路における端子の配置パターンの例を示し、図２Ｂは第２集積回路における端子の配置パターンの例を示す。 等長配線群により接続される第１端子群及び第２端子群の配置パターンを示す図である。図３Ａは第１集積回路に設けられた第１端子群の配置パターンを示し、図３Ｂは第２集積回路に設けられた第２端子群の配置パターンを示す。 第１集積回路及び第２集積回路が配線基板に配置された状態における第１端子群と第２端子群との相対的な配置を示す図である。 クロック信号群が通るクロック信号第１端子群とクロック信号第２端子群との相対的な配置を示す図である。 第１アドレス信号群が通る第１アドレス信号第１端子群と第１アドレス信号第２端子群との相対的な配置を示す図である。 第２アドレス信号群が通る第２アドレス信号第１端子群と第２アドレス信号第２端子群との相対的な配置を示す図である。 第１データ信号群が通る第１データ信号第１端子群と第１データ信号第２端子群との相対的な配置、及び、第１データ・ストローブ信号群が通る第１データ・ストローブ信号第１端子群と第１データ・ストローブ信号第２端子群との配置を示す図である。 第２データ信号群が通る第２データ信号第１端子群と第２データ信号第２端子群との相対的な配置、及び、第２データ・ストローブ信号群が通る第２データ・ストローブ信号第１端子群と第２データ・ストローブ信号第２端子群との配置を示す図である。

以下、本発明の実施形態に係る信号処理装置１００について図面を参照して説明する。
図１は、本実施形態に係る信号処理装置１００の一例を示す図である。図１Ａは底面側からみた信号処理装置１００の斜視図であり、図１Ｂは主基板５に配置された信号処理装置１００の断面図である。

図１に示す信号処理装置１００は、主基板５に配置されるモジュール基板８と、モジュール基板８の対向する面（７１，７２）に配置される第１集積回路１０及び第２集積回路２０を有する。モジュール基板８は、図１Ａの斜視図において示すように、窪みの内側に部品を配置可能なキャビティ構造を持つ。

図１の例において、モジュール基板８は、平板状の配線基板７と、貫通ビアが形成された基板部材６とを有する。配線基板７は、対向する第１平面７１と第２平面７２を持つ。第１平面７１に第１集積回路１０が配置され、第２平面７２に第２集積回路２０が配置される。基板部材６は、中央に開口部が形成される。基板部材６の開口部を囲む環状部分には、両端に端子を持つ複数の貫通ビアが形成される。各貫通ビアの一方の端子（不図示）は、配線基板７の第２平面７２に設けられた電極と接続され、貫通ビアの他方の端子６１は、主基板５に設けられた電極と接続される。基板部材６が配線基板７の第２平面７２に取り付けられると、基板部材６の開口部の段差によって、キャビティ構造の窪みが形成される。第２集積回路２０は、この窪みの内側に配置される。図１Ｂの断面図において示すように、第２集積回路２０の厚みは基板部材６の厚みより薄い。そのため、モジュール基板８を主基板５に取り付けたとき、第２集積回路２０は主基板５と接触しない。モジュール基板８を主基板５に配置した場合、第２集積回路２０はモジュール基板８の内部に収容され、第１集積回路１０はモジュール基板８の外面に露出する。

一例において、第１集積回路１０は通信処理などの種々のデジタル信号処理を行う回路であり、第２集積回路２０はＤＲＡＭなどのメモリである。第１集積回路１０と第２集積回路２０は、それぞれ複数の端子を有しており、その一部が複数の配線３を介して互いに接続される。第１集積回路１０において高速な信号処理が行われる場合、第１集積回路１０と第２集積回路２０との間で配線３を介してやり取りされる信号の伝播遅延を揃える必要がある。そこで、配線基板７は、第１集積回路１０の複数の端子（第１端子）と第２集積回路２０の複数の端子（第２端子）とを等しい長さで一対一に接続する等長配線群４を有する。なお、以下の説明では、等長配線群４に接続される第１集積回路１０の端子を「第１端子」、第２集積回路２０の端子を「第２端子」と記す場合がある。

第１集積回路１０及び第２集積回路２０は、半導体チップが封止された平板状のパッケージ（ＢＧＡなど）を有しており、そのパッケージの底面に複数の端子が分散して配置される。

図２は、第１集積回路１０及び第２集積回路２０に設けられた端子の配置パターンの一例を示す図である。図２の例では、矢印Ａ（図１Ｂ）の方向から第１平面７１を見た平面視における端子の配置パターンが模式的に表されている。理解を容易にするため、信号の種類に応じて端子の形状を変えている。図２Ａは第１集積回路１０の端子の配置パターンをパッケージの上面側からみたものであり、図２Ｂは第２集積回路２０の端子の配置パターンをパッケージの底面側からみたものである。

図２Ａにおける「１Ａ」〜「１Ｇ」は等長配線群４に接続される第１集積回路１０の第１端子を示し、「１Ｘ」は第１集積回路１０の他の端子を示す。
第１集積回路１０は、２つの第１端子１Ａと、５つの第１端子１Ｂと、５つの第１端子１Ｃと、８つの第１端子１Ｄと、２つの第１端子１Ｅと、８つの第１端子１Ｆと、２つの第１端子１Ｇとを有し、全体として３２個の第１端子を有する。

２つの第１端子１Ａは、クロック信号群が通る端子群（クロック信号第１端子群）を形成する。
５つの第１端子１Ｂは、下位５ビットのアドレス信号群が通る端子群（第１アドレス信号第１端子群）を形成する。
５つの第１端子１Ｃは、上位５ビットのアドレス信号群が通る端子群（第２アドレス信号第１端子群）を形成する。
８つの第１端子１Ｄは、下位８ビットのデータ信号群が通る端子群（第１データ信号第１端子群）を形成する。
２つの第１端子１Ｅは、下位８ビットのデータ信号群の入出力タイミングを指定するためのデータ・ストローブ信号群が通る端子群（第１データ・ストローブ信号第１端子群）を形成する。
８つの第１端子１Ｆは、上位８ビットのデータ信号群が通る端子群（第２データ信号第１端子群）を形成する。
２つの第１端子１Ｇは、上位８ビットのデータ信号群の入出力タイミングを指定するためのデータ・ストローブ信号群が通る端子群（第２データ・ストローブ信号第１端子群）を形成する。

図２Ｂにおける「２Ａ」〜「２Ｇ」は等長配線群４に接続される第２集積回路２０の第２端子を示し、「２Ｘ」は第２集積回路２０の他の端子を示す。
第２集積回路２０は、２つの第２端子２Ａと、５つの第２端子２Ｂと、５つの第２端子２Ｃと、８つの第２端子２Ｄと、２つの第２端子２Ｅと、８つの第２端子２Ｆと、２つの第２端子２Ｇとを有し、全体として３２個の第２端子を有する。

２つの第２端子２Ａは、クロック信号群が通る端子群（クロック信号第２端子群）を形成する。
５つの第２端子２Ｂは、下位５ビットのアドレス信号群が通る端子群（第１アドレス信号第２端子群）を形成する。
５つの第２端子２Ｃは、上位５ビットのアドレス信号群が通る端子群（第２アドレス信号第２端子群）を形成する。
８つの第２端子２Ｄは、下位８ビットのデータ信号群が通る端子群（第１データ信号第２端子群）を形成する。
２つの第２端子２Ｅは、下位８ビットのデータ信号群の入出力タイミングを指定するためのデータ・ストローブ信号群が通る端子群（第１データ・ストローブ信号第２端子群）を形成する。
８つの第２端子２Ｆは、上位８ビットのデータ信号群が通る端子群（第２データ信号第２端子群）を形成する。
２つの第２端子２Ｇは、上位８ビットのデータ信号群の入出力タイミングを指定するためのデータ・ストローブ信号群が通る端子群（第２データ・ストローブ信号第２端子群）を形成する。

図２の例において、第１集積回路１０及び第２集積回路２０における端子の配置パターンは、何れも規則的な格子パターンとなっている。すなわち、第１集積回路１０の複数の端子は、第１平面７１上に規定された所定の格子パターンと重なる場所に位置し、第２集積回路２０の複数の端子は、第２平面７２上に規定された所定の格子パターンと重なる場所に位置する。第１平面７１に規定される格子パターンと第２平面７２に規定される格子パターンは互いに等しい。

第１平面７１及び第２平面７２に規定される格子パターンは、図２の例において、縦方向の格子間隔と横方向の格子間隔とが等しい。ここで「縦方向」と「横方向」は、配線基板７の第１平面７１及び第２平面７２と平行であり、かつ、互いに垂直な方向である。

図３は、等長配線群４により接続される端子群の配置パターンを示す図であり、理解を容易にするため、等長配線群４に接続されない端子１Ｘ，２Ｘの図示を省略している。図３Ａは第１集積回路１０に設けられた第１端子群１１の配置パターンを示し、図３Ｂは第２集積回路２０に設けられた第２端子群２１，２２の配置パターンを示す。
図４は、第１集積回路１０及び第２集積回路２０が配線基板７に配置された状態における第１端子群１１と第２端子群２１，２２との相対的な配置を示す図である。
この図３，図４は、図２と同様に、矢印Ａ（図１Ｂ）の方向から見た図である。

第１集積回路１０に設けられた３２個の第１端子は、平面視において横方向に延びた矩形の第１領域ＡＲ１１に分布する１つの第１端子群１１を形成する。
第１端子群１１は、クロック信号第１端子群（１Ａ）と、第１アドレス信号第１端子群（１Ｂ）と、第２アドレス信号第１端子群（１Ｃ）と、第１データ信号第１端子群（１Ｄ）と、第１データ・ストローブ信号第１端子群（１Ｅ）と、第２データ信号第１端子群（１Ｆ）と、第２データ・ストローブ信号第１端子群（１Ｇ）とを含む。

第１領域ＡＲ１１のほぼ中央には、クロック信号第１端子群（１Ａ）と第１アドレス信号第１端子群（１Ｂ）と第２アドレス信号第１端子群（１Ｃ）が分布する。第１領域ＡＲ１１の横方向の一方側（右側）には、第１データ信号第１端子群（１Ｄ）と第１データ・ストローブ信号第１端子群（１Ｅ）が分布する。第１領域ＡＲ１１の横方向の他方側（左側）には、第２データ信号第１端子群（１Ｆ）と第２データ・ストローブ信号第１端子群（１Ｇ）が分布する。

第２集積回路２０に設けられた３２個の第２端子は、平面視において第１領域ＡＲ１１を縦方向から挟む２つの第２領域ＡＲ２１，ＡＲ２２に分かれて分布した２つの第２端子群２１，２２を形成する。第２端子群２１は第２領域ＡＲ２１に分布し、第２端子群２２は第２領域ＡＲ２２に分布する。

第２端子群２１は、クロック信号第２端子群（２Ａ）と、第１アドレス信号第２端子群（２Ｂ）と、第２アドレス信号第２端子群（２Ｃ）とを含む。
第２領域ＡＲ２１のほぼ中央には、クロック信号第２端子群（２Ａ）が分布する。第１アドレス信号第２端子群（２Ｂ）と第２アドレス信号第２端子群（２Ｃ）は、クロック信号第２端子群（２Ａ）を間に挟んで横方向に並んでいる。第１アドレス信号第２端子群（２Ｂ）は横方向の一方側（右側）に分布し、第２アドレス信号第２端子群（２Ｃ）は横方向の他方側（左側）に分布する。

第２端子群２２は、第１データ信号第２端子群（２Ｄ）と、第１データ・ストローブ信号第２端子群（２Ｅ）と、第２データ信号第２端子群（２Ｆ）と、第２データ・ストローブ信号第２端子群（２Ｇ）とを含む。
第１データ信号第２端子群（２Ｄ）、第１データ・ストローブ信号第２端子群（２Ｅ）、第２データ・ストローブ信号第２端子群（２Ｇ）、第２データ信号第２端子群（２Ｆ）は、この順番で横方向の一方側（右側）から他方側（左側）に向かって並んでいる。

図４の例において、縦方向における第２領域ＡＲ２１と第２領域ＡＲ２２との最短距離は「Ｌ１」、最長距離は「Ｌ２」である。第２領域ＡＲ２１と第２領域ＡＲ２２との間には、隙間領域ＡＲ３が存在する。隙間領域ＡＲ３には、第１領域ＡＲ１１の一部が位置する。２つの第２領域ＡＲ２１，ＡＲ２２は、隙間領域ＡＲ３の横方向の範囲Ｒ１において、第１領域ＡＲ１１を縦方向に挟む。範囲Ｒ１において、２つの第２領域ＡＲ２１，ＡＲ２２の離間距離は「Ｌ４」であり、第１領域ＡＲ１１の縦方向の長さは「Ｌ３」である。図３において示すように、「Ｌ４」は「Ｌ３」より格子間隔の１つ分だけ長い。

第１平面７１に規定された格子パターンと第２平面７２に規定された格子パターンは、平面視において互いに平行にずれている。すなわち、第１平面７１に規定された格子パターンと第２平面７２に規定された格子パターンとは、平面視において格子間隔の半分の長さだけ縦方向にずれている。範囲Ｒ１において、２つの第２領域ＡＲ２１，ＡＲ２２は第１領域ＡＲ１１と重なっていない。また範囲Ｒ１において、第２領域ＡＲ２１と第１領域ＡＲ１１との離間距離、並びに、第２領域ＡＲ２２と第１領域ＡＲ１１との離間距離は、何れも格子間隔の半分の長さとなっている。

図５〜図９は、等長配線群４によって接続される第１集積回路１０の第１端子群と第２集積回路２０の第２端子群との相対的な配置を信号の種類毎に示した図であり、図２と同様に矢印Ａ（図１Ｂ）の方向から見た図である。
図５は、クロック信号群が通るクロック信号第１端子群（１Ａ）とクロック信号第２端子群（２Ａ）との相対的な配置を示す。
図６は、下位５ビットのアドレス信号群（第１アドレス信号群）が通る第１アドレス信号第１端子群（１Ｂ）と第１アドレス信号第２端子群（２Ｂ）との相対的な配置を示す。
図７は、上位５ビットのアドレス信号群（第２アドレス信号群）が通る第１アドレス信号第１端子群（１Ｃ）と第１アドレス信号第２端子群（２Ｃ）との相対的な配置を示す。
図８は、下位８ビットのデータ信号群（第１データ信号群）が通る第１データ信号第１端子群（１Ｄ）と第１データ信号第２端子群（２Ｄ）との相対的な配置、並びに、第１データ信号群に対応したデータ・ストローブ信号群（第１データ・ストローブ信号群）が通る第１データ・ストローブ信号第１端子群（１Ｅ）と第１データ・ストローブ信号第２端子群（２Ｅ）との配置を示す。
図９は、上位８ビットのデータ信号群（第２データ信号群）が通る第２データ信号第１端子群（１Ｆ）と第２データ信号第２端子群（２Ｆ）との相対的な配置、並びに、第２データ信号群に対応したデータ・ストローブ信号群（第２データ・ストローブ信号群）が通る第２データ・ストローブ信号第１端子群（１Ｇ）と第２データ・ストローブ信号第２端子群（２Ｇ）との配置を示す。

図５〜図９において直線により結ばれた第１端子と第２端子は、配線３によって接続されるべき端子である。

図５〜図９によれば、第２集積回路２０における３２個の第２端子の各々は、配線３による接続先の３２個の第１端子の各々に対して、何れも横方向の同じ側（右側）にずれている。

また、図５〜図９によれば、クロック信号第１端子群（１Ａ）に対するクロック信号第２端子群（２Ａ）の位置、第１アドレス信号第１端子群（１Ｂ）に対する第１アドレス信号第２端子群（２Ｂ）の位置、第２アドレス信号第１端子群（１Ｃ）に対する第２アドレス信号第２端子群（２Ｃ）の位置、第１データ信号第１端子群（１Ｄ）に対する第１データ信号第２端子群（２Ｄ）の位置、第１データ・ストローブ信号第１端子群（１Ｅ）に対する第１データ・ストローブ信号第２端子群（２Ｅ）の位置、第２データ信号第１端子群（１Ｆ）に対する第２データ信号第２端子群（２Ｆ）の位置、及び、第２データ・ストローブ信号第１端子群（１Ｇ）に対する第２データ・ストローブ信号第２端子群（２Ｇ）の位置は、何れも横方向の同じ側（右側）にずれている。

上述した構成を有する本実施形態に係る信号処理装置１００によれば、次のような効果が得られる。

平面視において横方向に延びた矩形の第１領域ＡＲ１１に第１端子群１１が分布し、第１領域ＡＲ１１を縦方向から挟む２つの第２領域ＡＲ２１，第２領域ＡＲ２２に第２端子群２１，第２端子群２２が分布する。等長配線群４の各配線３は、縦方向の両側から第１端子群１１に向かって延びる。これにより、縦方向の片側から配線３が延びる場合に比べて、第１端子と第２端子との縦方向における距離の差が小さくなるため、短い配線を長い配線に合わせて延長する延長部分の長さを短く抑えることができる。

第２集積回路２０における３２個の第２端子の各々が、配線３による接続先の３２個の第１端子の各々に対して、何れも横方向の同じ側（右側）にずれている。これにより、第１端子から第２端子へ向かう配線の延伸方向が一方向に揃い易くなるため、第１端子に対する第２端子の位置が横方向の一方側に統一されていない場合に比べて、配線同士の交差を生じ難くすることができる。

特定の種類の信号群（クロック信号群，第１アドレス信号群など）が通る第１端子群に対して、配線３による接続先の第２端子群が横方向の同じ側（右側）にずれている。これにより、特定の種類の信号群が通る第１端子群から第２端子群へ向かう配線群の延伸方向が一方向に揃い易くなる。そのため、異なる信号群が通る配線群同士の交差が生じ難くすることができる。

第２端子群２１や第２端子群２２において特定の種類の信号が通る第２端子同士が集まって配置されるため、異なる信号群が通る配線群同士の交差を生じ難くすることができる。

第１アドレス信号第２端子群（２Ｂ）と第２アドレス信号第２端子群（２Ｃ）が、クロック信号第２端子群（２Ａ）を間に挟んで横方向に並んでいるため、第１アドレス信号群が通る配線群と第２アドレス信号群が通る配線群との間に、クロック信号群が通る配線群を配置させ易くなる。そのため、クロック信号群が通る配線群の長さと、第１アドレス信号群及び第２アドレス信号群が通る配線群の長さとを揃えやすくなる。

図５に示すように、等長配線群４の配線３によって接続されるべきクロック信号第１端子群の各第１端子（１Ａ）とクロック信号第２端子群の各第２端子（２Ａ）とを結ぶ最短の直線が互いに交差しないように、第１集積回路１０と第２集積回路１０とが配置されている。これにより、クロック信号の波形の乱れを抑え易くなる。

図３に示すように、平面視において、第１平面７１上に規定された格子パターンと第２平面７２上に規定された格子パターンとが互いに平行にずれている。これにより、第１平面７１における第１端子の位置と第２平面７２における第２端子の位置とが平面視においてずれるため、製造の容易な配線基板７を用いることができる。

図４に示すように、平面視において、第１平面７１上に規定される格子パターンと第２平面７２上に規定される格子パターンとが格子間隔の半分の長さだけ縦方向にずれている。また、２つの第２領域ＡＲ２１，ＡＲ２２が第１領域ＡＲ１１を縦方向に挟んでいる横方向の範囲Ｒ１において、２つの第２領域２１，２２の縦方向における離間距離「Ｌ４」が、第１領域ＡＲ１１の縦方向の長さ「Ｌ３」に比べて、格子間隔の１つ分だけ長い。これにより、第１領域ＡＲ１１と２つの第２領域ＡＲ２１，ＡＲ２２との縦方向の距離が短くなり、第１端子と第２端子との距離が全体として短くなるため、短い配線を長い配線に合わせて延長する延長部分の長さをより短く抑えることができる。

本発明は上述した実施形態には限定されない。すなわち、当業者は、本発明の技術的範囲またはその均等の範囲内において、上述した実施形態の構成要素に関し、様々な変更、コンビネーション、サブコンビネーション、並びに代替を行ってもよい。

例えば、上述の実施形態において例として挙げた集積回路の端子数や端子の配置パターン、信号の種類等は一例である。本発明の他の実施形態では、上記と異なる端子数や上記と異なる端子の配置パターン、上記と異なる信号の種類でもよい。

３…配線、４…等長配線群、５…主基板、６…基板部材、７…配線基板、８…モジュール基板、１０…第１集積回路、２０…第２集積回路、７１…第１平面、７２…第２平面、１１…第１端子群、２１…第２端子群、２２…第２端子群、１００…信号処理装置、ＡＲ１１…第１領域、ＡＲ２１…第２領域、ＡＲ２２…第２領域、ＡＲ３…隙間領域、１Ａ〜１Ｇ…第１端子、２Ａ〜２Ｇ…第２端子

Claims (8)

1. 対向する第１平面及び第２平面を持った配線基板と、
   前記配線基板の前記第１平面に配置される第１集積回路と、
   前記配線基板の前記第２平面に配置される第２集積回路とを備え、
   前記第１集積回路は、複数の第１端子を有し、
   前記第２集積回路は、複数の第２端子を有し、
   前記配線基板は、前記複数の第１端子と前記複数の第２端子とを等しい長さで一対一に接続する等長配線群を有し、
   前記第１平面及び前記第２平面とそれぞれ平行であり、かつ、互いに直交する２つの方向を縦方向及び横方向とした場合に、
   前記複数の第１端子は、平面視において横方向に延びた矩形の第１領域に分布する１つの第１端子群を形成し、
   前記複数の第２端子は、平面視において前記第１領域を縦方向から挟む２つの第２領域に分かれて分布する２つの第２端子群を形成し、
   平面視において、前記複数の第２端子の各々は、前記等長配線群の配線による接続先の前記複数の第１端子の各々に対して、横方向の同じ側にずれている、
   信号処理装置。
2. 対向する第１平面及び第２平面を持った配線基板と、
   前記配線基板の前記第１平面に配置される第１集積回路と、
   前記配線基板の前記第２平面に配置される第２集積回路とを備え、
   前記第１集積回路は、複数の第１端子を有し、
   前記第２集積回路は、複数の第２端子を有し、
   前記配線基板は、前記複数の第１端子と前記複数の第２端子とを等しい長さで一対一に接続する等長配線群を有し、
   前記第１平面及び前記第２平面とそれぞれ平行であり、かつ、互いに直交する２つの方向を縦方向及び横方向とした場合に、
   前記複数の第１端子は、平面視において横方向に延びた矩形の第１領域に分布する１つの第１端子群を形成し、
   前記複数の第２端子は、平面視において前記第１領域を縦方向から挟む２つの第２領域に分かれて分布する２つの第２端子群を形成し、
   前記第１端子群は、
   クロック信号群が通るクロック信号第１端子群と、
   第１アドレス信号群が通る第１アドレス信号第１端子群と、
   第２アドレス信号群が通る第２アドレス信号第１端子群と、
   第１データ信号群が通る第１データ信号第１端子群と、
   第２データ信号群が通る第２データ信号第１端子群とを含み、
   一方の前記第２端子群は、
   前記クロック信号群が通るクロック信号第２端子群と、
   前記第１アドレス信号群が通る第１アドレス信号第２端子群と、
   前記第２アドレス信号群が通る第２アドレス信号第２端子群とを含み、
   他方の前記第２端子群は、
   前記第１データ信号群が通る第１データ信号第２端子群と、
   前記第２データ信号群が通る第２データ信号第２端子群とを含み、
   平面視において、前記クロック信号第１端子群に対する前記クロック信号第２端子群の位置、前記第１アドレス信号第１端子群に対する前記第１アドレス信号第２端子群の位置、前記第２アドレス信号第１端子群に対する前記第２アドレス信号第２端子群の位置、前記第１データ信号第１端子群に対する前記第１データ信号第２端子群の位置、及び、前記第２データ信号第１端子群に対する前記第２データ信号第２端子群の位置が、何れも横方向の同じ側にずれている、
   信号処理装置。
3. 前記第１データ信号第２端子群と前記第２データ信号第２端子群は、横方向に並んでおり、
   前記第１アドレス信号第２端子群と前記第２アドレス信号第２端子群は、前記クロック信号第２端子群を間に挟んで横方向に並んでいる、
   請求項２に記載の信号処理装置。
4. 前記複数の第１端子は、前記第１平面上に規定された所定の格子パターンと重なる場所に位置し、
   前記複数の第２端子は、前記第２平面上に規定された前記格子パターンと重なる場所に位置し、
   前記格子パターンは、横方向の格子間隔と縦方向の格子間隔とが等しく、
   平面視において、前記第１平面上に規定された前記格子パターンと前記第２平面上に規定された前記格子パターンとが互いに平行にずれている、
   請求項１乃至３の何れか一項に記載の信号処理装置。
5. 平面視において、前記第１平面上に規定される格子パターンと前記第２平面上に規定される格子パターンとが、前記格子間隔の半分の長さだけ縦方向にずれており、
   ２つの前記第２領域が前記第１領域を縦方向に挟んでいる横方向の範囲において、２つの前記第２領域の縦方向における離間距離が、前記第１領域の縦方向の長さに比べて、前記格子間隔の１つ分だけ長い、
   請求項４に記載の信号処理装置。
6. 対向する第１平面及び第２平面を持った配線基板と、
   前記配線基板の前記第１平面に配置される第１集積回路と、
   前記配線基板の前記第２平面に配置される第２集積回路とを備え、
   前記第１集積回路は、複数の第１端子を有し、
   前記第２集積回路は、複数の第２端子を有し、
   前記配線基板は、前記複数の第１端子と前記複数の第２端子とを等しい長さで一対一に接続する等長配線群を有し、
   前記第１平面及び前記第２平面とそれぞれ平行であり、かつ、互いに直交する２つの方向を縦方向及び横方向とした場合に、
   前記複数の第１端子は、平面視において横方向に延びた矩形の第１領域に分布する１つの第１端子群を形成し、
   前記複数の第２端子は、平面視において前記第１領域を縦方向から挟む２つの第２領域に分かれて分布する２つの第２端子群を形成し、
   前記複数の第１端子は、前記第１平面上に規定された所定の格子パターンと重なる場所に位置し、
   前記複数の第２端子は、前記第２平面上に規定された前記格子パターンと重なる場所に位置し、
   前記格子パターンは、横方向の格子間隔と縦方向の格子間隔とが等しく、
   平面視において、前記第１平面上に規定された前記格子パターンと前記第２平面上に規定された前記格子パターンとが互いに平行にずれており、
   平面視において、前記第１平面上に規定される格子パターンと前記第２平面上に規定される格子パターンとが、前記格子間隔の半分の長さだけ縦方向にずれており、
   ２つの前記第２領域が前記第１領域を縦方向に挟んでいる横方向の範囲において、２つの前記第２領域の縦方向における離間距離が、前記第１領域の縦方向の長さに比べて、前記格子間隔の１つ分だけ長い、
   信号処理装置。
7. 一方の前記第２端子群は、クロック信号群が通るクロック信号第２端子群を含み、
   前記第１端子群は、前記クロック信号群が通るクロック信号第１端子群を含み、
   前記等長配線群の配線によって接続されるべき前記クロック信号第１端子群の各第１端子と前記クロック信号第２端子群の各第２端子とを結ぶ最短の直線が互いに交差しないように、前記第１集積回路と前記第２集積回路とが配置されている、
   請求項１乃至６の何れか一項に記載の信号処理装置。
8. 前記第１集積回路がデジタル信号処理回路を含み、
   前記第２集積回路がメモリを含む、
   請求項１乃至７の何れか一項に記載の信号処理装置。

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