JP2017092111A - 信号処理装置 - Google Patents
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Abstract
【解決手段】平面視において横方向に延びた矩形の第1領域AR11に第1端子群11が分布し、第1領域AR11を縦方向から挟む2つの第2領域AR21,第2領域AR22に第2端子群21,第2端子群22が分布する。等長配線群4の各配線3は、縦方向の両側から第1端子群11に向かって延びる。これにより、縦方向の片側から配線3が延びる場合に比べて、第1端子と第2端子との縦方向における距離の差が小さくなるため、短い配線を長い配線に合わせて延長する延長部分の長さを短く抑えることができる。
【選択図】図4
Description
これにより、前記クロック信号の波形の乱れが抑制され易くなる。
これにより、前記第1領域と2つの前記第2領域との縦方向の距離が短くなり、前記第1端子と前記第2端子との距離が全体として短くなる。
図1は、本実施形態に係る信号処理装置100の一例を示す図である。図1Aは底面側からみた信号処理装置100の斜視図であり、図1Bは主基板5に配置された信号処理装置100の断面図である。
第1集積回路10は、2つの第1端子1Aと、5つの第1端子1Bと、5つの第1端子1Cと、8つの第1端子1Dと、2つの第1端子1Eと、8つの第1端子1Fと、2つの第1端子1Gとを有し、全体として32個の第1端子を有する。
5つの第1端子1Bは、下位5ビットのアドレス信号群が通る端子群(第1アドレス信号第1端子群)を形成する。
5つの第1端子1Cは、上位5ビットのアドレス信号群が通る端子群(第2アドレス信号第1端子群)を形成する。
8つの第1端子1Dは、下位8ビットのデータ信号群が通る端子群(第1データ信号第1端子群)を形成する。
2つの第1端子1Eは、下位8ビットのデータ信号群の入出力タイミングを指定するためのデータ・ストローブ信号群が通る端子群(第1データ・ストローブ信号第1端子群)を形成する。
8つの第1端子1Fは、上位8ビットのデータ信号群が通る端子群(第2データ信号第1端子群)を形成する。
2つの第1端子1Gは、上位8ビットのデータ信号群の入出力タイミングを指定するためのデータ・ストローブ信号群が通る端子群(第2データ・ストローブ信号第1端子群)を形成する。
第2集積回路20は、2つの第2端子2Aと、5つの第2端子2Bと、5つの第2端子2Cと、8つの第2端子2Dと、2つの第2端子2Eと、8つの第2端子2Fと、2つの第2端子2Gとを有し、全体として32個の第2端子を有する。
5つの第2端子2Bは、下位5ビットのアドレス信号群が通る端子群(第1アドレス信号第2端子群)を形成する。
5つの第2端子2Cは、上位5ビットのアドレス信号群が通る端子群(第2アドレス信号第2端子群)を形成する。
8つの第2端子2Dは、下位8ビットのデータ信号群が通る端子群(第1データ信号第2端子群)を形成する。
2つの第2端子2Eは、下位8ビットのデータ信号群の入出力タイミングを指定するためのデータ・ストローブ信号群が通る端子群(第1データ・ストローブ信号第2端子群)を形成する。
8つの第2端子2Fは、上位8ビットのデータ信号群が通る端子群(第2データ信号第2端子群)を形成する。
2つの第2端子2Gは、上位8ビットのデータ信号群の入出力タイミングを指定するためのデータ・ストローブ信号群が通る端子群(第2データ・ストローブ信号第2端子群)を形成する。
図4は、第1集積回路10及び第2集積回路20が配線基板7に配置された状態における第1端子群11と第2端子群21,22との相対的な配置を示す図である。
この図3,図4は、図2と同様に、矢印A(図1B)の方向から見た図である。
第1端子群11は、クロック信号第1端子群(1A)と、第1アドレス信号第1端子群(1B)と、第2アドレス信号第1端子群(1C)と、第1データ信号第1端子群(1D)と、第1データ・ストローブ信号第1端子群(1E)と、第2データ信号第1端子群(1F)と、第2データ・ストローブ信号第1端子群(1G)とを含む。
第2領域AR21のほぼ中央には、クロック信号第2端子群(2A)が分布する。第1アドレス信号第2端子群(2B)と第2アドレス信号第2端子群(2C)は、クロック信号第2端子群(2A)を間に挟んで横方向に並んでいる。第1アドレス信号第2端子群(2B)は横方向の一方側(右側)に分布し、第2アドレス信号第2端子群(2C)は横方向の他方側(左側)に分布する。
第1データ信号第2端子群(2D)、第1データ・ストローブ信号第2端子群(2E)、第2データ・ストローブ信号第2端子群(2G)、第2データ信号第2端子群(2F)は、この順番で横方向の一方側(右側)から他方側(左側)に向かって並んでいる。
図5は、クロック信号群が通るクロック信号第1端子群(1A)とクロック信号第2端子群(2A)との相対的な配置を示す。
図6は、下位5ビットのアドレス信号群(第1アドレス信号群)が通る第1アドレス信号第1端子群(1B)と第1アドレス信号第2端子群(2B)との相対的な配置を示す。
図7は、上位5ビットのアドレス信号群(第2アドレス信号群)が通る第1アドレス信号第1端子群(1C)と第1アドレス信号第2端子群(2C)との相対的な配置を示す。
図8は、下位8ビットのデータ信号群(第1データ信号群)が通る第1データ信号第1端子群(1D)と第1データ信号第2端子群(2D)との相対的な配置、並びに、第1データ信号群に対応したデータ・ストローブ信号群(第1データ・ストローブ信号群)が通る第1データ・ストローブ信号第1端子群(1E)と第1データ・ストローブ信号第2端子群(2E)との配置を示す。
図9は、上位8ビットのデータ信号群(第2データ信号群)が通る第2データ信号第1端子群(1F)と第2データ信号第2端子群(2F)との相対的な配置、並びに、第2データ信号群に対応したデータ・ストローブ信号群(第2データ・ストローブ信号群)が通る第2データ・ストローブ信号第1端子群(1G)と第2データ・ストローブ信号第2端子群(2G)との配置を示す。
Claims (8)
- 対向する第1平面及び第2平面を持った配線基板と、
前記配線基板の前記第1平面に配置される第1集積回路と、
前記配線基板の前記第2平面に配置される第2集積回路とを備え、
前記第1集積回路は、複数の第1端子を有し、
前記第2集積回路は、複数の第2端子を有し、
前記配線基板は、前記複数の第1端子と前記複数の第2端子とを等しい長さで一対一に接続する等長配線群を有し、
前記第1平面及び前記第2平面とそれぞれ平行であり、かつ、互いに直交する2つの方向を縦方向及び横方向とした場合に、
前記複数の第1端子は、平面視において横方向に延びた矩形の第1領域に分布する1つの第1端子群を形成し、
前記複数の第2端子は、平面視において前記第1領域を縦方向から挟む2つの第2領域に分かれて分布する2つの第2端子群を形成する、
信号処理装置。 - 平面視において、前記複数の第2端子の各々は、前記等長配線群の配線による接続先の前記複数の第1端子の各々に対して、横方向の同じ側にずれている、
請求項1に記載の信号処理装置。 - 前記第1端子群は、
クロック信号群が通るクロック信号第1端子群と、
第1アドレス信号群が通る第1アドレス信号第1端子群と、
第2アドレス信号群が通る第2アドレス信号第1端子群と、
第1データ信号群が通る第1データ信号第1端子群と、
第2データ信号群が通る第2データ信号第1端子群とを含み、
一方の前記第2端子群は、
前記クロック信号群が通るクロック信号第2端子群と、
前記第1アドレス信号群が通る第1アドレス信号第2端子群と、
前記第2アドレス信号群が通る第2アドレス信号第2端子群とを含み、
他方の前記第2端子群は、
前記第1データ信号群が通る第1データ信号第2端子群と、
前記第2データ信号群が通る第2データ信号第2端子群とを含み、
平面視において、前記クロック信号第1端子群に対する前記クロック信号第2端子群の位置、前記第1アドレス信号第1端子群に対する前記第1アドレス信号第2端子群の位置、前記第2アドレス信号第1端子群に対する前記第2アドレス信号第2端子群の位置、前記第1データ信号第1端子群に対する前記第1データ信号第2端子群の位置、及び、前記第2データ信号第1端子群に対する前記第2データ信号第2端子群の位置が、何れも横方向の同じ側にずれている、
請求項1に記載の信号処理装置。 - 前記第1データ信号第2端子群と前記第2データ信号第2端子群は、横方向に並んでおり、
前記第1アドレス信号第2端子群と前記第2アドレス信号第2端子群は、前記クロック信号第2端子群を間に挟んで横方向に並んでいる、
請求項3に記載の信号処理装置。 - 一方の前記第2端子群は、クロック信号群が通るクロック信号第2端子群を含み、
前記第1端子群は、前記クロック信号群が通るクロック信号第1端子群を含み、
前記等長配線群の配線によって接続されるべき前記クロック信号第1端子群の各第1端子と前記クロック信号第2端子群の各第2端子とを結ぶ最短の直線が互いに交差しないように、前記第1集積回路と前記第2集積回路とが配置されている、
請求項1乃至4の何れか一項に記載の信号処理装置。 - 前記複数の第1端子は、前記第1平面上に規定された所定の格子パターンと重なる場所に位置し、
前記複数の第2端子は、前記第2平面上に規定された前記格子パターンと重なる場所に位置し、
前記格子パターンは、横方向の格子間隔と縦方向の格子間隔とが等しく、
平面視において、前記第1平面上に規定された前記格子パターンと前記第2平面上に規定された前記格子パターンとが互いに平行にずれている、
請求項1乃至5の何れか一項に記載の信号処理装置。 - 平面視において、前記第1平面上に規定される格子パターンと前記第2平面上に規定される格子パターンとが、前記格子間隔の半分の長さだけ縦方向にずれており、
2つの前記第2領域が前記第1領域を縦方向に挟んでいる横方向の範囲において、2つの前記第2領域の縦方向における離間距離が、前記第1領域の縦方向の長さに比べて、前記格子間隔の1つ分だけ長い、
請求項6に記載の信号処理装置。 - 前記第1集積回路がデジタル信号処理回路を含み、
前記第2集積回路がメモリを含む、
請求項1乃至7の何れか一項に記載の信号処理装置。
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JP2003218505A (ja) * | 2002-01-17 | 2003-07-31 | Matsushita Electric Ind Co Ltd | プリント基板とプリント基板ユニット及びプリント基板ユニットの検査方法と製造方法並びにプリント基板ユニットを使用した通信機器 |
JP2011176109A (ja) * | 2010-02-24 | 2011-09-08 | Renesas Electronics Corp | 半導体装置 |
WO2012153842A1 (ja) * | 2011-05-12 | 2012-11-15 | 株式会社フジクラ | 貫通配線基板、電子デバイスパッケージ、及び電子部品 |
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