CN101060005B - 多存储器模块电路以及用于减少阻抗不连续性的方法 - Google Patents

多存储器模块电路以及用于减少阻抗不连续性的方法 Download PDF

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Abstract

本发明公开了一种多存储器模块电路布局，其包括：存储器控制器、通过存储器总线连接到该存储器控制器的多个存储器模块、以及以星型布局连接到该多个存储器模块的谐振器。本发明公开了一种用于减少多存储器模块电路中的阻抗不连续性的方法，其包括：提供通过存储器总线连接到存储器控制器的多个存储器模块，选择星型布局，以及基于所选择的星型布局将谐振器连接到该多个存储器模块。本发明公开了用于减少多存储器模块电路中的阻抗不连续性的另外的方法，其包括：由谐振器在多存储器模块电路中至少两个存储器模块之间的预定位置处提供预定的减少不连续性阻抗，该多存储器模块电路具有逻辑上被排列在该预定位置周围的多个元件。

Description

多存储器模块电路以及用于减少阻抗不连续性的方法
技术领域
本发明的领域是多存储器模块电路布局。 
背景技术
1948年EDVAC计算机系统的开发常被称为计算机时代的开始。从那时起，计算机系统已经演变成极为复杂的设备。现今的计算机比诸如EDVAC之类的早期系统要复杂得多。计算机系统通常包括硬件和软件元件、应用程序、操作系统、处理器、总线、存储器、输入/输出设备等等的组合。半导体处理和计算机架构的进步已经用于推动计算机的性能变得越来越高，并且已经使得现今的计算机系统比仅仅几年以前的计算机要强大得多。 
在半导体处理和计算机架构的进步中，计算机存储器子系统的进步在创建更强大的计算机中扮演了重要角色。为了维持计算机性能的稳定全面的增长，计算机存储器子系统的速度已经随着计算机处理器的速度的增长而增长。在过去的若干年中，计算机存储器子系统的性能的增长已经增长了若干数量级。就在几年前，计算机存储器子系统的操作速度以千赫兹来度量。现今，计算机存储器子系统的操作速度以兆赫兹来度量。 
当前，电子设备工程联合会(‘JEDEC’)在电子工业中充当计算机存储器子系统性能标准的重要来源。JEDEC建立于1960年并且是电子工业联合会(‘EIA’)的半导体工程标准化团体。EIA代表电子工业所有领域的商业联盟并且公布同时满足制造商和客户的需要的遍及整个电子工业的标准。 
在计算机存储器子系统性能标准的领域中，JEDEC标准支持包括两个双列直插式存储器模块(‘DIMM’)和四个DIMM的电路布局。实现根据JEDEC标准的两个DIMM布局的存储器子系统可以以高达667兆字节/每秒的速度来操作。实现根据JEDEC标准的四个DIMM布局的存储器子系统可以以高达400兆字节/每秒的速度来操作。以更高的速度来操作实现两个DIMM布局或四个DIMM布局的存储器子系统会由于信号反射或符号间干扰而导致产生存储器子系统数据错误。 
发明内容
公开了一种多存储器模块电路布局，其包括：存储器控制器；多个存储器模块，其通过存储器总线连接到该存储器控制器；以及谐振器，其以星型(starburst)布局连接到该多个存储器模块。公开了一种用于减少多存储器模块电路中的阻抗不连续性的方法，其包括：提供通过存储器总线连接到存储器控制器的多个存储器模块，选择星型布局，以及基于所选择的星型布局将谐振器连接到该多个存储器模块。公开了另外一种用于减少多存储器模块电路中的阻抗不连续性的方法，其包括：由谐振器在多存储器模块电路中至少两个存储器模块之间的预定位置处提供预定的减少不连续性阻抗(discontinuity reducing impedance)，该多存储器模块电路具有逻辑上排列在该预定位置周围的多个元件。 
根据后续对附图中所说明的本发明的示例性实施例的更加具体的描述，本发明的前述目标、特征和优点以及其它的目标、特征和优点将变得显而易见，在附图中相同的参考数字通常表示本发明的示例性实施例的相同部分。 
附图说明
图1阐述了说明根据本发明的实施例的示例性多存储器模块电路布局的绘线图。 
图2阐述了说明根据本发明的实施例的另一个示例性多存储器 模块电路布局的绘线图。 
图3阐述了说明根据本发明的实施例的另一个示例性多存储器模块电路布局的绘线图。 
图4阐述了说明根据本发明的实施例的另一个示例性多存储器模块电路布局的绘线图。 
图5阐述了说明根据本发明的实施例的另一个示例性多存储器模块电路布局的绘线图。 
图6A阐述了说明在实现根据现有技术的多存储器模块电路布局的电路中的电信号的波形的眼图。 
图6B阐述了说明在实现根据本发明的实施例的多存储器模块电路布局的电路中的电信号的波形的眼图。 
图7阐述了说明根据本发明的实施例的用于减少多存储器模块电路中的阻抗不连续性的示例性方法的流程图。 
具体实施方式
从图1开始，参考附图来描述根据本发明的实施例的示例性多存储器模块电路布局。图1阐述了说明根据本发明的实施例的示例性多存储器模块电路布局的绘线图。图1中的示例性多存储器模块电路布局包括：存储器控制器(102)；通过存储器总线(104)连接到该存储器控制器(102)的多个存储器模块(106、108)；以及以星型布局连接到该多个存储器模块(106、108)的谐振器(100)。图1的示例性多存储器模块电路布局有利地操作为减少图1中所描绘的多存储器模块电路中的阻抗不连续性。阻抗不连续性存在于具有不同阻抗的介质之间的边界处。当电路中的电信号遇到阻抗不连续性时，该电信号的一部分被反射回该信号的源。该原始信号的被反射部分称作“信号反射”。该原始信号的剩余部分继续沿着原始路径前进。 
由于阻抗不连续性产生的信号反射可能会给电路带来负面效应。沿着该电路中阻抗不连续性产生信号反射的每个点处，通过该 电路传输的原始电信号的幅度被减小。另外，当信号反射来回地反射通过该电路时，信号反射可能会干扰原始电信号。这种信号干扰可能导致产生达到对该电信号的预期接收的错误电压，并且因此产生数据错误。 
在图1的示例性电路布局中，存储器控制器(102)从存储器模块(106、108)传输和接收电信号。存储器控制器(102)是用于控制对安装在存储器模块上的随机存取存储器(‘RAM’)设备的存取的计算机硬件。该存储器控制器(102)生成必要的信号以控制从RAM设备读信息以及向RAM设备写信息，并且充当RAM设备与计算机系统的其它主要部分的接口。在设计该存储器控制器(102)时，计算机架构通常将该存储器控制器(102)集成进主板的系统芯片组。在图1的示例性电路布局中，该存储器控制器(102)被安装在主板(130)上。对根据本发明的实施例的多存储器模块电路布局有用的存储器控制器的例子可以包括
Figure S07196353620070423D00004171806QIETU
E7520存储器控制器集线器芯片组或AMD-760TM芯片组。 
图1的示例性电路布局中的主板(130)还在其上安装了连接器(110、112)。连接器是用于将存储器模块装配到主板并将存储器模块电连接到存储器总线的硬件。在图1的示例性电路布局中，存储器模块(106)通过连接器(110)装配到主板(130)。存储器模块(108)通过连接器(112)装配到主板(130)。 
在图1的示例性电路布局中，每个存储器模块(106、108)已经在其上面安装了许多随机存取存储器设备(118)。存储器模块是小型印刷电路板或者其上装配了多个RAM设备和用于这些RAM设备的支持电路和元件的其它衬底。可以被改进为根据本发明的实施例的多存储器模块电路布局的存储器模块的例子可以包括单列直插式存储器模块(‘SIMM’)或双列直插式存储器模块(‘DIMM’)。图1的例子中的RAM设备(118)是存储用于以任意顺序存取的数据的集成电路芯片。可能对根据本发明的实施例的多存储器模块电路布局有用的RAM设备的例子可以包括静态RAM(‘SRAM’)、 动态RAM(‘DRAM’)、同步DRAM(‘SDRAM’)、双倍数据速率同步DRAM(‘DDR SDRAM’)等等。在图1的例子中，存储器模块(106、108)被实现为包括许多DRAM存储器设备的DIMM。 
在图1的示例性电路布局中，存储器模块(106、108)通过存储器总线(104)连接到该存储器控制器(102)。存储器总线是一个或多个双向数据传输通路，其在连接到该存储器总线的元件之间传送电信号信息。在图1的例子中，存储器模块通过存储器分支线(stub)连接到该存储器总线。分支线是数据传输通路的一部分。存储器分支线是将存储器模块连接到存储器总线的分支线。存储器分支线将存储器模块连接到存储器总线所在的沿着存储器总线的点被称作‘连接点’。在图1的例子中，存储器模块(106)通过存储器分支线(122)在连接点‘J1’处连接到该存储器总线(104)，而存储器模块(108)通过存储器分支线(124)在连接点‘J2’处连接到该存储器总线(104)。存储器分支线(122)始于该存储器总线(104)上的连接点‘J1’，并且终止于存储器模块(106)上。存储器分支线(124)始于该存储器总线(104)上的连接点‘J2’，并且终止于存储器模块(108)上。在图1的示例性电路布局中，沿着存储器总线(104)的阻抗不连续性出现在连接点‘J1’和连接点‘J2’，因为在连接点‘J1’和‘J2’处连接到该存储器总线(104)的存储器分支线(122、124)以及存储器模块(106、108)形成电容性负载，所以其在连接点‘J1’和‘J2’处改变了沿着该存储器总线(104)的电流。 
在图1的示例性电路布局中，存储器总线(104)包括存储器总线分支线(114、116)。存储器总线分支线是组成存储器总线的一个或多个数据传输通路的一部分。在图1的例子中，该存储器总线分支线(114、116)被实现为沿着主板(130)的走线。在图1的例子中，存储器总线分支线(114)始于该存储器控制器(102)并且终止于存储器分支线(122)连接到该存储器总线(104)的连接点‘J1’处。存储器总线分支线(116)始于存储器分支线(122)连接到该 存储器总线(104)的连接点‘J1’处并且终止于存储器分支线(124)连接到该存储器总线(104)的连接点‘J2’处。 
在图1的示例性电路布局中，谐振器(100)以星型布局连接到存储器模块(106、108)。该谐振器(100)是具有能使得沿着存储器总线(104)的阻抗不连续性最小化的特定阻抗特性的电子元件。该谐振器(104)的阻抗特性可以是静态的，使得沿着该存储器总线(104)的阻抗不连续性对于特定的频带被最小化。然而，该谐振器的阻抗特性也可是动态的，使得沿着该存储器总线(104)的阻抗不连续性对于任意频带被最小化。 
根据本发明的星型布局通常被实现为在特定位置周围的多存储器模块电路布局中的元件的逻辑排列。星型布局被如此称呼是因为这些元件的几何排列在视觉上常常类似于一颗星。然而，某些星型布局在特定位置周围具有这样的逻辑排列，其实现的元件的几何排列在视觉上不类似于星。为了实现根据本发明的星型布局，电路布局的元件逻辑上被排列在多存储器模块电路中存储器模块之间的特定位置周围。这些元件所围绕排列的特定位置将基于其它电路元件的阻抗、包括在特定电路布局中的存储器模块的数量、电路布局的特定地理排列的空间限制、存储器总线分支线的数量和物理位置、存储器分支线的数量和物理位置、特定电路布局中的分支线的物理配置以及本领域的普通技术人员将想到的许多其它因素而变化。 
图1的示例性星型布局包括电子电路元件的排列，其中谐振器(100)连接到在存储器模块之间的电子电路。在图1的示例性电路布局中，在存储器模块(106、108)之间的电子电路包括存储器分支线(122、124)、连接点‘J1’和‘J2’以及总线分支线(116)。图1的谐振器(100)在连接点‘J1’处连接到在存储器模块(106、108)之间的电子电路。当以星型布局在连接点处将该谐振器(100)连接到存储器模块时，该谐振器(100)可以在沿着该存储器总线的任意连接点处连接到在存储器模块之间的电子电路。为了使阻抗不连续性最小化，理想地，在任意给定时间谐振器将瞬时地将其到存 储器总线的连接切换到对应着传输或接收电信号的存储器模块的连接点。例如，当存储器模块(106)接收或传输电信号时，理想地，谐振器(100)在连接点‘J1’处连接到存储器总线(104)以使沿着存储器总线(104)的阻抗不连续性最小化。类似地，当存储器模块(108)接收或传输电信号时，理想地，谐振器(100)在连接点‘J2’处连接到存储器总线(104)以使沿着存储器总线(104)的阻抗不连续性最小化。然而，在电信号以高频沿着存储器总线(104)传播时，将谐振器(100)到存储器总线(104)的连接在连接点‘J1’和‘J2’之间切换可能证明是不可行的。为了整体平均地减少沿着存储器总线(104)的阻抗不连续性，因此谐振器(100)可以在位于沿着该存储器总线(104)的所有连接点的中间的连接点处连接到该存储器总线(104)。当沿着存储器总线存在奇数个连接点时，所有连接点的中间连接点很明显。例如，当沿着存储器总线存在3个连接点时，中间连接点是第二连接点。然而，当沿着存储器总线存在偶数个连接点时，两个连接点充当沿着该存储器总线的所有连接点的中间连接点。例如，当沿着该存储器总线存在4个连接点时，第二连接点和第三连接点充当中间连接点。当沿着存储器总线存在偶数个连接点时，谐振器(100)可以在充当中间连接点的两个连接点中离存储器控制器最近的那个连接点处连接到存储器总线，以整体平均地减少沿着该存储器总线(104)的阻抗不连续性。在图1的例子中，谐振器(100)在连接点‘J1’处连接到该存储器总线(104)。 
在图1的示例性电路布局中，调节通过存储器总线(104)在连接点‘J1’处连接到存储器模块的谐振器(100)的阻抗以使沿着该存储器总线(104)的阻抗不连续性最小化。通过由谐振器在多存储器模块电路中至少两个存储器模块之间的预定位置处提供预定的减少不连续性阻抗，图1的示例性电路布局有利地减少了根据本发明的实施例的多存储器模块电路中的阻抗不连续性。该多存储器模块电路具有逻辑上排列在该预定位置周围的多个元件。使沿着该存储器总线(104)的阻抗不连续性最小化的该谐振器(100)的阻抗将 根据电连接到该谐振器(100)的其它元件的阻抗而变化。在图1的例子中，电连接到该谐振器的其它元件包括存储器控制器(102)、总线分支线(114、116)、存储器分支线(122、124)以及存储器模块(106、108)。因为该谐振器(100)操作为使沿着该存储器总线(104)的阻抗不连续性最小化，所以该示例性多存储器模块电路布局有利地减少了沿着该存储器总线的信号反射。 
在图1的示例性电路布局中，该谐振器(100)被装配在主板(130)上。通过使用例如表面装配技术或穿孔装配技术将该谐振器(100)固定到该主板(130)，可以将该谐振器(100)装配在该主板(130)上。表面装配技术通过将电子元件引线或接线端焊接到该主板的顶表面而将电子元件连接到主板。穿孔装配技术通过将元件引线插入穿过主板中的孔并且接着在主板反面上的位置焊接该引线而将电子元件连接到电子电路板。通过使用传统的印刷电路板或集成电路制造技术将该谐振器(100)嵌入用于制造该主板(130)的衬底，也可以将谐振器(100)装配在该主板(130)上。 
在图1的示例性电路布局中，谐振器(100)可以用各种电子元件来实现。该谐振器(100)可以被实现为分支线。读者将从上文的内容回忆起，分支线通常被实现为沿着印刷电路板或其它衬底的走线。因此，改变沿着该衬底的走线的宽度可以改变该谐振器(100)的阻抗，以便使沿着该存储器总线(104)的阻抗不连续性最小化。将该谐振器(100)实现为分支线有利地提供了一种多存储器模块电路布局，其使用当前可用的印刷电路板制造方法使阻抗不连续性最小化。 
在图1的示例性电路布局中，谐振器(100)还可以实现为一个或多个连接的无源元件，诸如电阻器、电容器、电感器等等。改变与这种无源元件相关联的值可以改变该谐振器(100)的阻抗，以便使沿着该存储器总线(104)的阻抗不连续性最小化。将该谐振器(100)实现为一个或多个连接的无源元件有利地提供了一种多存储器模块电路布局，其使用传统的电路元件使阻抗不连续性最小化。
尽管图1的示例性电路布局中的谐振器(100)可以被实现为分支线或者一个或多个连接的无源元件，谐振器的这种实现是用于解释而不是用于限制的。实际上，谐振器(100)还可以使用诸如存储器模块之类的有源元件来实现。将谐振器(100)实现为存储器模块有利地提供了一种多存储器模块电路布局，其使阻抗不连续性最小化并且提供附加的电路功能。 
读者将注意到，图1中所描绘的示例性多存储器模块电路布局仅包括两个存储器模块。根据本发明的实施例的多存储器模块电路布局还可以包括超过两个的存储器模块。因此，为了进一步解释，图2阐述了说明根据本发明的实施例的包括三个存储器模块的另一个示例性多存储器模块电路布局的绘线图。图2的示例性多存储器模块电路布局包括：存储器控制器(102)、通过存储器总线(104)连接到该存储器控制器(102)的多个存储器模块(106、108、200)、以及以星型布局连接到该多个存储器模块(106、108、200)的谐振器(100)。 
图2的示例性多存储器模块电路布局与图1的示例性多存储器模块电路布局相类似。即，图2中的例子与图1中的例子的类似之处在于图2的示例性多存储器模块电路布局包括：主板(130)、存储器控制器(102)、存储器模块(106、108)、存储器分支线(122、124)、存储器总线(104)、总线分支线(114、116)、连接点‘J1’和‘J2’以及谐振器(100)。图2的示例性多存储器模块电路布局与图1的示例性多存储器模块电路布局的不同之处在于图2的示例性多存储器模块电路布局还包括存储器模块(200)、存储器分支线(202)、总线分支线(204)和连接点‘J3’。 
在图2的示例性电路布局中，该存储器模块(200)通过该存储器总线(104)连接到该存储器控制器(102)。该存储器模块(200)通过存储器分支线(202)连接到该存储器总线(104)。该存储器分支线(202)始于该存储器总线(104)并且终止于该存储器模块(200)上。存储器分支线(202)连接到该存储器总线(104)所在的沿着 存储器总线(104)的点是连接点‘J3’。 
为了提供附加的存储器总线长度以便将存储器模块(200)连接到该存储器总线(104)，图2的例子中的存储器总线(104)还包括存储器总线分支线(204)。图2的存储器总线分支线(204)被实现为沿着主板(130)的走线。存储器总线分支线(204)始于存储器分支线(124)连接到该存储器总线(104)的连接点‘J2’处，并且终止于存储器分支线(202)连接到该存储器总线(104)的连接点‘J3’处。在图2的例子中，沿着存储器总线(104)的阻抗不连续性出现在连接点‘J1’、‘J2’和‘J3’，因为在连接点‘J1’、‘J2’和‘J3’处连接到该存储器总线(104)的存储器分支线(122、124、202)以及存储器模块(106、108、200)形成了电容性负载，其在连接点‘J1’、‘J2’和‘J3’处改变了沿着该存储器总线(104)的电流。 
根据本发明的星型布局通常被实现为在特定位置周围的多存储器模块电路布局中的元件的逻辑排列。星型布局被如此称呼是因为这些元件的几何排列在视觉上常常类似于一颗星。然而，某些星型布局在特定位置周围具有这样的逻辑排列，其实现的元件的几何排列在视觉上不类似于星。为了实现根据本发明的星型布局，电路布局的元件逻辑上被排列在多存储器模块电路中存储器模块之间的特定位置周围。 
在图2的示例性电路布局中，该谐振器(100)被装配在主板(130)上。该谐振器(100)以星型布局连接到存储器模块(106、108、200)。读者将从上文的内容回忆起，星型布局被实现为在多存储器模块电路中存储器模块之间的特定位置周围的多存储器模块电路布局中的元件的逻辑排列。在图2的示例性电路布局中，在存储器模块(106、108、200)之间的电子电路包括：存储器分支线(122、124、202)；连接点‘J1’、‘J2’和‘J3’；以及总线分支线(116、204)。读者还将从上文的内容回忆起，该谐振器(100)可以以星型布局通过存储器总线(104)在位于所有连接点的中间连接点处连接 到存储器模块(106、108、200)。在图2的例子中，连接点‘J2’是位于所有连接点‘J1’、‘J2’和‘J3’的中间的连接点。因此，图2的谐振器(100)以星型布局在连接点‘J2’处连接到存储器模块(106、108、200)，以便整体平均地减少沿着存储器总线(104)的阻抗不连续性。 
在图2的示例性电路布局中，调节通过该存储器总线(104)在连接点‘J2’处连接到该存储器模块的谐振器(100)的阻抗以使沿着存储器总线(104)的阻抗不连续性最小化。通过由谐振器在多存储器模块电路中至少两个存储器模块之间的预定位置处提供预定的减少不连续性阻抗，图2的示例性电路布局有利地减少了根据本发明的实施例的多存储器模块电路中的阻抗不连续性。该多存储器模块电路具有逻辑上排列在该预定位置周围的多个元件。如上所述，使沿着该存储器总线(104)的阻抗不连续性最小化的该谐振器(100)的阻抗将根据电连接到该谐振器(100)的其它元件的阻抗而变化。减少多存储器模块电路中的阻抗不连续性有利地减少了沿着该存储器总线(104)的信号反射。 
读者将注意到，图1和图2中所描绘的示例性多存储器模块电路布局分别包括两个存储器模块和三个存储器模块。然而，可以包括在根据本发明的实施例的多存储器模块电路布局中的存储器模块的最大数目没有限制。因此，为了进一步解释，图3阐述了说明根据本发明的实施例的包括四个存储器模块的另一个示例性多存储器模块电路布局的绘线图。图3的示例性多存储器模块电路布局包括：存储器控制器(102)；通过存储器总线(104)连接到该存储器控制器(102)的多个存储器模块(106、108、200、300)；以及以星型布局连接到该多个存储器模块(106、108、200、300)的谐振器(100)。 
图3的示例性多存储器模块电路布局与图2的示例性多存储器模块电路布局相类似。即，图3中的例子与图2中的例子的类似之处在于图3的示例性多存储器模块电路布局包括：主板(130)；存储器控制器(102)；存储器模块(106、108、200)；存储器分支线 (122、124、202)；存储器总线(104)；总线分支线(114、116、204)；连接点‘J1’、‘J2’和‘J3’；以及谐振器(100)。图3的示例性多存储器模块电路布局与图2的示例性多存储器模块电路布局的不同之处在于图3的示例性多存储器模块电路布局还包括存储器模块(300)、存储器分支线(302)、总线分支线(304)和连接点‘J4’。 
在图3的示例性电路布局中，该存储器模块(300)通过该存储器总线(104)连接到该存储器控制器(102)。该存储器模块(300)通过存储器分支线(302)连接到该存储器总线(104)。该存储器分支线(302)始于该存储器总线(104)并终止于该存储器模块(300)上。该存储器模分支线(302)连接到该存储器总线(104)所在的沿着存储器总线(104)的点是连接点‘J4’。 
为了提供附加的存储器总线长度以便将存储器模块(300)连接到该存储器总线(104)，图3的例子中的存储器总线(104)还包括存储器总线分支线(304)。图3的存储器总线分支线(304)被实现为沿着主板(130)的走线。存储器总线分支线(304)始于存储器分支线(202)连接到该存储器总线(104)的连接点‘J3’处，并且终止于存储器分支线(302)连接到该存储器总线(104)的连接点‘J4’处。在图3的例子中，沿着存储器总线(104)的阻抗不连续性出现在连接点‘J1’、‘J2’、‘J3’和‘J4’，因为在连接点‘J1’、‘J2’、‘J3’和‘J4’处连接到该存储器总线(104)的存储器分支线(122、124、202、302)以及存储器模块(106、108、200、300)形成了电容性负载，其在连接点‘J1’、‘J2’、‘J3’和‘J4’处改变了沿着该存储器总线(104)的电流。 
在图3的示例性电路布局中，该谐振器(100)被装配在主板(130)上。该谐振器(100)以星型布局连接到存储器模块(106、108、200、300)。读者将从上文的内容回忆起，星型布局被实现为在多存储器模块电路中存储器模块之间的特定位置周围的多存储器模块电路布局中的元件的逻辑排列。在图3的示例性电路布局中， 在存储器模块(106、108、200、300)之间的电子电路包括：存储器分支线(122、124、202、302)；连接点‘J1’、‘J2’、‘J3’和‘J4’；以及总线分支线(116、204、304)。读者还将从上文的内容回忆起，当存储器总线具有偶数个连接点时，谐振器(100)可以以星型布局通过存储器总线在充当中间连接点的两个连接点中离存储器控制器最近的连接点处连接到存储器模块。在图3的例子中，连接点‘J2’是充当所有连接点‘J1’、‘J2’、‘J3’和‘J4’的中间连接点的两个连接点‘J2’和‘J3’中离存储器控制器(104)最近的连接点。因此，图3的谐振器(100)以星型布局在连接点‘J2’处连接到存储器模块(106、108、200、300)，以便整体平均地减少沿着存储器总线(104)的阻抗不连续性。 
如上所述，使沿着该存储器总线(104)的阻抗不连续性最小化的该谐振器(100)的阻抗将根据电连接到该谐振器(100)的其它元件的阻抗而变化。在图3的例子中，该存储器总线(104)包括至少两个连接到该谐振器(100)的具有失配阻抗的分支线。对于图3所描绘的电路的操作频率，总线分支线(114、304)具有30欧姆的阻抗值，而对于图3所描绘的电路的操作频率，总线分支线(116、204)具有60欧姆的阻抗值。 
在图3的示例性电路布局中，调节通过该存储器总线(104)在连接点‘J2’处连接到存储器模块的谐振器(100)的阻抗以使沿着存储器总线(104)的阻抗不连续性最小化。通过由谐振器在多存储器模块电路中至少两个存储器模块之间的预定位置处提供预定的减少不连续性阻抗，图3的示例性电路布局有利地减少了根据本发明的实施例的多存储器模块电路中的阻抗不连续性。该多存储器模块电路具有逻辑上排列在该预定位置周围的多个元件。由该谐振器(100)提供的阻抗可以与至少一个分支线的阻抗相同，并可以是与至少另一个分支线的阻抗失配的阻抗。在图3的例子中，该谐振器(100)具有与总线分支线(116、204)的阻抗相同的阻抗而具有与总线分支线(114、304)的阻抗失配的阻抗。通过减少沿着存储器 总线(104)的阻抗不连续性，包括在图3的示例性多存储器模块电路布局中的元件的阻抗值有利地减少了沿着存储器总线(104)的信号反射。 
读者将注意到，图1、图2和图3中所描绘的谐振器装配在主板上并在沿着存储器总线的连接点处连接到这些存储器总线。然而，装配在主板上并在沿着存储器总线的连接点处连接到存储器总线的谐振器是用于解释而不是用于限制的。该谐振器还可装配在连接器上以便将存储器模块装配到主板，并且还可以连接到将存储器模块连接到存储器总线的存储器分支线。因此，为了进一步解释，图4阐述了说明根据本发明的实施例的另一个示例性多存储器模块电路布局的绘线图，该示例性多存储器模块电路布局包括被装配在存储器总线(104)与至少一个存储器模块(108)之间的连接器(402)上的谐振器(100)。 
图4的示例性多存储器模块电路布局包括：存储器控制器(102)、通过存储器总线(104)连接到该存储器控制器(102)的多个存储器模块(106、108、200、300)、以及以星型布局连接到该多个存储器模块(106、108、200、300)的谐振器(100)。图4的示例性多存储器模块电路布局与图3的示例性多存储器模块电路布局相类似。即，图4的例子与图3的例子的类似之处在于图4的示例性多存储器模块电路布局包括：主板(130)；存储器控制器(102)；存储器模块(106、108、200、300)；存储器分支线(122、124、202、302)；存储器总线(104)；连接点‘J1’、‘J2’、‘J3’和‘J4’；以及谐振器(100)。 
图4的示例性多存储器模块电路布局与图3的示例性多存储器模块电路布局的不同之处在于图4的示例性多存储器模块电路布局还包括连接器(400、402、404、406)。如上所述，连接器被硬件地安装在主板上以便将存储器模块装配到主板。在图4的例子中，连接器(400)将存储器模块(106)装配到主板(130)。连接器(402)将存储器模块(108)装配到主板(130)。连接器(404)将存储器 模块(200)装配到主板(130)。连接器(406)将存储器模块(300)装配到主板(130)。 
在图4的示例性多存储器模块电路布局中，谐振器(100)被装配在存储器总线(104)与存储器模块(108)之间的连接器(402)上。通过将谐振器(100)固定在该连接器(402)上，可以将该谐振器(100)装配在该连接器(402)上。通过将谐振器(100)嵌入在该连接器(402)内，也可以将该谐振器(100)装配在该连接器(402)上。 
该谐振器(100)以星型布局连接到存储器模块(106、108、200、300)。读者将从上文的内容回忆起，星型布局被实现为在多存储器模块电路中存储器模块之间的特定位置周围的多存储器模块电路布局中的元件的逻辑排列。在图4的例子中，在存储器模块(106、108、200、300)之间的电子电路包括：存储器分支线(122、124、202、302)；连接点‘J1’、‘J2’、‘J3’和‘J4’；以及在连接点‘J1’与‘J4’之间的存储器总线(104)。通过将存储器模块(108)连接到存储器总线(104)的存储器分支线(124)，将图4的谐振器(100)连接到存储器模块。调节图4的示例性电路布局中的谐振器(100)的阻抗以使沿着存储器总线(104)的阻抗不连续性最小化。如上所述，使沿着该存储器总线(104)的阻抗不连续性最小化的该谐振器(100)的阻抗将根据电连接到该谐振器(100)的其它元件的阻抗而变化。 
图4所描述的示例性多存储器模块电路布局包括被装配在存储器总线与至少一个存储器模块之间的连接器上的谐振器。然而，该谐振器也可被装配在存储器模块上。因此，为了进一步解释，图5阐述了说明根据本发明的实施例的另一个示例性多存储器模块电路布局的绘线图，该示例性多存储器模块电路布局包括被装配在存储器模块(108)上的谐振器(100)。装配在存储器模块(108)上的谐振器(100)有利地提供了一种根据本发明的实施例的多存储器模块电路布局，其不需要更改现有的主板架构。
图5的示例性多存储器模块电路布局包括：存储器控制器(102)、通过存储器总线(104)连接到该存储器控制器(102)的多个存储器模块(106、108、200、300)、以及以星型布局连接到该多个存储器模块(106、108、200、300)的谐振器(100)。图5的示例性多存储器模块电路布局与图4的示例性多存储器模块电路布局相类似。即，图5中的例子与图4中的例子的类似之处在于图5的示例性多存储器模块电路布局包括：主板(130)；存储器控制器(102)；存储器模块(106、108、200、300)；存储器分支线(122、124、202、302)；连接器(400、402、404、406)；存储器总线(104)；连接点‘J1’、‘J2’、‘J3’和‘J4’；以及谐振器(100)。 
图5的示例性多存储器模块电路布局与图4的示例性多存储器模块电路布局的不同之处在于图5的示例性多存储器模块电路布局包括装配在存储器模块(108)上的谐振器(100)。通过使用例如表面装配技术或穿孔装配技术将谐振器(100)固定在该存储器模块(108)板上，可以将该谐振器(100)装配在该存储器模块(108)上。通过使用传统的印刷电路板或集成电路制造技术将该谐振器(100)嵌入用于制造该存储器模块(108)的衬底中，也可以将该谐振器(100)装配在该存储器模块(108)上。 
在图5的例子中，该谐振器(100)以星型布局连接到存储器模块(106、108、200、300)。读者将从上文的内容回忆起，星型布局被实现为在多存储器模块电路中存储器模块之间的特定位置周围的多存储器模块电路布局中的元件的逻辑排列。在图5的例子中，在存储器模块(106、108、200、300)之间的电子电路包括：存储器分支线(122、124、202、302)；连接点‘J1’、‘J2’、‘J3’和‘J4’；以及在连接点‘J1’与‘J4’之间的存储器总线(104)。通过将存储器模块(108)连接到存储器总线(104)的存储器分支线(124)，将图5的谐振器(100)连接到存储器模块。调节谐振器(100)的阻抗以使沿着存储器总线(104)的阻抗不连续性最小化。如上所述，使沿着该存储器总线(104)的阻抗不连续性最小化的该谐振器(100) 的阻抗将根据电连接到该谐振器(100)的其它元件的阻抗而变化。 
读者将回忆起，图1、图2、图3、图4和图5的示例性多存储器模块电路布局操作为使各自的多存储器模块电路中的阻抗不连续性最小化。使多存储器模块电路中的阻抗不连续性最小化有利地减少了电路中的信号反射。信号反射的效果通常用眼图来说明。因此，为了进一步解释，图6A阐述了说明在实现根据现有技术的多存储器模块电路布局的电路中的电信号的波形的眼图。图6A中所说明的波形由根据现有技术的四-DIMM电路布局中存储器控制器将数据装载到离存储器控制器最远的存储器模块上而产生。 
在图6A的区域(600)处，读者将注意到在实现根据现有技术的多存储器模块电路布局的电路中的信号反射的效果。如由图6A的区域(600)处的‘拐点(knee)’所示出的，该信号反射干扰原始信号并且减小了该信号的电压电平。因此，在图6A的区域(600)处示出的信号干扰影响了原始信号的传播延迟。传播延迟是在发射机发送电信号的初始波前的时间与该电信号的电压在接收机处达到逻辑阈值的时间之间出现的时间延迟。图6A的区域(600)处的‘拐点’延长了电信号的传播延迟并且限制了实现根据现有技术的多存储器模块电路布局的电路的有效操作频率。 
现在转到图6B，图6B阐述了说明在实现根据本发明的实施例的多存储器模块电路布局的电路中的电信号的波形的眼图。产生在图6B中所说明的波形的电路是一个常规电路。然而，产生在图6B中所说明的波形的电路实现了根据本发明的实施例改进的电路布局。图6B中所说明的波形由根据本发明的实施例的四DIMM电路布局中存储器控制器将数据装载到离存储器控制器最远的存储器模块而产生。 
读者将注意到由减少或消除在图6A的区域(600)处所描绘的‘拐点’而得到的在图6B的区域(602)所示的被减小的信号反射的效果。与实现根据现有技术的多存储器模块电路布局的电路中的电信号的传播延迟相比，被减小的信号反射的效果降低了实现根据 本发明的实施例的多存储器模块电路布局的电路中的电信号的传播延迟。与实现根据现有技术的示例性多存储器模块电路布局的电路相比，这些被减小的传播延迟使得实现根据本发明的实施例的示例性多存储器模块电路布局的电路能够操作在更高的频率上，而不会增加数据错误。 
如上所述，通过由谐振器在多存储器模块电路中至少两个存储器模块之间的预定位置处提供预定的减少不连续性阻抗，根据本发明的多存储器模块电路布局减少了多存储器模块电路中的阻抗不连续性。根据本发明的多存储器模块电路布局中的多存储器模块电路具有逻辑上排列在该预定位置周围的多个元件。因此，为了进一步解释，图7阐述了一个流程图，其说明根据本发明的实施例的用于减少多存储器模块电路中的阻抗不连续性的示例性方法导致得到根据本发明的实施例的多存储器模块电路布局。图7的方法包括提供(700)通过存储器总线连接到存储器控制器的多个存储器模块。 
图7的方法还包括选择(702)星型布局。根据图7的方法选择(702)星型布局可以通过选择在多存储器模块电路布局中至少两个存储器模块之间的位置来执行，一旦将谐振器连接到多存储器模块电路，该选择(702)导致得到在该位置周围的多个电路元件的逻辑排列。基于其它电路元件的阻抗、包括在特定电路布局中的存储模块的数量、电路布局的特定地理排列的空间限制、存储器总线分支线的数量和物理位置、存储器分支线的数量和物理位置、在特定电路布局中的分支线的物理配置以及本领域的普通技术人员将想到的任何其它因素来选择该位置。星型布局常常导致得到在视觉上与星类似的多存储器模块电路中的元件的几何排列。然而，某些星型布局在特定位置周围具有这样的逻辑排列，其实现的元件的几何排列在视觉上不类似于星。 
图7的方法还包括基于所选择的星型布局(706)将谐振器(100)连接(704)到多个存储器模块。可以通过将谐振器(100)连接(704)到多存储器模块电路布局中至少两个存储器模块之间的位置来执行 根据图7的方法的基于所选择的星型布局(706)将谐振器连接(704)到多个存储器模块，其导致得到在该位置周围的多个电路元件的逻辑排列。谐振器(100)连接到多个存储器模块的位置可以在主板上、在多存储器模块电路中存储器总线与至少一个存储器模块之间、在存储器模块上、或者在本领域的普通技术人员将想到的任何其它位置。 
根据前面的描述可以理解，在不偏离本发明的真实精神的条件下，可以对本发明的各实施例进行修改和改变。本说明书的描述仅是用于说明的目的而不应该解释为进行限制。本发明的范围仅受后面的权利要求书的文字所限制。

Claims (16)

1.一种多存储器模块电路，包括：
存储器控制器；
多个存储器模块，其通过存储器总线连接到所述存储器控制器；以及
谐振器，其以星型布局连接到所述多个存储器模块，
其中所述谐振器与所述多个存储器模块的连接点位于所述多个存储器模块与所述存储器总线的各连接点的中间。
2.根据权利要求1所述的电路，其中所述存储器总线包括至少两个具有失配阻抗的分支线。
3.根据权利要求2所述的电路，其中所述谐振器具有与至少一个分支线相同的阻抗并且具有与至少另一个分支线失配的阻抗。
4.根据权利要求1所述的电路，其中所述谐振器是分支线。
5.根据权利要求1所述的电路，其中所述谐振器是一个或多个连接的无源元件。
6.根据权利要求1所述的电路，其中所述谐振器是存储器模块。
7.根据权利要求1所述的电路，其中所述谐振器被装配在主板上。
8.根据权利要求1所述的电路，其中所述多个存储器模块是多个双列直插式存储器模块。
9.一种用于减少多存储器模块电路中的阻抗不连续性的方法，所述方法包括：
提供通过存储器总线连接到存储器控制器的多个存储器模块；
选择星型布局；以及
基于所述选择的星型布局将谐振器连接到所述多个存储器模块，
其中所述谐振器与所述多个存储器模块的连接点位于所述多个存储器模块与所述存储器总线的各连接点的中间。
10.根据权利要求9所述的方法，其中所述存储器总线包括至少两个具有失配阻抗的分支线。
11.根据权利要求10所述的方法，其中所述谐振器具有与至少一个分支线相同的阻抗并且具有与至少另一个分支线失配的阻抗。
12.根据权利要求9所述的方法，其中所述谐振器是分支线。
13.根据权利要求9所述的方法，其中所述谐振器是一个或多个连接的无源元件。
14.根据权利要求9所述的方法，其中所述谐振器是存储器模块。
15.一种用于减少多存储器模块电路中的阻抗不连续性的方法，所述方法包括：
由谐振器在多存储器模块电路中至少两个存储器模块之间的预定位置处提供预定的减少不连续性阻抗；
其中所述多存储器模块电路的多个元件逻辑上被排列在所述预定位置周围，以及
其中所述预定位置位于所述至少两个存储器模块与存储器总线的连接点的中间。
16.根据权利要求15所述的方法，其中所述预定位置位于主板上。
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