CN209982807U - 一种优化t拓扑ddr模块信号质量的pcb结构 - Google Patents
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Abstract
本实用新型公开了一种优化T拓扑DDR模块信号质量的PCB结构，包括主干走线、分支走线以及端接走线，主干走线分别与分支走线以及端接走线连接，主干走线包括主干阻抗，分支走线包括分支阻抗，端接走线包括端接阻抗以及端接电阻R，主干阻抗的阻值与分支阻抗的阻值以及端接电阻R的阻值均相等，且端接阻抗的阻值大于主干阻抗的阻值。本实用新型通过提高端接阻抗，能够明显优化T拓扑的信号质量，使得端接走线的线宽变窄，有利于减少DDR模块的串扰和布线空间，本实用新型结构简单，成本低。
Description
技术领域
本实用新型涉及电路板技术领域，具体的说，是涉及一种优化T拓扑DDR模块信号质量的PCB结构。
背景技术
印制电路板（Printed Circuit Board，PCB板）又称印刷电路板，印刷线路板，是电子产品的物理支撑以及信号传输的重要组成部分，PCB板中的走线起到连接不同芯片引脚的作用。
在应用比较广泛的DDR（Double Data Rate）颗粒中，我们常见的是有两种不同的拓扑，菊花链拓扑和等臂分支拓扑，其中等臂分支拓扑也称为T拓扑。在常见的一拖2（一个主芯片带2个DDR颗粒）的拓扑里，我们经常使用T拓扑进行走线。
而为了提高信号质量，业界通常会使用一个电阻进行端接，T拓扑链路中包括主干走线、分支走线以及端接走线，现有技术是主干走线、分支走线以及端接走线的阻抗均按50欧姆控制，然后端接电阻R的阻值也是50欧姆，VTT为DDR供电电压的一半，例如在DDR3里，供电电压为1.5V，则VTT电压为0.75V
由于受到控制器的驱动不同，设计和加工的等因素，有时候该拓扑的信号质量裕量不足，那么如何再不增加其他器件、设计或加工成本的情况下，优化该T拓扑的信号质量成为业界急需解决的问题。
上述缺陷，值得改进。
发明内容
为了克服现有的技术的不足，本实用新型提供一种优化T拓扑DDR模块信号质量的PCB结构。
本实用新型技术方案如下所述：
一种优化T拓扑DDR模块信号质量的PCB结构，包括主干走线、分支走线以及端接走线，所述主干走线分别与所述分支走线以及所述端接走线连接，所述主干走线包括主干阻抗，所述分支走线包括分支阻抗，所述端接走线包括端接阻抗以及端接电阻R，所述主干阻抗的阻值与所述分支阻抗的阻值以及所述端接电阻R的阻值均相等，且所述端接阻抗的阻值大于所述主干阻抗的阻值。
进一步的，所述端接阻抗的阻值与所述主干阻抗的阻值的差值不小于5欧姆，且不大于15欧姆。
进一步的，所述端接阻抗的阻值比所述主干阻抗的阻值大10欧姆。
进一步的，所述主干阻抗、所述分支阻抗的阻值以及所述端接电阻R的阻值均为50欧姆，所述端接阻抗的阻值为60欧姆。
根据上述方案的本实用新型，其有益效果在于，本实用新型通过提高端接阻抗，能够明显优化T拓扑的信号质量，使得端接走线的线宽变窄，有利于减少DDR模块的串扰和布线空间，本实用新型结构简单，成本低。
附图说明
图1为本实用新型结构示意图。
图2为本实用新型仿真和测试结果比较示意图。
在图中，L1、主干阻抗；L2、分支阻抗；L3、端接阻抗。
具体实施方式
下面结合附图以及实施方式对本实用新型进行进一步的描述：
如图1-2所示，一种优化T拓扑DDR模块信号质量的PCB结构，包括主干走线、分支走线以及端接走线，主干走线分别与分支走线以及端接走线连接，主干走线包括主干阻抗L1，分支走线包括分支阻抗L2，端接走线包括端接阻抗L3以及端接电阻R，主干阻抗L1的阻值与分支阻抗L2的阻值以及端接电阻R的阻值均相等，且端接阻抗L3的阻值大于主干阻抗的阻值。
优选的，在某一具体实施例中，端接阻抗L3的阻值与主干阻抗L1的阻值的差值不小于5欧姆，且不大于15欧姆。
优选的，在某一具体实施例中，端接阻抗L3的阻值比主干阻抗L1的阻值大10欧姆。
优选的，在某一具体实施例中，主干阻抗L1、分支阻抗L2的阻值以及端接电阻R的阻值均为50欧姆，端接阻抗L3的阻值为60欧姆。
通过比较传统设计与本实用新型的仿真和测试，传统设计的端接走线的阻抗设置为50欧姆，本实用新型的端接阻抗的阻值为60欧姆的情况，其验证结果对比：本实用新型的信号质量在高低电平的阈值裕量比传统设计要大。
本实用新型能够通过缩短线宽使端接走线的阻抗提高，就能明显的优化该T拓扑的信号质量，不需要增加其他的器件和设计或加工成本，另外端接走线的线宽变细后对该DDR模块的串扰和布线空间也是有帮助的，优势是比较多的，本实用新型结构简单，成本低。
应当理解的是，对本领域普通技术人员来说，可以根据上述说明加以改进或变换，而所有这些改进和变换都应属于本实用新型所附权利要求的保护范围。
上面结合附图对本实用新型专利进行了示例性的描述，显然本实用新型专利的实现并不受上述方式的限制，只要采用了本实用新型专利的方法构思和技术方案进行的各种改进，或未经改进将本实用新型专利的构思和技术方案直接应用于其它场合的，均在本实用新型的保护范围内。
Claims (4)
1.一种优化T拓扑DDR模块信号质量的PCB结构，包括主干走线、分支走线以及端接走线，所述主干走线分别与所述分支走线以及所述端接走线连接，其特征在于，所述主干走线包括主干阻抗，所述分支走线包括分支阻抗，所述端接走线包括端接阻抗以及端接电阻R，所述主干阻抗的阻值与所述分支阻抗的阻值以及所述端接电阻R的阻值均相等，且所述端接阻抗的阻值大于所述主干阻抗的阻值。
2.根据权利要求1所述的优化T拓扑DDR模块信号质量的PCB结构，其特征在于，所述端接阻抗的阻值与所述主干阻抗的阻值的差值不小于5欧姆，且不大于15欧姆。
3.根据权利要求2所述的优化T拓扑DDR模块信号质量的PCB结构，其特征在于，所述端接阻抗的阻值比所述主干阻抗的阻值大10欧姆。
4.根据权利要求2所述的优化T拓扑DDR模块信号质量的PCB结构，其特征在于，所述主干阻抗、所述分支阻抗的阻值以及所述端接电阻R的阻值均为50欧姆，所述端接阻抗的阻值为60欧姆。
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| CN201822099531.7U CN209982807U (zh) | 2018-12-14 | 2018-12-14 | 一种优化t拓扑ddr模块信号质量的pcb结构 |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2024022221A1 (zh) * | 2022-07-29 | 2024-02-01 | 北京有竹居网络技术有限公司 | 用于ip核的拓扑结构和ip核 |
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