CN203588166U - 内存条布线装置 - Google Patents
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Abstract
本实用新型提供一种内存条布线装置。本实用新型提供的内存条布线装置，包括：内存信号线、处理器和两个内存插槽；所述处理器中设置有内存控制器，所述内存信号线的一端连接所述内存控制器的引脚，另一端连接至所述两个内存插槽中间的过孔点；所述内存信号线从所述过孔点分成两路内存信号线，分别连接至所述两个内存插槽中对应的引脚上。本实用新型解决了现有技术的内存条布线方式造成内存信号在内存插槽附近阻抗下降严重，导致内存信号产生较大的反射的问题，提高了处理器的系统性能。
Description
技术领域
本实用新型涉及计算机技术，尤其涉及一种内存条布线装置。
背景技术
采用无内部互锁流水级微处理器（Microprocessor without InterlockedPiped Stages，简称：MIPS）构架的高性能精简指令集计算机（ReducedInstruction Set Computer，简称：RISC）处理器，例如通常的龙芯处理器，主要应用于桌面及高性能服务器领域中。
目前，为了实现系统内存可以扩展的目的，采用MIPS构架的高性能RISC处理器中的内存控制器通常可以连接两个内存插槽；如图1所示，为现有技术所提供的一种处理器中内存条布线装置的结构示意图，内存信号线的走线方式具体为，该内存信号线从内存控制器的引脚连接出来，连接到第一内存插槽的引脚上，进而经过该第一内存插槽的过孔点连接至第二内存插槽的引脚上。
但是，现有技术中高性能RISC处理器中的内存条布线方式，连接第二内存插槽的内存信号经由第一内存插槽中的过孔点，内存信号在内存插槽附近阻抗下降严重，导致内存信号产生较大的反射，降低了处理器的系统性能。
实用新型内容
本实用新型提供一种内存条布线装置，以解决现有技术中内存条布线方式造成内存信号在内存插槽附近阻抗下降严重，导致内存信号产生较大的反射的问题。
本实用新型提供一种内存条布线装置，包括：
内存信号线、处理器和两个内存插槽；
所述处理器中设置有内存控制器，所述内存信号线的一端连接所述内存控制器的引脚，另一端连接至所述两个内存插槽中间的过孔点；
所述内存信号线从所述过孔点分成两路内存信号线，分别连接至所述两个内存插槽中对应的引脚上。
如上所述的装置，其中，所述内存信号线为所述两个内存插槽共用的信号线。
如上所述的装置，其中，所述共用的信号线的类型包括数据信号线和地址信号线。
如上所述的装置，其中，所述处理器中设置的内存控制器至少有两个，每个内存控制器分别与两个内存插槽连接；
所述每个内存控制器的信号线的一端连接所述每个内存控制器的引脚，另一端具体连接至与所述每个内存控制器对应的两个内存插槽中间的过孔点；
所述每个内存控制器的信号线从所述过孔点分成两路信号线，分别连接至与所述每个内存控制器对应的两个内存插槽中对应的引脚上。
如上所述的装置，其中，所述至少两个内存控制器分别连接的所述两个内存插槽对称的设置在所述处理器的两边。
如上所述的装置，其中，本实用新型所提供的内存条布线装置，通过将内存信号线的一端连接到内存控制器的引脚，另一端连接至两个内存插槽中间的过孔点，从而在该过孔点将该内存信号线分成两路信号线分别连接至两个内存插槽中对应的引脚上，使得内存条插入该两个内存插槽中时，本实施例中内存信号线的连接方式有效的降低了内存条插针中的寄生电容，解决现有技术中内存条布线方式造成内存信号在内存插槽附近阻抗下降严重，导致内存信号产生较大的反射的问题，提高了处理器的系统性能。
附图说明
为了更清楚地说明本实用新型实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本实用新型的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1为现有技术中所提供的一种处理器中内存条布线装置的结构示意图；
图2为本实用新型实施例一所提供的一种内存条布线装置的结构示意图；
图3为本实用新型实施例二所提供的一种内存条布线装置的结构示意图。
具体实施方式
为使本实用新型实施例的目的、技术方案和优点更加清楚，下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本实用新型一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。
实施例一
图2为本实用新型实施例一所提供的一种内存条布线装置的结构示意图。如图2所示，本实施例提供的内存条布线装置10可以包括：内存信号线111、处理器100以及两个内存插槽210和220；该处理器100中设置有内存控制器110，该内存信号线111的一端连接该内存控制器110的引脚，另一端连接至该两个内存插槽210和220中间的过孔点200a；该内存信号线111从该过孔点200a分成两路内存信号线，分别连接至该两个内存插槽210和220对应的引脚上。
本实施例提供的内存条布线装置10，处理器100中内存控制器110的数量和该内存控制器110连接的内存插槽的数量与现有技术均相同，通常地，处理器100和内存插槽均设置在印制电路板（Printed Circuit Board，简称：PCB）上，不同的是内存信号线111的走线方式，具体地，在本实施例中，内存信号线111从内存控制器110的引脚接出，连接至两个内存插槽210和220中间的过孔点200a，该过孔点200a没有与任何一个内存插槽直接连接，也设置在该PCB上，具体位于两个内存插槽210和220在该PCB之间的位置，该内存信号线111在该过孔点200a处分成两路内存信号线，分出的两路内存信号线分别连接至该两个内存插槽210和220对应的引脚上，内存信号线111在过孔点200a分出的两路内存信号线都对应内存控制器110的一个引脚，实际上，该两路内存信号线为从内存控制器110中连接出来的同一根内存信号线111，只是分别连接在两个内存插槽210和220对应的引脚上，即两个内存插槽210和220共用了一根信号线111；通常地，内存控制器与内存插槽的连接为点对点的连接方式，具体为内存控制器的引脚通过内存信号线连接至内存插槽对应的引脚上，内存条在插入内存插槽中时内存条上的插针存在寄生电容，现有技术中内存信号线的走线方式，由于内存信号线为串接，内存条插针产生的寄生电容则为并联，使得寄生电容增加，造成内存信号在内存插槽附近阻抗下降严重，以至于内存信号产生较大的反射，影响到内存工作的稳定性和内存运行频率；本实施例中内存信号线111的走线采用并接方式，降低内存条插针产生的寄生电容，进而有效的降低了对内存信号的影响。
需要说明的是，采用本实施例所述走线方式的内存信号线111为该两个内存插槽210和220共用的信号线，该共用的信号线的类型例如可以为数据信号线和地址信号线；插入内存插槽中的内存条例如可以为双列直插式存储模块（Dual Inline Memory Modules，简称为：DIMM）或小型双列直插式内存模块（Small Outline DIMM Module，简称为：SODIMM）。
本实施例所提供的内存条布线装置，通过将内存信号线的一端连接到内存控制器的引脚，另一端连接至两个内存插槽中间的过孔点，从而在该过孔点将该内存信号线分成两路信号线分别连接至两个内存插槽中对应的引脚上，使得内存条插入该两个内存插槽中时，本实施例中内存信号线的连接方式有效的降低了内存条插针中的寄生电容，解决现有技术中内存条布线方式造成内存信号在内存插槽附近阻抗下降严重，导致内存信号产生较大的反射的问题，提高了处理器的系统性能。
实施例二
图3为本实用新型实施例二所提供的一种内存条布线装置的结构示意图。如图3所示，本实施例提供的内存条布线装置10在上述图2所示装置的基础上，处理器100中设置的内存控制器至少有两个，每个内存控制器分别与两个内存插槽连接；本实施例以该内存条布线装置10具有两个内存控制器为例进行说明，具体地，该两个内存控制器分别为110和120，与内存控制器110连接的两个内存插槽为210和220，与内存控制器120连接的两个内存插槽为230和240。
在本实施例中，每个内存控制器110或120的信号线111的一端连接该每个内存控制器110或120的引脚，另一端具体连接至与该每个内存控制器110或120对应的两个内存插槽中间的过孔点200a或200b；并且该每个内存控制器110或120的信号线111从过孔点200a或200b分成两路信号线，分别连接至与该每个内存控制器110或120对应的两个内存插槽中对应的引脚上；具体地，从内存控制器110连接出来信号线111的另一端连接到内存插槽210和220中间的过孔点200a，从内存控制器120连接出来的信号线111的另一端连接到内存插槽230和240中间的过孔点200b，从过孔点200a分出的两路信号线分别连接至与内存控制器110对应的两个内存插槽210和220中对应的引脚上，从过孔点200b分出的两路信号线分别连接至与内存控制器120对应的两个内存插槽230和240中对应的引脚上。
本实施例在具体实现时，该两个内存控制器110和120分别连接的两个内存插槽对称的设置在该处理器100的两边，如图2所示，内存插槽210和220设置在该处理器100的右边，内存插槽230和240设置在该处理器100的左边，形成对称的布局结构。
需要说明的是，本实用新型不限制于内存插槽的具体位置，多组内存插槽也可以设置在处理器的一侧，只要是采用本实用新型实施例中内存控制器与对应的两个内存插槽之间的内存信号线的走线方式，均属于本实用新型的保护范围。
本实施例所提供的内存条布线装置，在处理器中设置有至少两个内存控制器，每个内存控制器可以连接两个内存插槽，并且内存控制器和与其对应的两个内存插槽的连接方式与上述实施例相同，本实施例中采用的内存条连接方式提高了内存频率和稳定性，同时可以增加系统的平均无故障运行时间，进一步提高了处理器的系统性能。
最后应说明的是：以上各实施例仅用以说明本实用新型的技术方案，而非对其限制；尽管参照前述各实施例对本实用新型进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本实用新型各实施例技术方案的范围。
Claims (5)
1.一种内存条布线装置，其特征在于，包括：内存信号线、处理器和两个内存插槽；
所述处理器中设置有内存控制器，所述内存信号线的一端连接所述内存控制器的引脚，另一端连接至所述两个内存插槽中间的过孔点；
所述内存信号线从所述过孔点分成两路内存信号线，分别连接至所述两个内存插槽中对应的引脚上。
2.根据权利要求1所述的装置，其特征在于，所述内存信号线为所述两个内存插槽共用的信号线。
3.根据权利要求2所述的装置，其特征在于，所述共用的信号线的类型包括数据信号线或者地址信号线。
4.根据权利要求1～3中任一所述的装置，其特征在于，所述处理器中设置的内存控制器至少有两个，每个内存控制器分别与两个内存插槽连接；
所述每个内存控制器的信号线的一端连接所述每个内存控制器的引脚，另一端具体连接至与所述每个内存控制器对应的两个内存插槽中间的过孔点；
所述每个内存控制器的信号线从所述过孔点分成两路信号线，分别连接至与所述每个内存控制器对应的两个内存插槽中对应的引脚上。
5.根据权利要求4所述的装置，其特征在于，所述至少两个内存控制器分别连接的所述两个内存插槽对称的设置在所述处理器的两边。
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| CN201320756321.5U CN203588166U (zh) | 2013-11-26 | 2013-11-26 | 内存条布线装置 |
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Publications (1)
| Publication Number | Publication Date |
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106776420A (zh) * | 2016-11-11 | 2017-05-31 | 郑州云海信息技术有限公司 | 一种提升ddr信号传输质量的主板结构 |
| CN113783804A (zh) * | 2021-08-27 | 2021-12-10 | 北京航天晨信科技有限责任公司 | 一种基于双盲孔vpx背板的以太网冗余备份方法 |
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- 2013-11-26 CN CN201320756321.5U patent/CN203588166U/zh not_active Expired - Lifetime
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| CN113783804A (zh) * | 2021-08-27 | 2021-12-10 | 北京航天晨信科技有限责任公司 | 一种基于双盲孔vpx背板的以太网冗余备份方法 |
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