JP3807827B2 - 選択回路 - Google Patents
選択回路 Download PDFInfo
- Publication number
- JP3807827B2 JP3807827B2 JP23114597A JP23114597A JP3807827B2 JP 3807827 B2 JP3807827 B2 JP 3807827B2 JP 23114597 A JP23114597 A JP 23114597A JP 23114597 A JP23114597 A JP 23114597A JP 3807827 B2 JP3807827 B2 JP 3807827B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- selection
- wiring
- circuit
- chip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Small-Scale Networks (AREA)
- Dc Digital Transmission (AREA)
Description
【0001】
【発明の属する技術分野】
この発明は、電子回路により構成されるシステムのうち、特定部分の回路を選択するための選択回路に関するものである。
【0002】
【従来の技術】
電子回路により構成されるシステムにおいて、ある特定デバイス(たとえばCPU等のバスマスタ回路)が、選択回路によって複数のデバイス(たとえば、メモリなどのスレーブ回路)のうち1つを選択し、データバスを使ってデータを入出力する場合がある。
【0003】
図6は、従来の選択回路を用いたことによるマスタ回路(CPU等)とスレーブ回路(ダイナミック型半導体記憶装置(以下DRAMと呼ぶ)やスタティック型半導体記憶装置(以下SRAMと呼ぶ)等)により構成されるシステムを示す概略ブロック図である。
【0004】
図6を参照して、バスマスタのチップであるチップ0は、CPUが搭載されるチップであって、選択信号線CMにスレーブ回路のうちのチップ1〜3のいずれを選択するかの信号を出力し、データバスBUSを介して、チップ1〜3とデータの授受を行なう。
【0005】
ここで、チップ1〜3はDRAM、SRAM等のスレーブチップであって、それぞれに対応するチップイネーブル信号入力端子CE1〜CE3に、活性レベル(“H”レベル)の信号が入力された場合、それぞれのデータ入出力端子DQc1〜DQc3から、データバスBUSにデータを出力したり、あるいはデータバスBUSからデータを入力したりする。
【0006】
選択信号発生回路S1は、マスタ回路のチップ0から選択信号線CMを通して送られてくる信号に応じて、スレーブチップのチップ1〜チップ3に与えられるチップセレクト信号CS1〜CS3のうちの1つを活性状態(“H”レベル)にする。
【0007】
図6に示したような構成において、マスタチップのチップ0がスレーブチップのチップ3からデータを受取る場合を例に取って動作を説明する。
【0008】
図7は、このような場合の動作を説明するためのタイミングチャートである。
バスマスタのチップ0は、選択信号発生回路S1に、チップセレクト信号CS3を活性状態(“H”レベル)にするように指示する信号を送る。
【0009】
選択信号発生回路S1は、時刻t0において、バスマスタのチップ0からの信号により、信号CS3を活性状態(“H”レベル)にする。
【0010】
信号配線の遅延により、スレーブチップのチップ3のチップイネーブル信号入力端子CE3の電位レベル(信号配線のノードP3の電位レベル)は、時刻t0から時間3×τ0後に活性状態(“H”レベル)になる。スレーブチップのチップ3は、チップイネーブル信号入力端子CE3の電位レベルが活性状態となってから、一定時間後(以下、簡単のため時間τ0とする)の時刻t2において、データをデータ入出力端子DQc3に出力する。
【0011】
以下では、スレーブチップのチップ1〜3はサイクル時間τ0で、9個のデータを連続して出力するものとする。
【0012】
バスマスタのチップ0は、データバスBUSを通じて、時刻t2から時間3τ0後の時刻t3において、データバスのチップ0に接続するノードDQ0の電位変化として、スレーブチップのチップ3が出力したデータを受取る。
【0013】
【発明が解決しようとする課題】
次に、時刻t3において、バスマスタチップ0がスレーブチップのチップ3からデータを受取り始めた後、引続いてスレーブチップのチップ1からデータを受取る場合を考える。
【0014】
バスマスタのチップ0は、選択信号発生回路S1に、信号CS3を活性状態(“H”レベル)とする指示を出してから時間9×τ0後に、信号CS3を不活性状態(“L”レベル)とすることを指示する信号CMを出力する。
【0015】
同時に、バスマスタのチップ0は、信号CS1を活性状態(“H”レベル)とするように指示する信号CMを選択信号発生回路S1に送る。
【0016】
選択信号発生回路S1は、バスマスタのチップ0からの信号により、信号CS3を時刻t0から時刻t4までの時間9×τ0の期間活性状態(“H”レベル)とし、続いて、信号CS1を時刻t4から時刻t8までの時間9×τ0の間活性状態(“H”レベル)にする。
【0017】
配線遅延のために、スレーブチップのチップ3のチップイネーブル信号入力端子CE3の電位レベル(ノードP3の電位レベル)は、時刻t4から時間3×τ0後の時刻t7において不活性状態(“L”レベル)となる。一方、スレーブチップのチップ1のチップイネーブル信号入力端子CE1の電位レベル(ノードP1の電位レベル)は、時刻t4から時間τ0後の時刻t5において、活性状態(“H”レベル)となる。
【0018】
さらに、チップ1は、時刻t5から一定時間(τ0)後の時刻t6において、データをデータ入出力端子DQc1に出力する。
【0019】
上述したとおり、バスマスタのチップ0は、データバスBUSを通じて、チップ3がデータを出力し始めてから時間3×τ0後に、チップ3の出力したデータを受取る。また、バスマスタのチップ0は、スレーブチップのチップ1がデータを出力し始めた後、時間τ0後にそのデータを受取る。
【0020】
ところが、スレーブチップのチップ1は、バスマスタチップ0に近いため、スレーブチップのチップ1からのデータは、より速くバスマスタのチップ0に到達することになる。そのため、バスマスタのチップ0が、スレーブチップのチップ3の出力したデータを受取っている途中に、スレーブチップのチップ1からのデータがバスマスタに到達し、データが衝突してしまうという問題がある。
【0021】
上記のようなデータの衝突を避けるための方法として、特開平5−250280号公報中には、スレーブチップからのデータの出力を、バスマスタから最遠端のチップで折返したスタート信号で開始する構成が開示されている。
【0022】
しかしながら、この方法では、1個のスタート信号を各スレーブチップに入力し、各スレーブチップはそれぞれ個別の遅延時間の後、データを出力する構成となっている。このため、1回のスタート信号によって、すべてのスレーブチップのデータを読出す(あるいは書込む)こととなり、1個のスレーブチップのみを選択してデータを読出す(あるいは書込む)ことはできないという問題がある。
【0023】
この発明は、上記のような問題点を解決するためになされたものであって、その目的は、マスタ回路が、複数のスレーブ回路との間でデータをやり取りするシステムにおいて、任意の1つのスレーブ回路を選択する動作を順次に行なった場合でも、スレーブ回路から出力されるデータの衝突を回避することが可能な選択回路を提供することである。
【0024】
この発明の他の目的は、マスタ回路が複数のスレーブ回路との間でデータのやり取りをする場合においても、スレーブ回路を選択するためのバス本数を増加させることなく、より簡易な構成でスレーブ回路の選択動作を実現することが可能な選択回路を提供することである。
【0025】
【課題を解決するための手段】
請求項1記載の選択回路は、マスタ回路からの制御信号に応じて、2つのパルス信号を含む選択信号を出力する選択信号発生手段と、第1配線部分と第2配線部分とに分割され、第1配線部分と第2配線部分の境界部で折り畳まれた信号配線と、信号配線により伝達される信号に応じて選択される複数のスレーブ回路にそれぞれ対応して設けられ、信号配線の対応する位置にそれぞれ配置される選択手段とを備え、選択信号発生手段は、特定の選択手段に対応するスレーブ回路を選択する場合、パルス信号が特定の選択手段から第1配線部分を通過して境界部を経由し、再び第2配線部分を通過して特定の選択手段に到達するまでの伝搬遅延時間分の間隔を有するように、2つのパルス信号を信号配線の一端に出力し、選択手段は、第1配線部分からのパルス信号と第2配線部分からのパルス信号が、ともに活性状態であることに応じて対応するスレーブ回路を選択する。
【0026】
請求項2記載の選択回路は、マスタ回路からの制御信号に応じて、2つのパルス信号を含む選択信号を出力する選択信号発生手段と、L=2×n×UL(n:自然数、UL:所定の単位長さ)の長さを有する信号配線とを備え、信号配線は、一端から長さn×ULを有する第1配線部分と、第1配線部分に対して折り畳まれた長さn×ULを有する第2配線部分とを含み、信号配線により伝達される信号に応じて選択されるm個(m:自然数、m<n)のスレーブ回路にそれぞれ対応して設けられる選択手段とをさらに備え、選択手段のうちi番目(i:自然数)の選択手段は、信号配線の折り畳まれた位置から信号配線に沿って、各選択手段ごとに割当てられた対応する距離j×UL(j:自然数)の位置に配置され、選択信号発生手段は、ULの長さをパルス信号が伝達する所要時間をτとするとき、i番目の選択手段に対応するスレーブ回路を選択する場合、2つのパルス信号を時間間隔2×j×τで信号配線の一端に出力し、選択手段は、第1配線部分からのパルス信号と第2配線部分からのパルス信号が、ともに活性状態であることに応じて対応するスレーブ回路を選択する。
【0027】
請求項3記載の選択回路は、請求項2記載の選択回路の構成に加えて、信号配線の他端に接続し、受けたパルス信号を反射しない無反射手段をさらに備える。
【0028】
請求項4記載の選択回路は、請求項3記載の選択回路の構成において、選択手段は、一方の入力に第1配線部分からの信号を受け、他方の入力に第2配線部分からの信号を受けるANDゲートである。
【0029】
請求項5記載の選択回路は、請求項3記載の選択回路の構成において、選択手段は、第1配線部分からの信号に応じて、第2配線部分からの信号を受けるDフリップフロップである。
【0030】
請求項6記載の選択回路は、マスタ回路からの制御信号に応じて、2つのパルス信号を含む選択信号を出力する選択信号発生手段と、中央部において第1配線部分と第2配線部分とに折り畳まれた信号配線と、信号配線により伝達される信号に応じて選択される複数のスレーブ回路にそれぞれ対応して設けられる複数の選択手段とをさらに備え、複数の選択手段は、信号配線の折り畳まれた位置から信号配線に沿って所定の距離Lpの位置から順次等間隔DLで配置され、選択信号発生手段は、選択手段のうち信号配線の折り畳まれた位置からj番目の位置に配置されたスレーブ回路を選択する場合、Lpの長さをパルス信号が伝達する所要時間をτ1、DLの長さをパルス信号が伝達する所要時間をτ2とするとき、2つのパルス信号を時間間隔2×{τ1+τ2×(j−1)}で信号配線の一端に出力し、選択手段は、第1配線部分からのパルス信号と第2配線部分からのパルス信号が、ともに活性状態であることに応じて対応するスレーブ回路を選択する。
【0031】
請求項7記載の選択回路は、請求項6記載の選択回路の構成に加えて、信号配線の他端に接続し、受けたパルス信号を反射しない無反射手段をさらに備える。
【0032】
請求項8記載の選択回路は、請求項7記載の選択回路の構成において、選択手段は、一方の入力に第1配線部分からの信号を受け、他方の入力に第2配線部分からの信号を受けるANDゲートである。
【0033】
請求項9記載の選択回路は、請求項7記載の選択回路の構成において、選択手段は、第1配線部分からの信号に応じて、第2配線部分からの信号を受けるDフリップフロップである。
【0034】
【発明の実施の形態】
[実施の形態1]
図1は、本発明の実施の形態1の選択回路1000の構成を示す概略ブロック図である。
【0035】
以下では、説明の簡単のために、1つのマスタ回路が、3つのスレーブ回路(チップ1〜チップ3)との間でデータのやり取りを行なう場合の構成について説明することにする。
【0036】
選択回路1000は、バスマスタのチップ0から選択信号線CMを通して送られてくる、スレーブチップのチップ1〜チップ3のいずれを選択するかを示す信号に応じて、時間9×τ0内に、選択するスレーブチップに応じて、それぞれ、6×τ0、4×τ0および2×τ0の間隔で、時間τ0幅の2つのパルス(“H”レベルのパルス)を選択信号線CELに出力する選択信号発生回路S2を含む。
【0037】
選択回路1000は、さらに、選択信号発生回路S2から、各スレーブチップに対して延在した後、折返されて、再び選択信号発生回路S2側まで延在する選択信号線CELと、各スレーブチップに対応して設けられるD−フリップフロップ回路D−FF1〜D−FF3と、信号線CELの選択信号発生回路S2と接続する側とは反対の終端に接続される抵抗体Rtを含む。ここで、抵抗体Rtの抵抗値は、選択信号線CELの特性インピーダンスと一致しているものとする。
【0038】
このような構成とすることで、選択信号発生回路S2から出力されたパルス信号は、他端の抵抗体Rtの部分で完全に吸収され、選択信号線CELの他端でのパルス信号の反射は発生しない。
【0039】
D−フリップフロップ回路D−FF1のトリガ端子は、バスマスタのチップ0(または選択信号発生回路S2)からの信号の伝播遅延がτ0になる部分で、選択信号線CELに接続する。同様に、D−フリップフロップ回路D−FF2のトリガ端子は、伝達遅延が2×τ0、D−フリップフロップ回路D−FF3のトリガ端子は、伝達遅延が3×τ0になるところに接続しているものとする。
【0040】
D−フリップフロップ回路D−FF1のデータ端子Dは、バスマスタのチップ0(または選択信号発生回路S2)からの信号の伝播遅延が7×τ0になる部分で選択信号線CELに接続する。同様にして、D−フリップフロップ回路D−FF2のデータ端子は、伝播遅延が6×τ0、D−フリップフロップ回路D−FF3のデータ端子は、伝播遅延が5×τ0になるところに接続するものとする。
【0041】
D−フリップフロップ回路D−FF1〜FF3の出力端子Qは、それぞれ対応するスレーブチップのチップ1〜チップ3のチップイネーブル端子CE1〜CE3に接続する。
【0042】
図2は、図1に示した選択信号発生回路S2の構成を示す概略ブロック図である。
【0043】
以下では、バスマスタのチップ0から出力される信号CMは、選択信号発生回路S2を活性化するための信号CMAと、いずれのスレーブチップを選択するかを指定するアドレス信号CM0〜CM1とを含むものとする。
【0044】
選択信号発生回路S2は、信号CMAにより活性化され、時間τ0のパルス信号を発生するワンショットパルス発生回路100と、ワンショット発生回路100の出力を受けて、時間2×τ0だけ遅延して出力する遅延回路102と、遅延回路102の出力を受けて、さらに時間2×τ0だけ遅延して出力する遅延回路104と、遅延回路104の出力を受けて、さらに時間2×τ0だけ遅延して出力する遅延回路106と、ワンショットパルス発生回路100の出力、遅延回路102の出力、遅延回路104の出力および遅延回路106の出力を受けて、第1および第2のパルス信号を選択信号線CELに出力する選択パルス発生回路110と、信号CM0およびCM1を受けて、選択パルス発生回路110に対して、デコードした信号を出力するデコーダ108とを含む。
【0045】
選択パルス発生回路110は、さらに、ワンショットパルス発生回路100の出力を一方の入力に、他方に“H”レベルの信号(電源電位Vccの電位レベル)を受け、出力ノードが配線CELと接続するNAND回路112と、遅延回路102の出力を一方の入力ノードに受け、デコーダ108からのデコード信号を他方の入力に受け、出力ノードが信号配線CELと接続するNAND回路114と、遅延回路104の出力を一方の入力に受け、デコーダ108からのデコード信号を他方の入力に受けて、出力ノードが信号配線CELと接続するNAND回路116と、遅延回路106からの出力を一方の入力に受け、デコーダ108からのデコード信号を他方の入力ノードに受けて、出力ノードが信号配線CELと接続するNAND回路118とを含む。
【0046】
したがって、選択信号発生回路S2は、バスマスタのチップ0から出力される信号CMAに応じて、ワンショットパルス発生回路100から出力されるパルス信号を、NAND回路112を介して、信号配線CELに出力した後、デコーダ108に与えられるアドレス信号CM0,CM1に応じて、遅延回路102から出力される時間2×τ0だけ遅延したパルス信号か、遅延回路104から出力される時間4×τ0だけ遅延したパルス信号か、遅延回路106から出力される時間6×τ0だけ遅延したパルス信号かのいずれかを選択信号配線CELに対して出力することになる。
【0047】
図3は、図1に示した選択回路1000の動作を説明するためのタイミングチャートである。
【0048】
バスマスタのチップ0が、スレーブチップのチップ2を選択し、データを受取る場合、選択信号発生回路S2は、時刻t0においてパルス信号を出力した後、時間4×τ0の間隔をおいて、幅τ0の第2のパルス信号を選択信号線CELに対して出力する。このとき、スレーブチップのチップ2に対応して設けられているD−フリップフロップ回路D−FF2のトリガ端子には、第1のパルスが、時刻t0から時間2×τ0後の時刻t2に、第2のパルスが、時刻t0から時間6×τ0後の時刻t6に到達する。
【0049】
D−フリップフロップ回路D−FF2のデータ端子には、時刻t0から時間6×τ0後の時刻t6に第1のパルスが到達し、時刻t0から時間8×τ0後の時刻t8に第2のパルスが到達する。
【0050】
D−フリップフロップ回路D−FF2の出力端子の電位レベルは、時刻t2において、トリガ端子に第1のパルスが到達したときには、データ端子の電位レベルが“L”レベルであるため、“L”レベルのままに保持される。
【0051】
このため、スレーブチップのチップ2のチップイネーブル信号入力端子の電位レベルが“L”レベルに保たれるため、この時点では、チップ2は選択されない。
【0052】
時刻t0から時間6τ0後の時刻t6において、D−フリップフロップ回路D−FF2のトリガ端子に第2のパルスが到達したとき、第1のパルス信号が、D−フリップフロップ回路D−FF2のデータ端子に到達している。このため、この時刻において、トリガ端子およびデータ端子がともに“H”レベルとなっていることになり、D−フリップフロップ回路D−FF2の出力端子Qの電位レベルは“H”レベルとなる。これにより、スレーブチップのチップ2のチップイネーブル信号入力端子の電位レベルが“H”レベルに駆動され、チップ2が選択される。
【0053】
チップ2はチップイネーブル信号入力端子が“H”レベルとなったことで、時刻t6から時間τ0後の時刻t7において、データを出力し始め、以後時間9×τ0の間データの出力を継続する。
【0054】
時刻t0から時刻t7までの期間において、スレーブチップのチップ1およびチップ3に対応して設けられたD−フリップフロップ回路D−FF1およびD−FF2のデータ端子およびトリガ端子にもそれぞれパルス信号が入力する。しかしながら、第1および第2のパルス信号の間隔がそれぞれ6×τ0および2×τ0でないと、D−フリップフロップ回路D−FF1またはD−FF2のデータ端子とトリガ端子との電位レベルが、同時に“H”レベルとなることがない。このため、チップ2を選択する場合、すなわち2つのパルス信号の間隔が4×τ0の場合は、チップ1またはチップ3は選択されない。
【0055】
スレーブチップのチップ2から出力されたデータが最初に、バスマスタのチップ0に到達するまでの時間Tdは、チップ0がチップ2の選択動作を開始した時刻t0を基準とすると、以下のとおりである。
【0056】
Td=T1(始めのパルスがD−フリップフロップ回路D−FF2のデータ端子に到達するまでの時間)+T2(チップ2が選択されてからデータが出力されるまでの時間)+T3(データがチップ0に到達するまでの時間)
=6τ0+τ0+2τ0
=9τ0
同様のことを、チップ1が選択される場合、すなわち、選択パルス発生回路S2から時間間隔6τ0で2つのパルスが出力される場合、以下のようになる。
【0057】
また、チップ3が選択される場合、すなわち、選択パルス発生回路S2から時間間隔2τ0の2つのパルスが出力される場合は、以下のとおりである。
【0058】
すなわち、チップ0,チップ1,チップ2のいずれの場合にも、時間Tdは常に一定となる。
【0059】
したがって、図3に示したとおり、チップセレクト信号発生回路S2が、時刻t0においてチップ2を選択する信号を出力した後、時間9τ0の時刻t8において、チップ3も選択する信号を出力し、さらに時刻t8から時間9τ0後の時刻t13において、チップ1を選択する信号を出力した場合でも、チップ1〜チップ3の出力がデータバスBUS上で衝突することがない。
【0060】
つまりバスマスタのチップ0と、スレーブチップのチップ1〜チップ3の間で、正確かつ高速のデータのやり取りを行なうことができる。
【0061】
しかも、選択パルス発生回路S2が、選択信号線CELに与える2つのパルス信号のパルス間隔に応じて、複数のスレーブチップのチップ1〜チップ3のうち1つのスレーブチップを選択してデータを出力させることが可能である。
【0062】
以上の説明においては、説明を簡単にするために、選択信号発生回路S2から、スレーブチップのチップ1までのパルス信号の遅延時間がτ0であるものとして説明を行なった。
【0063】
しかしながら、上述の説明からわかるように、本発明は、このような場合に限定されるものではない。
【0064】
さらに、以上の説明では、各スレーブチップは、等間隔で配置されるものとしたが、本発明は、このような場合に限定されるものでもない。
【0065】
その理由は、たとえば、スレーブチップのチップ1を選択するための2つのパルス信号の間隔は、ノードP10から選択信号線CELが折返されている地点までの伝播遅延時間により決定されるからである。
【0066】
また、各スレーブチップに対して、その対応するチップセレクト信号を出力するD−フリップフロップ回路D−FF1〜D−FF3を用いる場合は、図1に示したとおり、選択信号線CELの折返し点から、最も近いスレーブチップ、図1の場合はスレーブチップのチップ3までの伝播遅延時間を他のスレーブチップ間の伝播遅延時間よりも時間αだけ短くなるように設定することがより好ましい。
【0067】
図4は、この時間αが0の場合と、αがパルス幅のτ0の半分である場合とについて、スレーブチップのチップ1に対応して設けられたD−フリップフロップ回路D−FF1のデータ端子とトリガ端子に入力する信号のタイミングをより詳しく示すタイミングチャートである。
【0068】
図3において説明したとおり、時間α=0の場合、スレーブチップのチップ1を選択するパルス信号が、選択信号発生回路S2から出力された場合、ノードP10の電位レベルと、ノードP1iの電位レベルとは同時に“H”レベルに立上がる。
【0069】
このノードP10の信号レベルの立上がりのエッジに応答して、ノードP1iの電位レベルがデータ端子から取込まれ、D−フリップフロップ回路D−FF1からチップイネーブル信号入力端子C1に対して活性な信号が出力される。
【0070】
ここで、α=τ0/2である場合は、ノードP10の信号レベルの立上がりのエッジにおいて、ノードP1iの電位レベルは、既に時間αだけ早い時点で“H”レベルに立上がっている。
【0071】
したがって、上述のとおり、時間αが0ではなく、たとえば、α=τ0/2に設定されている場合は、D−フリップフロップ回路D−FF1からのデータ出力がより安定に行なわれることになる。
【0072】
ここで、時間αの値としては、0よりも大きく、パルス信号のパルス幅のτ0よりも小さな値であれば任意の値を用いることが可能である。
【0073】
ただし、上述の議論から明らかなように、D−フリップフロップ回路D−FF1の動作マージンが最も大きくなるのは、時間αがパルス幅τ0の半分であるときである。
【0074】
[実施の形態2]
図5は、本発明の実施の形態2の選択回路2000の構成を示す概略ブロック図である。
【0075】
選択回路2000の構成が、実施の形態1の選択回路1000の構成と異なる点は、スレーブチップのチップ1〜チップ3に対してそれぞれ設けられているD−フリップフロップ回路D−FF1〜D−FF3が、それぞれAND回路G1〜G3となっている点である。
【0076】
その他の点は、図1に示した実施の形態1の選択回路1000の構成と同様であるので、同一部分には同一符号を付してその説明は繰返さない。
【0077】
すなわち、図5に示した実施の形態2の選択回路では、たとえば、スレーブチップのチップ1に対応する選択信号線CELのノードP10とノードP1iの電位レベルがともに“H”レベルとなる時間間隔で、選択信号発生回路S2から2つのパルスが出力されたときに、対応するチップ1のチップイネーブル信号入力端子CE1の電位レベルが“H”レベルとなる。
【0078】
他のスレーブチップのチップ2およびチップ3についても同様である。
このような構成とすることで、より簡易な構成で、バスマスタのチップ0と、スレーブチップのチップ1〜チップ3の間で正確かつ高速にデータのやり取りを行なうことができる。しかも、選択信号線CELに与えるパルス信号のパルス間隔に応じて、複数のスレーブチップのチップ1〜チップ3のうちの1つを選択することが可能である。
【0079】
なお、以上の実施の形態1および実施の形態2の説明では、選択回路1000または2000は、CPUとメモリのようにバスマスタのチップと、スレーブチップとから構成される場合を例として説明したが、本発明はこのような場合に限定されることなく、たとえば、メモリデバイス内においてメモリセルの行または列の選択や、メモリセルブロックの選択などに適用することも可能である。
【0080】
【発明の効果】
請求項1記載の選択回路は、折り畳まれた1本の信号配線を用いて、マスタ回路から複数のスレーブ回路を任意に選択することが可能である。
【0081】
しかも、マスタ回路が選択信号を、選択信号発生手段に出力させてから、マスタ回路がスレーブ回路が出力したデータを受けるまでの時間は、スレーブ回路の位置にかかわらず一定であるので、複数のスレーブ回路から出力されるデータ信号に衝突が生じることがない。
【0082】
請求項2記載の選択回路は、折り畳まれた1本の信号配線を用いて、マスタ回路から複数のスレーブ回路を任意に選択することが可能である。
【0083】
しかも、マスタ回路が選択信号を、選択信号発生手段に出力させてから、マスタ回路がスレーブ回路が出力したデータを受けるまでの時間は、スレーブ回路の位置にかかわらず一定であるので、複数のスレーブ回路から出力されるデータ信号に衝突が生じることがない。
【0084】
請求項3記載の選択回路においては、信号配線の他端に無反射手段が接続されているので、信号配線の他端からパルス信号が反射されず、選択しようとするスレーブ回路を確実に選択することが可能である。
【0085】
請求項4記載の選択回路においては、信号配線に与えられる2つのパルス信号が、選択しようとするスレーブ回路の位置において、出会う時点でANDゲートから活性状態の信号が出力され、対応するスレーブ回路が選択される。
【0086】
請求項5記載の選択回路においては、信号配線に与えられる2つのパルス信号が、選択しようとするスレーブ回路の位置において、出会う時点でDフリップフロップから活性状態の信号が出力され、対応するスレーブ回路が選択される。
【0087】
請求項6記載の選択回路は、折り畳まれた1本の信号配線を用いて、マスタ回路から複数のスレーブ回路を任意に選択することが可能である。
【0088】
しかも、マスタ回路が選択信号を、選択信号発生手段に出力させてから、マスタ回路がスレーブ回路が出力したデータを受けるまでの時間は、スレーブ回路の位置にかかわらず一定であるので、複数のスレーブ回路から出力されるデータ信号に衝突が生じることがない。
【0089】
請求項7記載の選択回路においては、信号配線の他端に無反射手段が接続されているので、信号配線の他端からパルス信号が反射されず、選択しようとするスレーブ回路を確実に選択することが可能である。
【0090】
請求項8記載の選択回路においては、信号配線に与えられる2つのパルス信号が、選択しようとするスレーブ回路の位置において、出会う時点でANDゲートから活性状態の信号が出力され、対応するスレーブ回路が選択される。
【0091】
請求項9記載の選択回路においては、信号配線に与えられる2つのパルス信号が、選択しようとするスレーブ回路の位置において、出会う時点でDフリップフロップから活性状態の信号が出力され、対応するスレーブ回路が選択される。
【図面の簡単な説明】
【図1】 本発明の実施の形態1の選択回路1000の構成を示す概略ブロック図である。
【図2】 選択信号発生回路S2の構成を示す概略ブロック図である。
【図3】 選択回路1000の動作を説明するためのタイミングチャートである。
【図4】 選択回路1000の動作をより詳細に説明するためのタイミングチャートである。
【図5】 本発明の実施の形態2の選択回路2000の構成を示す概略ブロック図である。
【図6】 従来の選択回路の構成を示す概略ブロック図である。
【図7】 従来の選択回路の動作を説明するためのタイミングチャートである。
【符号の説明】
CM 選択信号、CEL 選択信号線、D−FF1、D−FF2、D−FF3D−フリップフロップ回路、G1、G2、G3 ANDゲート、CE1、CE2、CE3 チップイネーブル信号入力端子、BUS データバス、Rt 抵抗体、S2 選択信号発生回路、1000、2000 選択回路。
【発明の属する技術分野】
この発明は、電子回路により構成されるシステムのうち、特定部分の回路を選択するための選択回路に関するものである。
【0002】
【従来の技術】
電子回路により構成されるシステムにおいて、ある特定デバイス(たとえばCPU等のバスマスタ回路)が、選択回路によって複数のデバイス(たとえば、メモリなどのスレーブ回路)のうち1つを選択し、データバスを使ってデータを入出力する場合がある。
【0003】
図6は、従来の選択回路を用いたことによるマスタ回路(CPU等)とスレーブ回路(ダイナミック型半導体記憶装置(以下DRAMと呼ぶ)やスタティック型半導体記憶装置(以下SRAMと呼ぶ)等)により構成されるシステムを示す概略ブロック図である。
【0004】
図6を参照して、バスマスタのチップであるチップ0は、CPUが搭載されるチップであって、選択信号線CMにスレーブ回路のうちのチップ1〜3のいずれを選択するかの信号を出力し、データバスBUSを介して、チップ1〜3とデータの授受を行なう。
【0005】
ここで、チップ1〜3はDRAM、SRAM等のスレーブチップであって、それぞれに対応するチップイネーブル信号入力端子CE1〜CE3に、活性レベル(“H”レベル)の信号が入力された場合、それぞれのデータ入出力端子DQc1〜DQc3から、データバスBUSにデータを出力したり、あるいはデータバスBUSからデータを入力したりする。
【0006】
選択信号発生回路S1は、マスタ回路のチップ0から選択信号線CMを通して送られてくる信号に応じて、スレーブチップのチップ1〜チップ3に与えられるチップセレクト信号CS1〜CS3のうちの1つを活性状態(“H”レベル)にする。
【0007】
図6に示したような構成において、マスタチップのチップ0がスレーブチップのチップ3からデータを受取る場合を例に取って動作を説明する。
【0008】
図7は、このような場合の動作を説明するためのタイミングチャートである。
バスマスタのチップ0は、選択信号発生回路S1に、チップセレクト信号CS3を活性状態(“H”レベル)にするように指示する信号を送る。
【0009】
選択信号発生回路S1は、時刻t0において、バスマスタのチップ0からの信号により、信号CS3を活性状態(“H”レベル)にする。
【0010】
信号配線の遅延により、スレーブチップのチップ3のチップイネーブル信号入力端子CE3の電位レベル(信号配線のノードP3の電位レベル)は、時刻t0から時間3×τ0後に活性状態(“H”レベル)になる。スレーブチップのチップ3は、チップイネーブル信号入力端子CE3の電位レベルが活性状態となってから、一定時間後(以下、簡単のため時間τ0とする)の時刻t2において、データをデータ入出力端子DQc3に出力する。
【0011】
以下では、スレーブチップのチップ1〜3はサイクル時間τ0で、9個のデータを連続して出力するものとする。
【0012】
バスマスタのチップ0は、データバスBUSを通じて、時刻t2から時間3τ0後の時刻t3において、データバスのチップ0に接続するノードDQ0の電位変化として、スレーブチップのチップ3が出力したデータを受取る。
【0013】
【発明が解決しようとする課題】
次に、時刻t3において、バスマスタチップ0がスレーブチップのチップ3からデータを受取り始めた後、引続いてスレーブチップのチップ1からデータを受取る場合を考える。
【0014】
バスマスタのチップ0は、選択信号発生回路S1に、信号CS3を活性状態(“H”レベル)とする指示を出してから時間9×τ0後に、信号CS3を不活性状態(“L”レベル)とすることを指示する信号CMを出力する。
【0015】
同時に、バスマスタのチップ0は、信号CS1を活性状態(“H”レベル)とするように指示する信号CMを選択信号発生回路S1に送る。
【0016】
選択信号発生回路S1は、バスマスタのチップ0からの信号により、信号CS3を時刻t0から時刻t4までの時間9×τ0の期間活性状態(“H”レベル)とし、続いて、信号CS1を時刻t4から時刻t8までの時間9×τ0の間活性状態(“H”レベル)にする。
【0017】
配線遅延のために、スレーブチップのチップ3のチップイネーブル信号入力端子CE3の電位レベル(ノードP3の電位レベル)は、時刻t4から時間3×τ0後の時刻t7において不活性状態(“L”レベル)となる。一方、スレーブチップのチップ1のチップイネーブル信号入力端子CE1の電位レベル(ノードP1の電位レベル)は、時刻t4から時間τ0後の時刻t5において、活性状態(“H”レベル)となる。
【0018】
さらに、チップ1は、時刻t5から一定時間(τ0)後の時刻t6において、データをデータ入出力端子DQc1に出力する。
【0019】
上述したとおり、バスマスタのチップ0は、データバスBUSを通じて、チップ3がデータを出力し始めてから時間3×τ0後に、チップ3の出力したデータを受取る。また、バスマスタのチップ0は、スレーブチップのチップ1がデータを出力し始めた後、時間τ0後にそのデータを受取る。
【0020】
ところが、スレーブチップのチップ1は、バスマスタチップ0に近いため、スレーブチップのチップ1からのデータは、より速くバスマスタのチップ0に到達することになる。そのため、バスマスタのチップ0が、スレーブチップのチップ3の出力したデータを受取っている途中に、スレーブチップのチップ1からのデータがバスマスタに到達し、データが衝突してしまうという問題がある。
【0021】
上記のようなデータの衝突を避けるための方法として、特開平5−250280号公報中には、スレーブチップからのデータの出力を、バスマスタから最遠端のチップで折返したスタート信号で開始する構成が開示されている。
【0022】
しかしながら、この方法では、1個のスタート信号を各スレーブチップに入力し、各スレーブチップはそれぞれ個別の遅延時間の後、データを出力する構成となっている。このため、1回のスタート信号によって、すべてのスレーブチップのデータを読出す(あるいは書込む)こととなり、1個のスレーブチップのみを選択してデータを読出す(あるいは書込む)ことはできないという問題がある。
【0023】
この発明は、上記のような問題点を解決するためになされたものであって、その目的は、マスタ回路が、複数のスレーブ回路との間でデータをやり取りするシステムにおいて、任意の1つのスレーブ回路を選択する動作を順次に行なった場合でも、スレーブ回路から出力されるデータの衝突を回避することが可能な選択回路を提供することである。
【0024】
この発明の他の目的は、マスタ回路が複数のスレーブ回路との間でデータのやり取りをする場合においても、スレーブ回路を選択するためのバス本数を増加させることなく、より簡易な構成でスレーブ回路の選択動作を実現することが可能な選択回路を提供することである。
【0025】
【課題を解決するための手段】
請求項1記載の選択回路は、マスタ回路からの制御信号に応じて、2つのパルス信号を含む選択信号を出力する選択信号発生手段と、第1配線部分と第2配線部分とに分割され、第1配線部分と第2配線部分の境界部で折り畳まれた信号配線と、信号配線により伝達される信号に応じて選択される複数のスレーブ回路にそれぞれ対応して設けられ、信号配線の対応する位置にそれぞれ配置される選択手段とを備え、選択信号発生手段は、特定の選択手段に対応するスレーブ回路を選択する場合、パルス信号が特定の選択手段から第1配線部分を通過して境界部を経由し、再び第2配線部分を通過して特定の選択手段に到達するまでの伝搬遅延時間分の間隔を有するように、2つのパルス信号を信号配線の一端に出力し、選択手段は、第1配線部分からのパルス信号と第2配線部分からのパルス信号が、ともに活性状態であることに応じて対応するスレーブ回路を選択する。
【0026】
請求項2記載の選択回路は、マスタ回路からの制御信号に応じて、2つのパルス信号を含む選択信号を出力する選択信号発生手段と、L=2×n×UL(n:自然数、UL:所定の単位長さ)の長さを有する信号配線とを備え、信号配線は、一端から長さn×ULを有する第1配線部分と、第1配線部分に対して折り畳まれた長さn×ULを有する第2配線部分とを含み、信号配線により伝達される信号に応じて選択されるm個(m:自然数、m<n)のスレーブ回路にそれぞれ対応して設けられる選択手段とをさらに備え、選択手段のうちi番目(i:自然数)の選択手段は、信号配線の折り畳まれた位置から信号配線に沿って、各選択手段ごとに割当てられた対応する距離j×UL(j:自然数)の位置に配置され、選択信号発生手段は、ULの長さをパルス信号が伝達する所要時間をτとするとき、i番目の選択手段に対応するスレーブ回路を選択する場合、2つのパルス信号を時間間隔2×j×τで信号配線の一端に出力し、選択手段は、第1配線部分からのパルス信号と第2配線部分からのパルス信号が、ともに活性状態であることに応じて対応するスレーブ回路を選択する。
【0027】
請求項3記載の選択回路は、請求項2記載の選択回路の構成に加えて、信号配線の他端に接続し、受けたパルス信号を反射しない無反射手段をさらに備える。
【0028】
請求項4記載の選択回路は、請求項3記載の選択回路の構成において、選択手段は、一方の入力に第1配線部分からの信号を受け、他方の入力に第2配線部分からの信号を受けるANDゲートである。
【0029】
請求項5記載の選択回路は、請求項3記載の選択回路の構成において、選択手段は、第1配線部分からの信号に応じて、第2配線部分からの信号を受けるDフリップフロップである。
【0030】
請求項6記載の選択回路は、マスタ回路からの制御信号に応じて、2つのパルス信号を含む選択信号を出力する選択信号発生手段と、中央部において第1配線部分と第2配線部分とに折り畳まれた信号配線と、信号配線により伝達される信号に応じて選択される複数のスレーブ回路にそれぞれ対応して設けられる複数の選択手段とをさらに備え、複数の選択手段は、信号配線の折り畳まれた位置から信号配線に沿って所定の距離Lpの位置から順次等間隔DLで配置され、選択信号発生手段は、選択手段のうち信号配線の折り畳まれた位置からj番目の位置に配置されたスレーブ回路を選択する場合、Lpの長さをパルス信号が伝達する所要時間をτ1、DLの長さをパルス信号が伝達する所要時間をτ2とするとき、2つのパルス信号を時間間隔2×{τ1+τ2×(j−1)}で信号配線の一端に出力し、選択手段は、第1配線部分からのパルス信号と第2配線部分からのパルス信号が、ともに活性状態であることに応じて対応するスレーブ回路を選択する。
【0031】
請求項7記載の選択回路は、請求項6記載の選択回路の構成に加えて、信号配線の他端に接続し、受けたパルス信号を反射しない無反射手段をさらに備える。
【0032】
請求項8記載の選択回路は、請求項7記載の選択回路の構成において、選択手段は、一方の入力に第1配線部分からの信号を受け、他方の入力に第2配線部分からの信号を受けるANDゲートである。
【0033】
請求項9記載の選択回路は、請求項7記載の選択回路の構成において、選択手段は、第1配線部分からの信号に応じて、第2配線部分からの信号を受けるDフリップフロップである。
【0034】
【発明の実施の形態】
[実施の形態1]
図1は、本発明の実施の形態1の選択回路1000の構成を示す概略ブロック図である。
【0035】
以下では、説明の簡単のために、1つのマスタ回路が、3つのスレーブ回路(チップ1〜チップ3)との間でデータのやり取りを行なう場合の構成について説明することにする。
【0036】
選択回路1000は、バスマスタのチップ0から選択信号線CMを通して送られてくる、スレーブチップのチップ1〜チップ3のいずれを選択するかを示す信号に応じて、時間9×τ0内に、選択するスレーブチップに応じて、それぞれ、6×τ0、4×τ0および2×τ0の間隔で、時間τ0幅の2つのパルス(“H”レベルのパルス)を選択信号線CELに出力する選択信号発生回路S2を含む。
【0037】
選択回路1000は、さらに、選択信号発生回路S2から、各スレーブチップに対して延在した後、折返されて、再び選択信号発生回路S2側まで延在する選択信号線CELと、各スレーブチップに対応して設けられるD−フリップフロップ回路D−FF1〜D−FF3と、信号線CELの選択信号発生回路S2と接続する側とは反対の終端に接続される抵抗体Rtを含む。ここで、抵抗体Rtの抵抗値は、選択信号線CELの特性インピーダンスと一致しているものとする。
【0038】
このような構成とすることで、選択信号発生回路S2から出力されたパルス信号は、他端の抵抗体Rtの部分で完全に吸収され、選択信号線CELの他端でのパルス信号の反射は発生しない。
【0039】
D−フリップフロップ回路D−FF1のトリガ端子は、バスマスタのチップ0(または選択信号発生回路S2)からの信号の伝播遅延がτ0になる部分で、選択信号線CELに接続する。同様に、D−フリップフロップ回路D−FF2のトリガ端子は、伝達遅延が2×τ0、D−フリップフロップ回路D−FF3のトリガ端子は、伝達遅延が3×τ0になるところに接続しているものとする。
【0040】
D−フリップフロップ回路D−FF1のデータ端子Dは、バスマスタのチップ0(または選択信号発生回路S2)からの信号の伝播遅延が7×τ0になる部分で選択信号線CELに接続する。同様にして、D−フリップフロップ回路D−FF2のデータ端子は、伝播遅延が6×τ0、D−フリップフロップ回路D−FF3のデータ端子は、伝播遅延が5×τ0になるところに接続するものとする。
【0041】
D−フリップフロップ回路D−FF1〜FF3の出力端子Qは、それぞれ対応するスレーブチップのチップ1〜チップ3のチップイネーブル端子CE1〜CE3に接続する。
【0042】
図2は、図1に示した選択信号発生回路S2の構成を示す概略ブロック図である。
【0043】
以下では、バスマスタのチップ0から出力される信号CMは、選択信号発生回路S2を活性化するための信号CMAと、いずれのスレーブチップを選択するかを指定するアドレス信号CM0〜CM1とを含むものとする。
【0044】
選択信号発生回路S2は、信号CMAにより活性化され、時間τ0のパルス信号を発生するワンショットパルス発生回路100と、ワンショット発生回路100の出力を受けて、時間2×τ0だけ遅延して出力する遅延回路102と、遅延回路102の出力を受けて、さらに時間2×τ0だけ遅延して出力する遅延回路104と、遅延回路104の出力を受けて、さらに時間2×τ0だけ遅延して出力する遅延回路106と、ワンショットパルス発生回路100の出力、遅延回路102の出力、遅延回路104の出力および遅延回路106の出力を受けて、第1および第2のパルス信号を選択信号線CELに出力する選択パルス発生回路110と、信号CM0およびCM1を受けて、選択パルス発生回路110に対して、デコードした信号を出力するデコーダ108とを含む。
【0045】
選択パルス発生回路110は、さらに、ワンショットパルス発生回路100の出力を一方の入力に、他方に“H”レベルの信号(電源電位Vccの電位レベル)を受け、出力ノードが配線CELと接続するNAND回路112と、遅延回路102の出力を一方の入力ノードに受け、デコーダ108からのデコード信号を他方の入力に受け、出力ノードが信号配線CELと接続するNAND回路114と、遅延回路104の出力を一方の入力に受け、デコーダ108からのデコード信号を他方の入力に受けて、出力ノードが信号配線CELと接続するNAND回路116と、遅延回路106からの出力を一方の入力に受け、デコーダ108からのデコード信号を他方の入力ノードに受けて、出力ノードが信号配線CELと接続するNAND回路118とを含む。
【0046】
したがって、選択信号発生回路S2は、バスマスタのチップ0から出力される信号CMAに応じて、ワンショットパルス発生回路100から出力されるパルス信号を、NAND回路112を介して、信号配線CELに出力した後、デコーダ108に与えられるアドレス信号CM0,CM1に応じて、遅延回路102から出力される時間2×τ0だけ遅延したパルス信号か、遅延回路104から出力される時間4×τ0だけ遅延したパルス信号か、遅延回路106から出力される時間6×τ0だけ遅延したパルス信号かのいずれかを選択信号配線CELに対して出力することになる。
【0047】
図3は、図1に示した選択回路1000の動作を説明するためのタイミングチャートである。
【0048】
バスマスタのチップ0が、スレーブチップのチップ2を選択し、データを受取る場合、選択信号発生回路S2は、時刻t0においてパルス信号を出力した後、時間4×τ0の間隔をおいて、幅τ0の第2のパルス信号を選択信号線CELに対して出力する。このとき、スレーブチップのチップ2に対応して設けられているD−フリップフロップ回路D−FF2のトリガ端子には、第1のパルスが、時刻t0から時間2×τ0後の時刻t2に、第2のパルスが、時刻t0から時間6×τ0後の時刻t6に到達する。
【0049】
D−フリップフロップ回路D−FF2のデータ端子には、時刻t0から時間6×τ0後の時刻t6に第1のパルスが到達し、時刻t0から時間8×τ0後の時刻t8に第2のパルスが到達する。
【0050】
D−フリップフロップ回路D−FF2の出力端子の電位レベルは、時刻t2において、トリガ端子に第1のパルスが到達したときには、データ端子の電位レベルが“L”レベルであるため、“L”レベルのままに保持される。
【0051】
このため、スレーブチップのチップ2のチップイネーブル信号入力端子の電位レベルが“L”レベルに保たれるため、この時点では、チップ2は選択されない。
【0052】
時刻t0から時間6τ0後の時刻t6において、D−フリップフロップ回路D−FF2のトリガ端子に第2のパルスが到達したとき、第1のパルス信号が、D−フリップフロップ回路D−FF2のデータ端子に到達している。このため、この時刻において、トリガ端子およびデータ端子がともに“H”レベルとなっていることになり、D−フリップフロップ回路D−FF2の出力端子Qの電位レベルは“H”レベルとなる。これにより、スレーブチップのチップ2のチップイネーブル信号入力端子の電位レベルが“H”レベルに駆動され、チップ2が選択される。
【0053】
チップ2はチップイネーブル信号入力端子が“H”レベルとなったことで、時刻t6から時間τ0後の時刻t7において、データを出力し始め、以後時間9×τ0の間データの出力を継続する。
【0054】
時刻t0から時刻t7までの期間において、スレーブチップのチップ1およびチップ3に対応して設けられたD−フリップフロップ回路D−FF1およびD−FF2のデータ端子およびトリガ端子にもそれぞれパルス信号が入力する。しかしながら、第1および第2のパルス信号の間隔がそれぞれ6×τ0および2×τ0でないと、D−フリップフロップ回路D−FF1またはD−FF2のデータ端子とトリガ端子との電位レベルが、同時に“H”レベルとなることがない。このため、チップ2を選択する場合、すなわち2つのパルス信号の間隔が4×τ0の場合は、チップ1またはチップ3は選択されない。
【0055】
スレーブチップのチップ2から出力されたデータが最初に、バスマスタのチップ0に到達するまでの時間Tdは、チップ0がチップ2の選択動作を開始した時刻t0を基準とすると、以下のとおりである。
【0056】
Td=T1(始めのパルスがD−フリップフロップ回路D−FF2のデータ端子に到達するまでの時間)+T2(チップ2が選択されてからデータが出力されるまでの時間)+T3(データがチップ0に到達するまでの時間)
=6τ0+τ0+2τ0
=9τ0
同様のことを、チップ1が選択される場合、すなわち、選択パルス発生回路S2から時間間隔6τ0で2つのパルスが出力される場合、以下のようになる。
【0057】
また、チップ3が選択される場合、すなわち、選択パルス発生回路S2から時間間隔2τ0の2つのパルスが出力される場合は、以下のとおりである。
【0058】
すなわち、チップ0,チップ1,チップ2のいずれの場合にも、時間Tdは常に一定となる。
【0059】
したがって、図3に示したとおり、チップセレクト信号発生回路S2が、時刻t0においてチップ2を選択する信号を出力した後、時間9τ0の時刻t8において、チップ3も選択する信号を出力し、さらに時刻t8から時間9τ0後の時刻t13において、チップ1を選択する信号を出力した場合でも、チップ1〜チップ3の出力がデータバスBUS上で衝突することがない。
【0060】
つまりバスマスタのチップ0と、スレーブチップのチップ1〜チップ3の間で、正確かつ高速のデータのやり取りを行なうことができる。
【0061】
しかも、選択パルス発生回路S2が、選択信号線CELに与える2つのパルス信号のパルス間隔に応じて、複数のスレーブチップのチップ1〜チップ3のうち1つのスレーブチップを選択してデータを出力させることが可能である。
【0062】
以上の説明においては、説明を簡単にするために、選択信号発生回路S2から、スレーブチップのチップ1までのパルス信号の遅延時間がτ0であるものとして説明を行なった。
【0063】
しかしながら、上述の説明からわかるように、本発明は、このような場合に限定されるものではない。
【0064】
さらに、以上の説明では、各スレーブチップは、等間隔で配置されるものとしたが、本発明は、このような場合に限定されるものでもない。
【0065】
その理由は、たとえば、スレーブチップのチップ1を選択するための2つのパルス信号の間隔は、ノードP10から選択信号線CELが折返されている地点までの伝播遅延時間により決定されるからである。
【0066】
また、各スレーブチップに対して、その対応するチップセレクト信号を出力するD−フリップフロップ回路D−FF1〜D−FF3を用いる場合は、図1に示したとおり、選択信号線CELの折返し点から、最も近いスレーブチップ、図1の場合はスレーブチップのチップ3までの伝播遅延時間を他のスレーブチップ間の伝播遅延時間よりも時間αだけ短くなるように設定することがより好ましい。
【0067】
図4は、この時間αが0の場合と、αがパルス幅のτ0の半分である場合とについて、スレーブチップのチップ1に対応して設けられたD−フリップフロップ回路D−FF1のデータ端子とトリガ端子に入力する信号のタイミングをより詳しく示すタイミングチャートである。
【0068】
図3において説明したとおり、時間α=0の場合、スレーブチップのチップ1を選択するパルス信号が、選択信号発生回路S2から出力された場合、ノードP10の電位レベルと、ノードP1iの電位レベルとは同時に“H”レベルに立上がる。
【0069】
このノードP10の信号レベルの立上がりのエッジに応答して、ノードP1iの電位レベルがデータ端子から取込まれ、D−フリップフロップ回路D−FF1からチップイネーブル信号入力端子C1に対して活性な信号が出力される。
【0070】
ここで、α=τ0/2である場合は、ノードP10の信号レベルの立上がりのエッジにおいて、ノードP1iの電位レベルは、既に時間αだけ早い時点で“H”レベルに立上がっている。
【0071】
したがって、上述のとおり、時間αが0ではなく、たとえば、α=τ0/2に設定されている場合は、D−フリップフロップ回路D−FF1からのデータ出力がより安定に行なわれることになる。
【0072】
ここで、時間αの値としては、0よりも大きく、パルス信号のパルス幅のτ0よりも小さな値であれば任意の値を用いることが可能である。
【0073】
ただし、上述の議論から明らかなように、D−フリップフロップ回路D−FF1の動作マージンが最も大きくなるのは、時間αがパルス幅τ0の半分であるときである。
【0074】
[実施の形態2]
図5は、本発明の実施の形態2の選択回路2000の構成を示す概略ブロック図である。
【0075】
選択回路2000の構成が、実施の形態1の選択回路1000の構成と異なる点は、スレーブチップのチップ1〜チップ3に対してそれぞれ設けられているD−フリップフロップ回路D−FF1〜D−FF3が、それぞれAND回路G1〜G3となっている点である。
【0076】
その他の点は、図1に示した実施の形態1の選択回路1000の構成と同様であるので、同一部分には同一符号を付してその説明は繰返さない。
【0077】
すなわち、図5に示した実施の形態2の選択回路では、たとえば、スレーブチップのチップ1に対応する選択信号線CELのノードP10とノードP1iの電位レベルがともに“H”レベルとなる時間間隔で、選択信号発生回路S2から2つのパルスが出力されたときに、対応するチップ1のチップイネーブル信号入力端子CE1の電位レベルが“H”レベルとなる。
【0078】
他のスレーブチップのチップ2およびチップ3についても同様である。
このような構成とすることで、より簡易な構成で、バスマスタのチップ0と、スレーブチップのチップ1〜チップ3の間で正確かつ高速にデータのやり取りを行なうことができる。しかも、選択信号線CELに与えるパルス信号のパルス間隔に応じて、複数のスレーブチップのチップ1〜チップ3のうちの1つを選択することが可能である。
【0079】
なお、以上の実施の形態1および実施の形態2の説明では、選択回路1000または2000は、CPUとメモリのようにバスマスタのチップと、スレーブチップとから構成される場合を例として説明したが、本発明はこのような場合に限定されることなく、たとえば、メモリデバイス内においてメモリセルの行または列の選択や、メモリセルブロックの選択などに適用することも可能である。
【0080】
【発明の効果】
請求項1記載の選択回路は、折り畳まれた1本の信号配線を用いて、マスタ回路から複数のスレーブ回路を任意に選択することが可能である。
【0081】
しかも、マスタ回路が選択信号を、選択信号発生手段に出力させてから、マスタ回路がスレーブ回路が出力したデータを受けるまでの時間は、スレーブ回路の位置にかかわらず一定であるので、複数のスレーブ回路から出力されるデータ信号に衝突が生じることがない。
【0082】
請求項2記載の選択回路は、折り畳まれた1本の信号配線を用いて、マスタ回路から複数のスレーブ回路を任意に選択することが可能である。
【0083】
しかも、マスタ回路が選択信号を、選択信号発生手段に出力させてから、マスタ回路がスレーブ回路が出力したデータを受けるまでの時間は、スレーブ回路の位置にかかわらず一定であるので、複数のスレーブ回路から出力されるデータ信号に衝突が生じることがない。
【0084】
請求項3記載の選択回路においては、信号配線の他端に無反射手段が接続されているので、信号配線の他端からパルス信号が反射されず、選択しようとするスレーブ回路を確実に選択することが可能である。
【0085】
請求項4記載の選択回路においては、信号配線に与えられる2つのパルス信号が、選択しようとするスレーブ回路の位置において、出会う時点でANDゲートから活性状態の信号が出力され、対応するスレーブ回路が選択される。
【0086】
請求項5記載の選択回路においては、信号配線に与えられる2つのパルス信号が、選択しようとするスレーブ回路の位置において、出会う時点でDフリップフロップから活性状態の信号が出力され、対応するスレーブ回路が選択される。
【0087】
請求項6記載の選択回路は、折り畳まれた1本の信号配線を用いて、マスタ回路から複数のスレーブ回路を任意に選択することが可能である。
【0088】
しかも、マスタ回路が選択信号を、選択信号発生手段に出力させてから、マスタ回路がスレーブ回路が出力したデータを受けるまでの時間は、スレーブ回路の位置にかかわらず一定であるので、複数のスレーブ回路から出力されるデータ信号に衝突が生じることがない。
【0089】
請求項7記載の選択回路においては、信号配線の他端に無反射手段が接続されているので、信号配線の他端からパルス信号が反射されず、選択しようとするスレーブ回路を確実に選択することが可能である。
【0090】
請求項8記載の選択回路においては、信号配線に与えられる2つのパルス信号が、選択しようとするスレーブ回路の位置において、出会う時点でANDゲートから活性状態の信号が出力され、対応するスレーブ回路が選択される。
【0091】
請求項9記載の選択回路においては、信号配線に与えられる2つのパルス信号が、選択しようとするスレーブ回路の位置において、出会う時点でDフリップフロップから活性状態の信号が出力され、対応するスレーブ回路が選択される。
【図面の簡単な説明】
【図1】 本発明の実施の形態1の選択回路1000の構成を示す概略ブロック図である。
【図2】 選択信号発生回路S2の構成を示す概略ブロック図である。
【図3】 選択回路1000の動作を説明するためのタイミングチャートである。
【図4】 選択回路1000の動作をより詳細に説明するためのタイミングチャートである。
【図5】 本発明の実施の形態2の選択回路2000の構成を示す概略ブロック図である。
【図6】 従来の選択回路の構成を示す概略ブロック図である。
【図7】 従来の選択回路の動作を説明するためのタイミングチャートである。
【符号の説明】
CM 選択信号、CEL 選択信号線、D−FF1、D−FF2、D−FF3D−フリップフロップ回路、G1、G2、G3 ANDゲート、CE1、CE2、CE3 チップイネーブル信号入力端子、BUS データバス、Rt 抵抗体、S2 選択信号発生回路、1000、2000 選択回路。
Claims (9)
- マスタ回路からの制御信号に応じて、2つのパルス信号を含む選択信号を出力する選択信号発生手段と、
第1配線部分と第2配線部分とに分割され、第1配線部分と第2配線部分の境界部で折り畳まれた信号配線と、
前記信号配線により伝達される信号に応じて選択される複数のスレーブ回路にそれぞれ対応して設けられ、前記信号配線の対応する位置にそれぞれ配置される選択手段とを備え、
前記選択信号発生手段は、
特定の選択手段に対応するスレーブ回路を選択する場合、前記パルス信号が前記特定の選択手段から前記第1配線部分を通過して前記境界部を経由し、再び前記第2配線部分を通過して前記特定の選択手段に到達するまでの伝搬遅延時間分の間隔を有するように、前記2つのパルス信号を前記信号配線の前記一端に出力し、
前記選択手段は、
前記第1配線部分からのパルス信号と前記第2配線部分からのパルス信号が、ともに活性状態であることに応じて対応するスレーブ回路を選択する、選択回路。 - マスタ回路からの制御信号に応じて、2つのパルス信号を含む選択信号を出力する選択信号発生手段と、
L=2×n×UL(n:自然数、UL:所定の単位長さ)の長さを有する信号配線とを備え、
前記信号配線は、
一端から長さn×ULを有する第1配線部分と、
前記第1配線部分に対して折り畳まれた長さn×ULを有する第2配線部分とを含み、
前記信号配線により伝達される信号に応じて選択されるm個(m:自然数、m<n)のスレーブ回路にそれぞれ対応して設けられる選択手段とをさらに備え、
前記選択手段のうちi番目(i:自然数)の選択手段は、
前記信号配線の折り畳まれた位置から前記信号配線に沿って、各前記選択手段ごとに割当てられた対応する距離j×UL(j:自然数)の位置に配置され、
前記選択信号発生手段は、
前記ULの長さを前記パルス信号が伝達する所要時間をτとするとき、
前記i番目の選択手段に対応するスレーブ回路を選択する場合、前記2つのパルス信号を時間間隔2×j×τで前記信号配線の前記一端に出力し、
前記選択手段は、
前記第1配線部分からのパルス信号と前記第2配線部分からのパルス信号が、ともに活性状態であることに応じて対応するスレーブ回路を選択する、選択回路。 - 前記信号配線の他端に接続し、受けたパルス信号を反射しない無反射手段をさらに備える、請求項2記載の選択回路。
- 前記選択手段は、一方の入力に前記第1配線部分からの信号を受け、他方の入力に前記第2配線部分からの信号を受けるANDゲートである、請求項3記載の選択回路。
- 前記選択手段は、前記第1配線部分からの信号に応じて、前記第2配線部分からの信号を受けるDフリップフロップである、請求項3記載の選択回路。
- マスタ回路からの制御信号に応じて、2つのパルス信号を含む選択信号を出力する選択信号発生手段と、
中央部において第1配線部分と第2配線部分とに折り畳まれた信号配線と、
前記信号配線により伝達される信号に応じて選択される複数のスレーブ回路にそれぞれ対応して設けられる複数の選択手段とをさらに備え、
前記複数の選択手段は、
前記信号配線の折り畳まれた位置から前記信号配線に沿って所定の距離Lpの位置から順次等間隔DLで配置され、
前記選択信号発生手段は、
前記選択手段のうち前記信号配線の折り畳まれた位置からj番目の位置に配置されたスレーブ回路を選択する場合、前記Lpの長さを前記パルス信号が伝達する所要時間をτ1、前記DLの長さを前記パルス信号が伝達する所要時間をτ2とするとき、前記2つのパルス信号を時間間隔2×{τ1+τ2×(j−1)}で前記信号配線の一端に出力し、
前記選択手段は、
前記第1配線部分からのパルス信号と前記第2配線部分からのパルス信号が、ともに活性状態であることに応じて対応するスレーブ回路を選択する、選択回路。 - 前記信号配線の他端に接続し、受けたパルス信号を反射しない無反射手段をさらに備える、請求項6記載の選択回路。
- 前記選択手段は、一方の入力に前記第1配線部分からの信号を受け、他方の入力に前記第2配線部分からの信号を受けるANDゲートである、請求項7記載の選択回路。
- 前記選択手段は、前記第1配線部分からの信号に応じて、前記第2配線部分からの信号を受けるDフリップフロップである、請求項7記載の選択回路。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP23114597A JP3807827B2 (ja) | 1997-08-27 | 1997-08-27 | 選択回路 |
US09/025,838 US6208548B1 (en) | 1997-08-27 | 1998-02-19 | Slave circuit select device which can individually select a plurality of slave circuits with one data bus |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP23114597A JP3807827B2 (ja) | 1997-08-27 | 1997-08-27 | 選択回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH1174911A JPH1174911A (ja) | 1999-03-16 |
JP3807827B2 true JP3807827B2 (ja) | 2006-08-09 |
Family
ID=16919003
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP23114597A Expired - Fee Related JP3807827B2 (ja) | 1997-08-27 | 1997-08-27 | 選択回路 |
Country Status (2)
Country | Link |
---|---|
US (1) | US6208548B1 (ja) |
JP (1) | JP3807827B2 (ja) |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100351053B1 (ko) * | 2000-05-19 | 2002-09-05 | 삼성전자 주식회사 | 종단저항을 내장하는 메모리 모듈 및 이를 포함하여 다중채널구조를 갖는 메모리 모듈 |
JP2003068069A (ja) * | 2001-08-27 | 2003-03-07 | Mitsubishi Electric Corp | 半導体集積回路装置 |
EP1764803A1 (en) * | 2005-09-09 | 2007-03-21 | STMicroelectronics S.r.l. | Memory architecture with serial peripheral interface |
JP2009076548A (ja) * | 2007-09-19 | 2009-04-09 | Renesas Technology Corp | 半導体装置 |
CN101453313B (zh) * | 2007-12-06 | 2013-03-20 | 鸿富锦精密工业(深圳)有限公司 | 主从设备通信电路 |
US9153533B2 (en) * | 2013-03-13 | 2015-10-06 | Invensas Corporation | Microelectronic elements with master/slave configurability |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05250280A (ja) | 1992-03-09 | 1993-09-28 | Fujitsu Ltd | データ転送方法 |
US6028781A (en) * | 1996-12-19 | 2000-02-22 | Texas Instruments Incorporated | Selectable integrated circuit assembly and method of operation |
DE19724053A1 (de) * | 1997-06-07 | 1998-12-10 | Biotronik Mess & Therapieg | Elektronische Speichervorrichtung, insbesondere zur Anwendung bei implantierbaren medizinischen Geräten |
US5982654A (en) * | 1998-07-20 | 1999-11-09 | Micron Technology, Inc. | System for connecting semiconductor devices |
-
1997
- 1997-08-27 JP JP23114597A patent/JP3807827B2/ja not_active Expired - Fee Related
-
1998
- 1998-02-19 US US09/025,838 patent/US6208548B1/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH1174911A (ja) | 1999-03-16 |
US6208548B1 (en) | 2001-03-27 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6381684B1 (en) | Quad data rate RAM | |
JP3757757B2 (ja) | リード優先メモリシステム | |
US7269088B2 (en) | Identical chips with different operations in a system | |
US7529140B2 (en) | Semiconductor memory device | |
US6346828B1 (en) | Method and apparatus for pulsed clock tri-state control | |
JP2000311485A (ja) | 選択されるメモリモジュールのみをデータラインに連結するメモリモジュールシステム及びこれを利用したデータ入出力方法 | |
US8140783B2 (en) | Memory system for selectively transmitting command and address signals | |
US7379376B2 (en) | Internal address generator | |
JP3807827B2 (ja) | 選択回路 | |
JPH06243111A (ja) | 2つの非同期プロセッサ間でランダムアクセスメモリを共用する方法及びその方法を実施するための電子回路 | |
TWI451260B (zh) | 記憶體系統及方法 | |
JPH0395793A (ja) | アービター回路 | |
JP3859943B2 (ja) | データ送信装置、データ転送システムおよび方法 | |
US5606526A (en) | Glitch-free dual clok read circuit | |
KR20000027378A (ko) | 디코딩시의 동작마진 확보를 위한 디코딩 장치 및 그 방법 | |
US6108758A (en) | Multiple masters in a memory control system | |
US6662290B2 (en) | Address counter and address counting method | |
JPH09180443A (ja) | 半導体メモリ回路 | |
JP2007233589A (ja) | メモリシステム | |
EP1262989B1 (en) | System to set burst mode in a device | |
USRE37753E1 (en) | Semiconductor memory device and read and write methods thereof | |
US6970477B2 (en) | Data transmission circuit and method | |
US5818794A (en) | Internally controlled signal system for controlling the operation of a device | |
KR100318434B1 (ko) | 디디알 에스디램의 데이터 스트로브 버퍼 제어 신호 발생회로 | |
KR20060083991A (ko) | 다중 데이터 속도 메모리 장치 및 그의 클록킹 회로, 다중 데이터 속도 메모리 장치 및 그 제어 회로의 동작 벙법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040428 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060501 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060509 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060516 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
LAPS | Cancellation because of no payment of annual fees |