JPH1174911A - 選択回路 - Google Patents
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- JPH1174911A JPH1174911A JP9231145A JP23114597A JPH1174911A JP H1174911 A JPH1174911 A JP H1174911A JP 9231145 A JP9231145 A JP 9231145A JP 23114597 A JP23114597 A JP 23114597A JP H1174911 A JPH1174911 A JP H1174911A
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- selection
- wiring
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- chip
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- G—PHYSICS
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Abstract
(57)【要約】
【課題】 データバスの本数を増加させることなく、デ
ータの衝突を回避して、高速にデータの授受を行なうこ
とが可能な選択回路を提供する。 【解決手段】 マスタチップのチップ０に制御されて、
選択信号発生回路Ｓ２は、２つのパルス信号を選択信号
線ＣＥＬに対して出力する。選択信号線ＣＥＬは２つに
折返されて配置される。選択信号発生回路Ｓ２から出力
された第１のパルス信号が、選択信号線ＣＥＬの折返し
部分から対応するスレーブチップの位置まで戻ってきた
時点で、選択信号発生回路Ｓ２から出力された第２のパ
ルス信号が同一のスレーブチップの位置に到達している
ことを、対応するＤ−フリップフロップ回路が検出する
ことで、スレーブチップの選択が行なわれる。
ータの衝突を回避して、高速にデータの授受を行なうこ
とが可能な選択回路を提供する。 【解決手段】 マスタチップのチップ０に制御されて、
選択信号発生回路Ｓ２は、２つのパルス信号を選択信号
線ＣＥＬに対して出力する。選択信号線ＣＥＬは２つに
折返されて配置される。選択信号発生回路Ｓ２から出力
された第１のパルス信号が、選択信号線ＣＥＬの折返し
部分から対応するスレーブチップの位置まで戻ってきた
時点で、選択信号発生回路Ｓ２から出力された第２のパ
ルス信号が同一のスレーブチップの位置に到達している
ことを、対応するＤ−フリップフロップ回路が検出する
ことで、スレーブチップの選択が行なわれる。
Description
【０００１】
【発明の属する技術分野】この発明は、電子回路により
構成されるシステムのうち、特定部分の回路を選択する
ための選択回路に関するものである。
構成されるシステムのうち、特定部分の回路を選択する
ための選択回路に関するものである。
【０００２】
【従来の技術】電子回路により構成されるシステムにお
いて、ある特定デバイス（たとえばＣＰＵ等のバスマス
タ回路）が、選択回路によって複数のデバイス（たとえ
ば、メモリなどのスレーブ回路）のうち１つを選択し、
データバスを使ってデータを入出力する場合がある。
いて、ある特定デバイス（たとえばＣＰＵ等のバスマス
タ回路）が、選択回路によって複数のデバイス（たとえ
ば、メモリなどのスレーブ回路）のうち１つを選択し、
データバスを使ってデータを入出力する場合がある。
【０００３】図６は、従来の選択回路を用いたことによ
るマスタ回路（ＣＰＵ等）とスレーブ回路（ダイナミッ
ク型半導体記憶装置（以下ＤＲＡＭと呼ぶ）やスタティ
ック型半導体記憶装置（以下ＳＲＡＭと呼ぶ）等）によ
り構成されるシステムを示す概略ブロック図である。
るマスタ回路（ＣＰＵ等）とスレーブ回路（ダイナミッ
ク型半導体記憶装置（以下ＤＲＡＭと呼ぶ）やスタティ
ック型半導体記憶装置（以下ＳＲＡＭと呼ぶ）等）によ
り構成されるシステムを示す概略ブロック図である。
【０００４】図６を参照して、バスマスタのチップであ
るチップ０は、ＣＰＵが搭載されるチップであって、選
択信号線ＣＭにスレーブ回路のうちのチップ１〜３のい
ずれを選択するかの信号を出力し、データバスＢＵＳを
介して、チップ１〜３とデータの授受を行なう。
るチップ０は、ＣＰＵが搭載されるチップであって、選
択信号線ＣＭにスレーブ回路のうちのチップ１〜３のい
ずれを選択するかの信号を出力し、データバスＢＵＳを
介して、チップ１〜３とデータの授受を行なう。
【０００５】ここで、チップ１〜３はＤＲＡＭ、ＳＲＡ
Ｍ等のスレーブチップであって、それぞれに対応するチ
ップイネーブル信号入力端子ＣＥ１〜ＣＥ３に、活性レ
ベル（“Ｈ”レベル）の信号が入力された場合、それぞ
れのデータ入出力端子ＤＱｃ１〜ＤＱｃ３から、データ
バスＢＵＳにデータを出力したり、あるいはデータバス
ＢＵＳからデータを入力したりする。
Ｍ等のスレーブチップであって、それぞれに対応するチ
ップイネーブル信号入力端子ＣＥ１〜ＣＥ３に、活性レ
ベル（“Ｈ”レベル）の信号が入力された場合、それぞ
れのデータ入出力端子ＤＱｃ１〜ＤＱｃ３から、データ
バスＢＵＳにデータを出力したり、あるいはデータバス
ＢＵＳからデータを入力したりする。
【０００６】選択信号発生回路Ｓ１は、マスタ回路のチ
ップ０から選択信号線ＣＭを通して送られてくる信号に
応じて、スレーブチップのチップ１〜チップ３に与えら
れるチップセレクト信号ＣＳ１〜ＣＳ３のうちの１つを
活性状態（“Ｈ”レベル）にする。
ップ０から選択信号線ＣＭを通して送られてくる信号に
応じて、スレーブチップのチップ１〜チップ３に与えら
れるチップセレクト信号ＣＳ１〜ＣＳ３のうちの１つを
活性状態（“Ｈ”レベル）にする。
【０００７】図６に示したような構成において、マスタ
チップのチップ０がスレーブチップのチップ３からデー
タを受取る場合を例に取って動作を説明する。
チップのチップ０がスレーブチップのチップ３からデー
タを受取る場合を例に取って動作を説明する。
【０００８】図７は、このような場合の動作を説明する
ためのタイミングチャートである。バスマスタのチップ
０は、選択信号発生回路Ｓ１に、チップセレクト信号Ｃ
Ｓ３を活性状態（“Ｈ”レベル）にするように指示する
信号を送る。
ためのタイミングチャートである。バスマスタのチップ
０は、選択信号発生回路Ｓ１に、チップセレクト信号Ｃ
Ｓ３を活性状態（“Ｈ”レベル）にするように指示する
信号を送る。
【０００９】選択信号発生回路Ｓ１は、時刻ｔ０におい
て、バスマスタのチップ０からの信号により、信号ＣＳ
３を活性状態（“Ｈ”レベル）にする。
て、バスマスタのチップ０からの信号により、信号ＣＳ
３を活性状態（“Ｈ”レベル）にする。
【００１０】信号配線の遅延により、スレーブチップの
チップ３のチップイネーブル信号入力端子ＣＥ３の電位
レベル（信号配線のノードＰ３の電位レベル）は、時刻
ｔ０から時間３×τ０後に活性状態（“Ｈ”レベル）に
なる。スレーブチップのチップ３は、チップイネーブル
信号入力端子ＣＥ３の電位レベルが活性状態となってか
ら、一定時間後（以下、簡単のため時間τ０とする）の
時刻ｔ２において、データをデータ入出力端子ＤＱｃ３
に出力する。
チップ３のチップイネーブル信号入力端子ＣＥ３の電位
レベル（信号配線のノードＰ３の電位レベル）は、時刻
ｔ０から時間３×τ０後に活性状態（“Ｈ”レベル）に
なる。スレーブチップのチップ３は、チップイネーブル
信号入力端子ＣＥ３の電位レベルが活性状態となってか
ら、一定時間後（以下、簡単のため時間τ０とする）の
時刻ｔ２において、データをデータ入出力端子ＤＱｃ３
に出力する。
【００１１】以下では、スレーブチップのチップ１〜３
はサイクル時間τ０で、９個のデータを連続して出力す
るものとする。
はサイクル時間τ０で、９個のデータを連続して出力す
るものとする。
【００１２】バスマスタのチップ０は、データバスＢＵ
Ｓを通じて、時刻ｔ２から時間３τ０後の時刻ｔ３にお
いて、データバスのチップ０に接続するノードＤＱ０の
電位変化として、スレーブチップのチップ３が出力した
データを受取る。
Ｓを通じて、時刻ｔ２から時間３τ０後の時刻ｔ３にお
いて、データバスのチップ０に接続するノードＤＱ０の
電位変化として、スレーブチップのチップ３が出力した
データを受取る。
【００１３】
【発明が解決しようとする課題】次に、時刻ｔ３におい
て、バスマスタチップ０がスレーブチップのチップ３か
らデータを受取り始めた後、引続いてスレーブチップの
チップ１からデータを受取る場合を考える。
て、バスマスタチップ０がスレーブチップのチップ３か
らデータを受取り始めた後、引続いてスレーブチップの
チップ１からデータを受取る場合を考える。
【００１４】バスマスタのチップ０は、選択信号発生回
路Ｓ１に、信号ＣＳ３を活性状態（“Ｈ”レベル）とす
る指示を出してから時間９×τ０後に、信号ＣＳ３を不
活性状態（“Ｌ”レベル）とすることを指示する信号Ｃ
Ｍを出力する。
路Ｓ１に、信号ＣＳ３を活性状態（“Ｈ”レベル）とす
る指示を出してから時間９×τ０後に、信号ＣＳ３を不
活性状態（“Ｌ”レベル）とすることを指示する信号Ｃ
Ｍを出力する。
【００１５】同時に、バスマスタのチップ０は、信号Ｃ
Ｓ１を活性状態（“Ｈ”レベル）とするように指示する
信号ＣＭを選択信号発生回路Ｓ１に送る。
Ｓ１を活性状態（“Ｈ”レベル）とするように指示する
信号ＣＭを選択信号発生回路Ｓ１に送る。
【００１６】選択信号発生回路Ｓ１は、バスマスタのチ
ップ０からの信号により、信号ＣＳ３を時刻ｔ０から時
刻ｔ４までの時間９×τ０の期間活性状態（“Ｈ”レベ
ル）とし、続いて、信号ＣＳ１を時刻ｔ４から時刻ｔ８
までの時間９×τ０の間活性状態（“Ｈ”レベル）にす
る。
ップ０からの信号により、信号ＣＳ３を時刻ｔ０から時
刻ｔ４までの時間９×τ０の期間活性状態（“Ｈ”レベ
ル）とし、続いて、信号ＣＳ１を時刻ｔ４から時刻ｔ８
までの時間９×τ０の間活性状態（“Ｈ”レベル）にす
る。
【００１７】配線遅延のために、スレーブチップのチッ
プ３のチップイネーブル信号入力端子ＣＥ３の電位レベ
ル（ノードＰ３の電位レベル）は、時刻ｔ４から時間３
×τ０後の時刻ｔ７において不活性状態（“Ｌ”レベ
ル）となる。一方、スレーブチップのチップ１のチップ
イネーブル信号入力端子ＣＥ１の電位レベル（ノードＰ
１の電位レベル）は、時刻ｔ４から時間τ０後の時刻ｔ
５において、活性状態（“Ｈ”レベル）となる。
プ３のチップイネーブル信号入力端子ＣＥ３の電位レベ
ル（ノードＰ３の電位レベル）は、時刻ｔ４から時間３
×τ０後の時刻ｔ７において不活性状態（“Ｌ”レベ
ル）となる。一方、スレーブチップのチップ１のチップ
イネーブル信号入力端子ＣＥ１の電位レベル（ノードＰ
１の電位レベル）は、時刻ｔ４から時間τ０後の時刻ｔ
５において、活性状態（“Ｈ”レベル）となる。
【００１８】さらに、チップ１は、時刻ｔ５から一定時
間（τ０）後の時刻ｔ６において、データをデータ入出
力端子ＤＱｃ１に出力する。
間（τ０）後の時刻ｔ６において、データをデータ入出
力端子ＤＱｃ１に出力する。
【００１９】上述したとおり、バスマスタのチップ０
は、データバスＢＵＳを通じて、チップ３がデータを出
力し始めてから時間３×τ０後に、チップ３の出力した
データを受取る。また、バスマスタのチップ０は、スレ
ーブチップのチップ１がデータを出力し始めた後、時間
τ０後にそのデータを受取る。
は、データバスＢＵＳを通じて、チップ３がデータを出
力し始めてから時間３×τ０後に、チップ３の出力した
データを受取る。また、バスマスタのチップ０は、スレ
ーブチップのチップ１がデータを出力し始めた後、時間
τ０後にそのデータを受取る。
【００２０】ところが、スレーブチップのチップ１は、
バスマスタチップ０に近いため、スレーブチップのチッ
プ１からのデータは、より速くバスマスタのチップ０に
到達することになる。そのため、バスマスタのチップ０
が、スレーブチップのチップ３の出力したデータを受取
っている途中に、スレーブチップのチップ１からのデー
タがバスマスタに到達し、データが衝突してしまうとい
う問題がある。
バスマスタチップ０に近いため、スレーブチップのチッ
プ１からのデータは、より速くバスマスタのチップ０に
到達することになる。そのため、バスマスタのチップ０
が、スレーブチップのチップ３の出力したデータを受取
っている途中に、スレーブチップのチップ１からのデー
タがバスマスタに到達し、データが衝突してしまうとい
う問題がある。
【００２１】上記のようなデータの衝突を避けるための
方法として、特開平５−２５０２８０号公報中には、ス
レーブチップからのデータの出力を、バスマスタから最
遠端のチップで折返したスタート信号で開始する構成が
開示されている。
方法として、特開平５−２５０２８０号公報中には、ス
レーブチップからのデータの出力を、バスマスタから最
遠端のチップで折返したスタート信号で開始する構成が
開示されている。
【００２２】しかしながら、この方法では、１個のスタ
ート信号を各スレーブチップに入力し、各スレーブチッ
プはそれぞれ個別の遅延時間の後、データを出力する構
成となっている。このため、１回のスタート信号によっ
て、すべてのスレーブチップのデータを読出す（あるい
は書込む）こととなり、１個のスレーブチップのみを選
択してデータを読出す（あるいは書込む）ことはできな
いという問題がある。
ート信号を各スレーブチップに入力し、各スレーブチッ
プはそれぞれ個別の遅延時間の後、データを出力する構
成となっている。このため、１回のスタート信号によっ
て、すべてのスレーブチップのデータを読出す（あるい
は書込む）こととなり、１個のスレーブチップのみを選
択してデータを読出す（あるいは書込む）ことはできな
いという問題がある。
【００２３】この発明は、上記のような問題点を解決す
るためになされたものであって、その目的は、マスタ回
路が、複数のスレーブ回路との間でデータをやり取りす
るシステムにおいて、任意の１つのスレーブ回路を選択
する動作を順次に行なった場合でも、スレーブ回路から
出力されるデータの衝突を回避することが可能な選択回
路を提供することである。
るためになされたものであって、その目的は、マスタ回
路が、複数のスレーブ回路との間でデータをやり取りす
るシステムにおいて、任意の１つのスレーブ回路を選択
する動作を順次に行なった場合でも、スレーブ回路から
出力されるデータの衝突を回避することが可能な選択回
路を提供することである。
【００２４】この発明の他の目的は、マスタ回路が複数
のスレーブ回路との間でデータのやり取りをする場合に
おいても、スレーブ回路を選択するためのバス本数を増
加させることなく、より簡易な構成でスレーブ回路の選
択動作を実現することが可能な選択回路を提供すること
である。
のスレーブ回路との間でデータのやり取りをする場合に
おいても、スレーブ回路を選択するためのバス本数を増
加させることなく、より簡易な構成でスレーブ回路の選
択動作を実現することが可能な選択回路を提供すること
である。
【００２５】
【課題を解決するための手段】請求項１記載の選択回路
は、マスタ回路からの制御信号に応じて、２つのパルス
信号を含む選択信号を出力する選択信号発生手段と、第
１配線部分と第２配線部分とに分割され、第１配線部分
と第２配線部分の境界部で折り畳まれた信号配線と、信
号配線により伝達される信号に応じて選択される複数の
スレーブ回路にそれぞれ対応して設けられ、信号配線の
対応する位置にそれぞれ配置される選択手段とを備え、
選択信号発生手段は、特定の選択手段に対応するスレー
ブ回路を選択する場合、パルス信号が特定の選択手段か
ら第１配線部分を通過して境界部を経由し、再び第２配
線部分を通過して特定の選択手段に到達するまでの伝搬
遅延時間分の間隔を有するように、２つのパルス信号を
信号配線の一端に出力し、選択手段は、第１配線部分か
らのパルス信号と第２配線部分からのパルス信号が、と
もに活性状態であることに応じて対応するスレーブ回路
を選択する。
は、マスタ回路からの制御信号に応じて、２つのパルス
信号を含む選択信号を出力する選択信号発生手段と、第
１配線部分と第２配線部分とに分割され、第１配線部分
と第２配線部分の境界部で折り畳まれた信号配線と、信
号配線により伝達される信号に応じて選択される複数の
スレーブ回路にそれぞれ対応して設けられ、信号配線の
対応する位置にそれぞれ配置される選択手段とを備え、
選択信号発生手段は、特定の選択手段に対応するスレー
ブ回路を選択する場合、パルス信号が特定の選択手段か
ら第１配線部分を通過して境界部を経由し、再び第２配
線部分を通過して特定の選択手段に到達するまでの伝搬
遅延時間分の間隔を有するように、２つのパルス信号を
信号配線の一端に出力し、選択手段は、第１配線部分か
らのパルス信号と第２配線部分からのパルス信号が、と
もに活性状態であることに応じて対応するスレーブ回路
を選択する。
【００２６】請求項２記載の選択回路は、マスタ回路か
らの制御信号に応じて、２つのパルス信号を含む選択信
号を出力する選択信号発生手段と、Ｌ＝２×ｎ×ＵＬ
（ｎ：自然数、ＵＬ：所定の単位長さ）の長さを有する
信号配線とを備え、信号配線は、一端から長さｎ×ＵＬ
を有する第１配線部分と、第１配線部分に対して折り畳
まれた長さｎ×ＵＬを有する第２配線部分とを含み、信
号配線により伝達される信号に応じて選択されるｍ個
（ｍ：自然数、ｍ＜ｎ）のスレーブ回路にそれぞれ対応
して設けられる選択手段とをさらに備え、選択手段のう
ちｉ番目（ｉ：自然数）の選択手段は、信号配線の折り
畳まれた位置から信号配線に沿って、各選択手段ごとに
割当てられた対応する距離ｊ×ＵＬ（ｊ：自然数）の位
置に配置され、選択信号発生手段は、ＵＬの長さをパル
ス信号が伝達する所要時間をτとするとき、ｉ番目の選
択手段に対応するスレーブ回路を選択する場合、２つの
パルス信号を時間間隔２×ｊ×τで信号配線の一端に出
力し、選択手段は、第１配線部分からのパルス信号と第
２配線部分からのパルス信号が、ともに活性状態である
ことに応じて対応するスレーブ回路を選択する。
らの制御信号に応じて、２つのパルス信号を含む選択信
号を出力する選択信号発生手段と、Ｌ＝２×ｎ×ＵＬ
（ｎ：自然数、ＵＬ：所定の単位長さ）の長さを有する
信号配線とを備え、信号配線は、一端から長さｎ×ＵＬ
を有する第１配線部分と、第１配線部分に対して折り畳
まれた長さｎ×ＵＬを有する第２配線部分とを含み、信
号配線により伝達される信号に応じて選択されるｍ個
（ｍ：自然数、ｍ＜ｎ）のスレーブ回路にそれぞれ対応
して設けられる選択手段とをさらに備え、選択手段のう
ちｉ番目（ｉ：自然数）の選択手段は、信号配線の折り
畳まれた位置から信号配線に沿って、各選択手段ごとに
割当てられた対応する距離ｊ×ＵＬ（ｊ：自然数）の位
置に配置され、選択信号発生手段は、ＵＬの長さをパル
ス信号が伝達する所要時間をτとするとき、ｉ番目の選
択手段に対応するスレーブ回路を選択する場合、２つの
パルス信号を時間間隔２×ｊ×τで信号配線の一端に出
力し、選択手段は、第１配線部分からのパルス信号と第
２配線部分からのパルス信号が、ともに活性状態である
ことに応じて対応するスレーブ回路を選択する。
【００２７】請求項３記載の選択回路は、請求項２記載
の選択回路の構成に加えて、信号配線の他端に接続し、
受けたパルス信号を反射しない無反射手段をさらに備え
る。
の選択回路の構成に加えて、信号配線の他端に接続し、
受けたパルス信号を反射しない無反射手段をさらに備え
る。
【００２８】請求項４記載の選択回路は、請求項３記載
の選択回路の構成において、選択手段は、一方の入力に
第１配線部分からの信号を受け、他方の入力に第２配線
部分からの信号を受けるＡＮＤゲートである。
の選択回路の構成において、選択手段は、一方の入力に
第１配線部分からの信号を受け、他方の入力に第２配線
部分からの信号を受けるＡＮＤゲートである。
【００２９】請求項５記載の選択回路は、請求項３記載
の選択回路の構成において、選択手段は、第１配線部分
からの信号に応じて、第２配線部分からの信号を受ける
Ｄフリップフロップである。
の選択回路の構成において、選択手段は、第１配線部分
からの信号に応じて、第２配線部分からの信号を受ける
Ｄフリップフロップである。
【００３０】請求項６記載の選択回路は、マスタ回路か
らの制御信号に応じて、２つのパルス信号を含む選択信
号を出力する選択信号発生手段と、中央部において第１
配線部分と第２配線部分とに折り畳まれた信号配線と、
信号配線により伝達される信号に応じて選択される複数
のスレーブ回路にそれぞれ対応して設けられる複数の選
択手段とをさらに備え、複数の選択手段は、信号配線の
折り畳まれた位置から信号配線に沿って所定の距離Ｌｐ
の位置から順次等間隔ＤＬで配置され、選択信号発生手
段は、選択手段のうち信号配線の折り畳まれた位置から
ｊ番目の位置に配置されたスレーブ回路を選択する場
合、Ｌｐの長さをパルス信号が伝達する所要時間をτ
１、ＤＬの長さをパルス信号が伝達する所要時間をτ２
とするとき、２つのパルス信号を時間間隔２×｛τ１＋
τ２×（ｊ−１）｝で信号配線の一端に出力し、選択手
段は、第１配線部分からのパルス信号と第２配線部分か
らのパルス信号が、ともに活性状態であることに応じて
対応するスレーブ回路を選択する。
らの制御信号に応じて、２つのパルス信号を含む選択信
号を出力する選択信号発生手段と、中央部において第１
配線部分と第２配線部分とに折り畳まれた信号配線と、
信号配線により伝達される信号に応じて選択される複数
のスレーブ回路にそれぞれ対応して設けられる複数の選
択手段とをさらに備え、複数の選択手段は、信号配線の
折り畳まれた位置から信号配線に沿って所定の距離Ｌｐ
の位置から順次等間隔ＤＬで配置され、選択信号発生手
段は、選択手段のうち信号配線の折り畳まれた位置から
ｊ番目の位置に配置されたスレーブ回路を選択する場
合、Ｌｐの長さをパルス信号が伝達する所要時間をτ
１、ＤＬの長さをパルス信号が伝達する所要時間をτ２
とするとき、２つのパルス信号を時間間隔２×｛τ１＋
τ２×（ｊ−１）｝で信号配線の一端に出力し、選択手
段は、第１配線部分からのパルス信号と第２配線部分か
らのパルス信号が、ともに活性状態であることに応じて
対応するスレーブ回路を選択する。
【００３１】請求項７記載の選択回路は、請求項６記載
の選択回路の構成に加えて、信号配線の他端に接続し、
受けたパルス信号を反射しない無反射手段をさらに備え
る。
の選択回路の構成に加えて、信号配線の他端に接続し、
受けたパルス信号を反射しない無反射手段をさらに備え
る。
【００３２】請求項８記載の選択回路は、請求項７記載
の選択回路の構成において、選択手段は、一方の入力に
第１配線部分からの信号を受け、他方の入力に第２配線
部分からの信号を受けるＡＮＤゲートである。
の選択回路の構成において、選択手段は、一方の入力に
第１配線部分からの信号を受け、他方の入力に第２配線
部分からの信号を受けるＡＮＤゲートである。
【００３３】請求項９記載の選択回路は、請求項７記載
の選択回路の構成において、選択手段は、第１配線部分
からの信号に応じて、第２配線部分からの信号を受ける
Ｄフリップフロップである。
の選択回路の構成において、選択手段は、第１配線部分
からの信号に応じて、第２配線部分からの信号を受ける
Ｄフリップフロップである。
【００３４】
［実施の形態１］図１は、本発明の実施の形態１の選択
回路１０００の構成を示す概略ブロック図である。
回路１０００の構成を示す概略ブロック図である。
【００３５】以下では、説明の簡単のために、１つのマ
スタ回路が、３つのスレーブ回路（チップ１〜チップ
３）との間でデータのやり取りを行なう場合の構成につ
いて説明することにする。
スタ回路が、３つのスレーブ回路（チップ１〜チップ
３）との間でデータのやり取りを行なう場合の構成につ
いて説明することにする。
【００３６】選択回路１０００は、バスマスタのチップ
０から選択信号線ＣＭを通して送られてくる、スレーブ
チップのチップ１〜チップ３のいずれを選択するかを示
す信号に応じて、時間９×τ０内に、選択するスレーブ
チップに応じて、それぞれ、６×τ０、４×τ０および
２×τ０の間隔で、時間τ０幅の２つのパルス（“Ｈ”
レベルのパルス）を選択信号線ＣＥＬに出力する選択信
号発生回路Ｓ２を含む。
０から選択信号線ＣＭを通して送られてくる、スレーブ
チップのチップ１〜チップ３のいずれを選択するかを示
す信号に応じて、時間９×τ０内に、選択するスレーブ
チップに応じて、それぞれ、６×τ０、４×τ０および
２×τ０の間隔で、時間τ０幅の２つのパルス（“Ｈ”
レベルのパルス）を選択信号線ＣＥＬに出力する選択信
号発生回路Ｓ２を含む。
【００３７】選択回路１０００は、さらに、選択信号発
生回路Ｓ２から、各スレーブチップに対して延在した
後、折返されて、再び選択信号発生回路Ｓ２側まで延在
する選択信号線ＣＥＬと、各スレーブチップに対応して
設けられるＤ−フリップフロップ回路Ｄ−ＦＦ１〜Ｄ−
ＦＦ３と、信号線ＣＥＬの選択信号発生回路Ｓ２と接続
する側とは反対の終端に接続される抵抗体Ｒｔを含む。
ここで、抵抗体Ｒｔの抵抗値は、選択信号線ＣＥＬの特
性インピーダンスと一致しているものとする。
生回路Ｓ２から、各スレーブチップに対して延在した
後、折返されて、再び選択信号発生回路Ｓ２側まで延在
する選択信号線ＣＥＬと、各スレーブチップに対応して
設けられるＤ−フリップフロップ回路Ｄ−ＦＦ１〜Ｄ−
ＦＦ３と、信号線ＣＥＬの選択信号発生回路Ｓ２と接続
する側とは反対の終端に接続される抵抗体Ｒｔを含む。
ここで、抵抗体Ｒｔの抵抗値は、選択信号線ＣＥＬの特
性インピーダンスと一致しているものとする。
【００３８】このような構成とすることで、選択信号発
生回路Ｓ２から出力されたパルス信号は、他端の抵抗体
Ｒｔの部分で完全に吸収され、選択信号線ＣＥＬの他端
でのパルス信号の反射は発生しない。
生回路Ｓ２から出力されたパルス信号は、他端の抵抗体
Ｒｔの部分で完全に吸収され、選択信号線ＣＥＬの他端
でのパルス信号の反射は発生しない。
【００３９】Ｄ−フリップフロップ回路Ｄ−ＦＦ１のト
リガ端子は、バスマスタのチップ０（または選択信号発
生回路Ｓ２）からの信号の伝播遅延がτ０になる部分
で、選択信号線ＣＥＬに接続する。同様に、Ｄ−フリッ
プフロップ回路Ｄ−ＦＦ２のトリガ端子は、伝達遅延が
２×τ０、Ｄ−フリップフロップ回路Ｄ−ＦＦ３のトリ
ガ端子は、伝達遅延が３×τ０になるところに接続して
いるものとする。
リガ端子は、バスマスタのチップ０（または選択信号発
生回路Ｓ２）からの信号の伝播遅延がτ０になる部分
で、選択信号線ＣＥＬに接続する。同様に、Ｄ−フリッ
プフロップ回路Ｄ−ＦＦ２のトリガ端子は、伝達遅延が
２×τ０、Ｄ−フリップフロップ回路Ｄ−ＦＦ３のトリ
ガ端子は、伝達遅延が３×τ０になるところに接続して
いるものとする。
【００４０】Ｄ−フリップフロップ回路Ｄ−ＦＦ１のデ
ータ端子Ｄは、バスマスタのチップ０（または選択信号
発生回路Ｓ２）からの信号の伝播遅延が７×τ０になる
部分で選択信号線ＣＥＬに接続する。同様にして、Ｄ−
フリップフロップ回路Ｄ−ＦＦ２のデータ端子は、伝播
遅延が６×τ０、Ｄ−フリップフロップ回路Ｄ−ＦＦ３
のデータ端子は、伝播遅延が５×τ０になるところに接
続するものとする。
ータ端子Ｄは、バスマスタのチップ０（または選択信号
発生回路Ｓ２）からの信号の伝播遅延が７×τ０になる
部分で選択信号線ＣＥＬに接続する。同様にして、Ｄ−
フリップフロップ回路Ｄ−ＦＦ２のデータ端子は、伝播
遅延が６×τ０、Ｄ−フリップフロップ回路Ｄ−ＦＦ３
のデータ端子は、伝播遅延が５×τ０になるところに接
続するものとする。
【００４１】Ｄ−フリップフロップ回路Ｄ−ＦＦ１〜Ｆ
Ｆ３の出力端子Ｑは、それぞれ対応するスレーブチップ
のチップ１〜チップ３のチップイネーブル端子ＣＥ１〜
ＣＥ３に接続する。
Ｆ３の出力端子Ｑは、それぞれ対応するスレーブチップ
のチップ１〜チップ３のチップイネーブル端子ＣＥ１〜
ＣＥ３に接続する。
【００４２】図２は、図１に示した選択信号発生回路Ｓ
２の構成を示す概略ブロック図である。
２の構成を示す概略ブロック図である。
【００４３】以下では、バスマスタのチップ０から出力
される信号ＣＭは、選択信号発生回路Ｓ２を活性化する
ための信号ＣＭＡと、いずれのスレーブチップを選択す
るかを指定するアドレス信号ＣＭ０〜ＣＭ１とを含むも
のとする。
される信号ＣＭは、選択信号発生回路Ｓ２を活性化する
ための信号ＣＭＡと、いずれのスレーブチップを選択す
るかを指定するアドレス信号ＣＭ０〜ＣＭ１とを含むも
のとする。
【００４４】選択信号発生回路Ｓ２は、信号ＣＭＡによ
り活性化され、時間τ０のパルス信号を発生するワンシ
ョットパルス発生回路１００と、ワンショット発生回路
１００の出力を受けて、時間２×τ０だけ遅延して出力
する遅延回路１０２と、遅延回路１０２の出力を受け
て、さらに時間２×τ０だけ遅延して出力する遅延回路
１０４と、遅延回路１０４の出力を受けて、さらに時間
２×τ０だけ遅延して出力する遅延回路１０６と、ワン
ショットパルス発生回路１００の出力、遅延回路１０２
の出力、遅延回路１０４の出力および遅延回路１０６の
出力を受けて、第１および第２のパルス信号を選択信号
線ＣＥＬに出力する選択パルス発生回路１１０と、信号
ＣＭ０およびＣＭ１を受けて、選択パルス発生回路１１
０に対して、デコードした信号を出力するデコーダ１０
８とを含む。
り活性化され、時間τ０のパルス信号を発生するワンシ
ョットパルス発生回路１００と、ワンショット発生回路
１００の出力を受けて、時間２×τ０だけ遅延して出力
する遅延回路１０２と、遅延回路１０２の出力を受け
て、さらに時間２×τ０だけ遅延して出力する遅延回路
１０４と、遅延回路１０４の出力を受けて、さらに時間
２×τ０だけ遅延して出力する遅延回路１０６と、ワン
ショットパルス発生回路１００の出力、遅延回路１０２
の出力、遅延回路１０４の出力および遅延回路１０６の
出力を受けて、第１および第２のパルス信号を選択信号
線ＣＥＬに出力する選択パルス発生回路１１０と、信号
ＣＭ０およびＣＭ１を受けて、選択パルス発生回路１１
０に対して、デコードした信号を出力するデコーダ１０
８とを含む。
【００４５】選択パルス発生回路１１０は、さらに、ワ
ンショットパルス発生回路１００の出力を一方の入力
に、他方に“Ｈ”レベルの信号（電源電位Ｖｃｃの電位
レベル）を受け、出力ノードが配線ＣＥＬと接続するＮ
ＡＮＤ回路１１２と、遅延回路１０２の出力を一方の入
力ノードに受け、デコーダ１０８からのデコード信号を
他方の入力に受け、出力ノードが信号配線ＣＥＬと接続
するＮＡＮＤ回路１１４と、遅延回路１０４の出力を一
方の入力に受け、デコーダ１０８からのデコード信号を
他方の入力に受けて、出力ノードが信号配線ＣＥＬと接
続するＮＡＮＤ回路１１６と、遅延回路１０６からの出
力を一方の入力に受け、デコーダ１０８からのデコード
信号を他方の入力ノードに受けて、出力ノードが信号配
線ＣＥＬと接続するＮＡＮＤ回路１１８とを含む。
ンショットパルス発生回路１００の出力を一方の入力
に、他方に“Ｈ”レベルの信号（電源電位Ｖｃｃの電位
レベル）を受け、出力ノードが配線ＣＥＬと接続するＮ
ＡＮＤ回路１１２と、遅延回路１０２の出力を一方の入
力ノードに受け、デコーダ１０８からのデコード信号を
他方の入力に受け、出力ノードが信号配線ＣＥＬと接続
するＮＡＮＤ回路１１４と、遅延回路１０４の出力を一
方の入力に受け、デコーダ１０８からのデコード信号を
他方の入力に受けて、出力ノードが信号配線ＣＥＬと接
続するＮＡＮＤ回路１１６と、遅延回路１０６からの出
力を一方の入力に受け、デコーダ１０８からのデコード
信号を他方の入力ノードに受けて、出力ノードが信号配
線ＣＥＬと接続するＮＡＮＤ回路１１８とを含む。
【００４６】したがって、選択信号発生回路Ｓ２は、バ
スマスタのチップ０から出力される信号ＣＭＡに応じ
て、ワンショットパルス発生回路１００から出力される
パルス信号を、ＮＡＮＤ回路１１２を介して、信号配線
ＣＥＬに出力した後、デコーダ１０８に与えられるアド
レス信号ＣＭ０，ＣＭ１に応じて、遅延回路１０２から
出力される時間２×τ０だけ遅延したパルス信号か、遅
延回路１０４から出力される時間４×τ０だけ遅延した
パルス信号か、遅延回路１０６から出力される時間６×
τ０だけ遅延したパルス信号かのいずれかを選択信号配
線ＣＥＬに対して出力することになる。
スマスタのチップ０から出力される信号ＣＭＡに応じ
て、ワンショットパルス発生回路１００から出力される
パルス信号を、ＮＡＮＤ回路１１２を介して、信号配線
ＣＥＬに出力した後、デコーダ１０８に与えられるアド
レス信号ＣＭ０，ＣＭ１に応じて、遅延回路１０２から
出力される時間２×τ０だけ遅延したパルス信号か、遅
延回路１０４から出力される時間４×τ０だけ遅延した
パルス信号か、遅延回路１０６から出力される時間６×
τ０だけ遅延したパルス信号かのいずれかを選択信号配
線ＣＥＬに対して出力することになる。
【００４７】図３は、図１に示した選択回路１０００の
動作を説明するためのタイミングチャートである。
動作を説明するためのタイミングチャートである。
【００４８】バスマスタのチップ０が、スレーブチップ
のチップ２を選択し、データを受取る場合、選択信号発
生回路Ｓ２は、時刻ｔ０においてパルス信号を出力した
後、時間４×τ０の間隔をおいて、幅τ０の第２のパル
ス信号を選択信号線ＣＥＬに対して出力する。このと
き、スレーブチップのチップ２に対応して設けられてい
るＤ−フリップフロップ回路Ｄ−ＦＦ２のトリガ端子に
は、第１のパルスが、時刻ｔ０から時間２×τ０後の時
刻ｔ２に、第２のパルスが、時刻ｔ０から時間６×τ０
後の時刻ｔ６に到達する。
のチップ２を選択し、データを受取る場合、選択信号発
生回路Ｓ２は、時刻ｔ０においてパルス信号を出力した
後、時間４×τ０の間隔をおいて、幅τ０の第２のパル
ス信号を選択信号線ＣＥＬに対して出力する。このと
き、スレーブチップのチップ２に対応して設けられてい
るＤ−フリップフロップ回路Ｄ−ＦＦ２のトリガ端子に
は、第１のパルスが、時刻ｔ０から時間２×τ０後の時
刻ｔ２に、第２のパルスが、時刻ｔ０から時間６×τ０
後の時刻ｔ６に到達する。
【００４９】Ｄ−フリップフロップ回路Ｄ−ＦＦ２のデ
ータ端子には、時刻ｔ０から時間６×τ０後の時刻ｔ６
に第１のパルスが到達し、時刻ｔ０から時間８×τ０後
の時刻ｔ８に第２のパルスが到達する。
ータ端子には、時刻ｔ０から時間６×τ０後の時刻ｔ６
に第１のパルスが到達し、時刻ｔ０から時間８×τ０後
の時刻ｔ８に第２のパルスが到達する。
【００５０】Ｄ−フリップフロップ回路Ｄ−ＦＦ２の出
力端子の電位レベルは、時刻ｔ２において、トリガ端子
に第１のパルスが到達したときには、データ端子の電位
レベルが“Ｌ”レベルであるため、“Ｌ”レベルのまま
に保持される。
力端子の電位レベルは、時刻ｔ２において、トリガ端子
に第１のパルスが到達したときには、データ端子の電位
レベルが“Ｌ”レベルであるため、“Ｌ”レベルのまま
に保持される。
【００５１】このため、スレーブチップのチップ２のチ
ップイネーブル信号入力端子の電位レベルが“Ｌ”レベ
ルに保たれるため、この時点では、チップ２は選択され
ない。
ップイネーブル信号入力端子の電位レベルが“Ｌ”レベ
ルに保たれるため、この時点では、チップ２は選択され
ない。
【００５２】時刻ｔ０から時間６τ０後の時刻ｔ６にお
いて、Ｄ−フリップフロップ回路Ｄ−ＦＦ２のトリガ端
子に第２のパルスが到達したとき、第１のパルス信号
が、Ｄ−フリップフロップ回路Ｄ−ＦＦ２のデータ端子
に到達している。このため、この時刻において、トリガ
端子およびデータ端子がともに“Ｈ”レベルとなってい
ることになり、Ｄ−フリップフロップ回路Ｄ−ＦＦ２の
出力端子Ｑの電位レベルは“Ｈ”レベルとなる。これに
より、スレーブチップのチップ２のチップイネーブル信
号入力端子の電位レベルが“Ｈ”レベルに駆動され、チ
ップ２が選択される。
いて、Ｄ−フリップフロップ回路Ｄ−ＦＦ２のトリガ端
子に第２のパルスが到達したとき、第１のパルス信号
が、Ｄ−フリップフロップ回路Ｄ−ＦＦ２のデータ端子
に到達している。このため、この時刻において、トリガ
端子およびデータ端子がともに“Ｈ”レベルとなってい
ることになり、Ｄ−フリップフロップ回路Ｄ−ＦＦ２の
出力端子Ｑの電位レベルは“Ｈ”レベルとなる。これに
より、スレーブチップのチップ２のチップイネーブル信
号入力端子の電位レベルが“Ｈ”レベルに駆動され、チ
ップ２が選択される。
【００５３】チップ２はチップイネーブル信号入力端子
が“Ｈ”レベルとなったことで、時刻ｔ６から時間τ０
後の時刻ｔ７において、データを出力し始め、以後時間
９×τ０の間データの出力を継続する。
が“Ｈ”レベルとなったことで、時刻ｔ６から時間τ０
後の時刻ｔ７において、データを出力し始め、以後時間
９×τ０の間データの出力を継続する。
【００５４】時刻ｔ０から時刻ｔ７までの期間におい
て、スレーブチップのチップ１およびチップ３に対応し
て設けられたＤ−フリップフロップ回路Ｄ−ＦＦ１およ
びＤ−ＦＦ２のデータ端子およびトリガ端子にもそれぞ
れパルス信号が入力する。しかしながら、第１および第
２のパルス信号の間隔がそれぞれ６×τ０および２×τ
０でないと、Ｄ−フリップフロップ回路Ｄ−ＦＦ１また
はＤ−ＦＦ２のデータ端子とトリガ端子との電位レベル
が、同時に“Ｈ”レベルとなることがない。このため、
チップ２を選択する場合、すなわち２つのパルス信号の
間隔が４×τ０の場合は、チップ１またはチップ３は選
択されない。
て、スレーブチップのチップ１およびチップ３に対応し
て設けられたＤ−フリップフロップ回路Ｄ−ＦＦ１およ
びＤ−ＦＦ２のデータ端子およびトリガ端子にもそれぞ
れパルス信号が入力する。しかしながら、第１および第
２のパルス信号の間隔がそれぞれ６×τ０および２×τ
０でないと、Ｄ−フリップフロップ回路Ｄ−ＦＦ１また
はＤ−ＦＦ２のデータ端子とトリガ端子との電位レベル
が、同時に“Ｈ”レベルとなることがない。このため、
チップ２を選択する場合、すなわち２つのパルス信号の
間隔が４×τ０の場合は、チップ１またはチップ３は選
択されない。
【００５５】スレーブチップのチップ２から出力された
データが最初に、バスマスタのチップ０に到達するまで
の時間Ｔｄは、チップ０がチップ２の選択動作を開始し
た時刻ｔ０を基準とすると、以下のとおりである。
データが最初に、バスマスタのチップ０に到達するまで
の時間Ｔｄは、チップ０がチップ２の選択動作を開始し
た時刻ｔ０を基準とすると、以下のとおりである。
【００５６】 Ｔｄ＝Ｔ１（始めのパルスがＤ−フリップフロップ回路Ｄ−ＦＦ２のデータ端 子に到達するまでの時間）＋Ｔ２（チップ２が選択されてからデータが出力され るまでの時間）＋Ｔ３（データがチップ０に到達するまでの時間） ＝６τ０＋τ０＋２τ０ ＝９τ０ 同様のことを、チップ１が選択される場合、すなわち、
選択パルス発生回路Ｓ２から時間間隔６τ０で２つのパ
ルスが出力される場合、以下のようになる。
選択パルス発生回路Ｓ２から時間間隔６τ０で２つのパ
ルスが出力される場合、以下のようになる。
【００５７】 Ｔｄ＝Ｔ１＋Ｔ２＋Ｔ３ ＝７τ０＋τ０＋τ０ ＝９τ０ また、チップ３が選択される場合、すなわち、選択パル
ス発生回路Ｓ２から時間間隔２τ０の２つのパルスが出
力される場合は、以下のとおりである。
ス発生回路Ｓ２から時間間隔２τ０の２つのパルスが出
力される場合は、以下のとおりである。
【００５８】 Ｔｄ＝Ｔ１＋Ｔ２＋Ｔ３ ＝５τ０＋τ０＋３τ０ ＝９τ０ すなわち、チップ０，チップ１，チップ２のいずれの場
合にも、時間Ｔｄは常に一定となる。
合にも、時間Ｔｄは常に一定となる。
【００５９】したがって、図３に示したとおり、チップ
セレクト信号発生回路Ｓ２が、時刻ｔ０においてチップ
２を選択する信号を出力した後、時間９τ０の時刻ｔ８
において、チップ３も選択する信号を出力し、さらに時
刻ｔ８から時間９τ０後の時刻ｔ１３において、チップ
１を選択する信号を出力した場合でも、チップ１〜チッ
プ３の出力がデータバスＢＵＳ上で衝突することがな
い。
セレクト信号発生回路Ｓ２が、時刻ｔ０においてチップ
２を選択する信号を出力した後、時間９τ０の時刻ｔ８
において、チップ３も選択する信号を出力し、さらに時
刻ｔ８から時間９τ０後の時刻ｔ１３において、チップ
１を選択する信号を出力した場合でも、チップ１〜チッ
プ３の出力がデータバスＢＵＳ上で衝突することがな
い。
【００６０】つまりバスマスタのチップ０と、スレーブ
チップのチップ１〜チップ３の間で、正確かつ高速のデ
ータのやり取りを行なうことができる。
チップのチップ１〜チップ３の間で、正確かつ高速のデ
ータのやり取りを行なうことができる。
【００６１】しかも、選択パルス発生回路Ｓ２が、選択
信号線ＣＥＬに与える２つのパルス信号のパルス間隔に
応じて、複数のスレーブチップのチップ１〜チップ３の
うち１つのスレーブチップを選択してデータを出力させ
ることが可能である。
信号線ＣＥＬに与える２つのパルス信号のパルス間隔に
応じて、複数のスレーブチップのチップ１〜チップ３の
うち１つのスレーブチップを選択してデータを出力させ
ることが可能である。
【００６２】以上の説明においては、説明を簡単にする
ために、選択信号発生回路Ｓ２から、スレーブチップの
チップ１までのパルス信号の遅延時間がτ０であるもの
として説明を行なった。
ために、選択信号発生回路Ｓ２から、スレーブチップの
チップ１までのパルス信号の遅延時間がτ０であるもの
として説明を行なった。
【００６３】しかしながら、上述の説明からわかるよう
に、本発明は、このような場合に限定されるものではな
い。
に、本発明は、このような場合に限定されるものではな
い。
【００６４】さらに、以上の説明では、各スレーブチッ
プは、等間隔で配置されるものとしたが、本発明は、こ
のような場合に限定されるものでもない。
プは、等間隔で配置されるものとしたが、本発明は、こ
のような場合に限定されるものでもない。
【００６５】その理由は、たとえば、スレーブチップの
チップ１を選択するための２つのパルス信号の間隔は、
ノードＰ１０から選択信号線ＣＥＬが折返されている地
点までの伝播遅延時間により決定されるからである。
チップ１を選択するための２つのパルス信号の間隔は、
ノードＰ１０から選択信号線ＣＥＬが折返されている地
点までの伝播遅延時間により決定されるからである。
【００６６】また、各スレーブチップに対して、その対
応するチップセレクト信号を出力するＤ−フリップフロ
ップ回路Ｄ−ＦＦ１〜Ｄ−ＦＦ３を用いる場合は、図１
に示したとおり、選択信号線ＣＥＬの折返し点から、最
も近いスレーブチップ、図１の場合はスレーブチップの
チップ３までの伝播遅延時間を他のスレーブチップ間の
伝播遅延時間よりも時間αだけ短くなるように設定する
ことがより好ましい。
応するチップセレクト信号を出力するＤ−フリップフロ
ップ回路Ｄ−ＦＦ１〜Ｄ−ＦＦ３を用いる場合は、図１
に示したとおり、選択信号線ＣＥＬの折返し点から、最
も近いスレーブチップ、図１の場合はスレーブチップの
チップ３までの伝播遅延時間を他のスレーブチップ間の
伝播遅延時間よりも時間αだけ短くなるように設定する
ことがより好ましい。
【００６７】図４は、この時間αが０の場合と、αがパ
ルス幅のτ０の半分である場合とについて、スレーブチ
ップのチップ１に対応して設けられたＤ−フリップフロ
ップ回路Ｄ−ＦＦ１のデータ端子とトリガ端子に入力す
る信号のタイミングをより詳しく示すタイミングチャー
トである。
ルス幅のτ０の半分である場合とについて、スレーブチ
ップのチップ１に対応して設けられたＤ−フリップフロ
ップ回路Ｄ−ＦＦ１のデータ端子とトリガ端子に入力す
る信号のタイミングをより詳しく示すタイミングチャー
トである。
【００６８】図３において説明したとおり、時間α＝０
の場合、スレーブチップのチップ１を選択するパルス信
号が、選択信号発生回路Ｓ２から出力された場合、ノー
ドＰ１０の電位レベルと、ノードＰ１ｉの電位レベルと
は同時に“Ｈ”レベルに立上がる。
の場合、スレーブチップのチップ１を選択するパルス信
号が、選択信号発生回路Ｓ２から出力された場合、ノー
ドＰ１０の電位レベルと、ノードＰ１ｉの電位レベルと
は同時に“Ｈ”レベルに立上がる。
【００６９】このノードＰ１０の信号レベルの立上がり
のエッジに応答して、ノードＰ１ｉの電位レベルがデー
タ端子から取込まれ、Ｄ−フリップフロップ回路Ｄ−Ｆ
Ｆ１からチップイネーブル信号入力端子Ｃ１に対して活
性な信号が出力される。
のエッジに応答して、ノードＰ１ｉの電位レベルがデー
タ端子から取込まれ、Ｄ−フリップフロップ回路Ｄ−Ｆ
Ｆ１からチップイネーブル信号入力端子Ｃ１に対して活
性な信号が出力される。
【００７０】ここで、α＝τ０／２である場合は、ノー
ドＰ１０の信号レベルの立上がりのエッジにおいて、ノ
ードＰ１ｉの電位レベルは、既に時間αだけ早い時点で
“Ｈ”レベルに立上がっている。
ドＰ１０の信号レベルの立上がりのエッジにおいて、ノ
ードＰ１ｉの電位レベルは、既に時間αだけ早い時点で
“Ｈ”レベルに立上がっている。
【００７１】したがって、上述のとおり、時間αが０で
はなく、たとえば、α＝τ０／２に設定されている場合
は、Ｄ−フリップフロップ回路Ｄ−ＦＦ１からのデータ
出力がより安定に行なわれることになる。
はなく、たとえば、α＝τ０／２に設定されている場合
は、Ｄ−フリップフロップ回路Ｄ−ＦＦ１からのデータ
出力がより安定に行なわれることになる。
【００７２】ここで、時間αの値としては、０よりも大
きく、パルス信号のパルス幅のτ０よりも小さな値であ
れば任意の値を用いることが可能である。
きく、パルス信号のパルス幅のτ０よりも小さな値であ
れば任意の値を用いることが可能である。
【００７３】ただし、上述の議論から明らかなように、
Ｄ−フリップフロップ回路Ｄ−ＦＦ１の動作マージンが
最も大きくなるのは、時間αがパルス幅τ０の半分であ
るときである。
Ｄ−フリップフロップ回路Ｄ−ＦＦ１の動作マージンが
最も大きくなるのは、時間αがパルス幅τ０の半分であ
るときである。
【００７４】［実施の形態２］図５は、本発明の実施の
形態２の選択回路２０００の構成を示す概略ブロック図
である。
形態２の選択回路２０００の構成を示す概略ブロック図
である。
【００７５】選択回路２０００の構成が、実施の形態１
の選択回路１０００の構成と異なる点は、スレーブチッ
プのチップ１〜チップ３に対してそれぞれ設けられてい
るＤ−フリップフロップ回路Ｄ−ＦＦ１〜Ｄ−ＦＦ３
が、それぞれＡＮＤ回路Ｇ１〜Ｇ３となっている点であ
る。
の選択回路１０００の構成と異なる点は、スレーブチッ
プのチップ１〜チップ３に対してそれぞれ設けられてい
るＤ−フリップフロップ回路Ｄ−ＦＦ１〜Ｄ−ＦＦ３
が、それぞれＡＮＤ回路Ｇ１〜Ｇ３となっている点であ
る。
【００７６】その他の点は、図１に示した実施の形態１
の選択回路１０００の構成と同様であるので、同一部分
には同一符号を付してその説明は繰返さない。
の選択回路１０００の構成と同様であるので、同一部分
には同一符号を付してその説明は繰返さない。
【００７７】すなわち、図５に示した実施の形態２の選
択回路では、たとえば、スレーブチップのチップ１に対
応する選択信号線ＣＥＬのノードＰ１０とノードＰ１ｉ
の電位レベルがともに“Ｈ”レベルとなる時間間隔で、
選択信号発生回路Ｓ２から２つのパルスが出力されたと
きに、対応するチップ１のチップイネーブル信号入力端
子ＣＥ１の電位レベルが“Ｈ”レベルとなる。
択回路では、たとえば、スレーブチップのチップ１に対
応する選択信号線ＣＥＬのノードＰ１０とノードＰ１ｉ
の電位レベルがともに“Ｈ”レベルとなる時間間隔で、
選択信号発生回路Ｓ２から２つのパルスが出力されたと
きに、対応するチップ１のチップイネーブル信号入力端
子ＣＥ１の電位レベルが“Ｈ”レベルとなる。
【００７８】他のスレーブチップのチップ２およびチッ
プ３についても同様である。このような構成とすること
で、より簡易な構成で、バスマスタのチップ０と、スレ
ーブチップのチップ１〜チップ３の間で正確かつ高速に
データのやり取りを行なうことができる。しかも、選択
信号線ＣＥＬに与えるパルス信号のパルス間隔に応じ
て、複数のスレーブチップのチップ１〜チップ３のうち
の１つを選択することが可能である。
プ３についても同様である。このような構成とすること
で、より簡易な構成で、バスマスタのチップ０と、スレ
ーブチップのチップ１〜チップ３の間で正確かつ高速に
データのやり取りを行なうことができる。しかも、選択
信号線ＣＥＬに与えるパルス信号のパルス間隔に応じ
て、複数のスレーブチップのチップ１〜チップ３のうち
の１つを選択することが可能である。
【００７９】なお、以上の実施の形態１および実施の形
態２の説明では、選択回路１０００または２０００は、
ＣＰＵとメモリのようにバスマスタのチップと、スレー
ブチップとから構成される場合を例として説明したが、
本発明はこのような場合に限定されることなく、たとえ
ば、メモリデバイス内においてメモリセルの行または列
の選択や、メモリセルブロックの選択などに適用するこ
とも可能である。
態２の説明では、選択回路１０００または２０００は、
ＣＰＵとメモリのようにバスマスタのチップと、スレー
ブチップとから構成される場合を例として説明したが、
本発明はこのような場合に限定されることなく、たとえ
ば、メモリデバイス内においてメモリセルの行または列
の選択や、メモリセルブロックの選択などに適用するこ
とも可能である。
【００８０】
【発明の効果】請求項１記載の選択回路は、折り畳まれ
た１本の信号配線を用いて、マスタ回路から複数のスレ
ーブ回路を任意に選択することが可能である。
た１本の信号配線を用いて、マスタ回路から複数のスレ
ーブ回路を任意に選択することが可能である。
【００８１】しかも、マスタ回路が選択信号を、選択信
号発生手段に出力させてから、マスタ回路がスレーブ回
路が出力したデータを受けるまでの時間は、スレーブ回
路の位置にかかわらず一定であるので、複数のスレーブ
回路から出力されるデータ信号に衝突が生じることがな
い。
号発生手段に出力させてから、マスタ回路がスレーブ回
路が出力したデータを受けるまでの時間は、スレーブ回
路の位置にかかわらず一定であるので、複数のスレーブ
回路から出力されるデータ信号に衝突が生じることがな
い。
【００８２】請求項２記載の選択回路は、折り畳まれた
１本の信号配線を用いて、マスタ回路から複数のスレー
ブ回路を任意に選択することが可能である。
１本の信号配線を用いて、マスタ回路から複数のスレー
ブ回路を任意に選択することが可能である。
【００８３】しかも、マスタ回路が選択信号を、選択信
号発生手段に出力させてから、マスタ回路がスレーブ回
路が出力したデータを受けるまでの時間は、スレーブ回
路の位置にかかわらず一定であるので、複数のスレーブ
回路から出力されるデータ信号に衝突が生じることがな
い。
号発生手段に出力させてから、マスタ回路がスレーブ回
路が出力したデータを受けるまでの時間は、スレーブ回
路の位置にかかわらず一定であるので、複数のスレーブ
回路から出力されるデータ信号に衝突が生じることがな
い。
【００８４】請求項３記載の選択回路においては、信号
配線の他端に無反射手段が接続されているので、信号配
線の他端からパルス信号が反射されず、選択しようとす
るスレーブ回路を確実に選択することが可能である。
配線の他端に無反射手段が接続されているので、信号配
線の他端からパルス信号が反射されず、選択しようとす
るスレーブ回路を確実に選択することが可能である。
【００８５】請求項４記載の選択回路においては、信号
配線に与えられる２つのパルス信号が、選択しようとす
るスレーブ回路の位置において、出会う時点でＡＮＤゲ
ートから活性状態の信号が出力され、対応するスレーブ
回路が選択される。
配線に与えられる２つのパルス信号が、選択しようとす
るスレーブ回路の位置において、出会う時点でＡＮＤゲ
ートから活性状態の信号が出力され、対応するスレーブ
回路が選択される。
【００８６】請求項５記載の選択回路においては、信号
配線に与えられる２つのパルス信号が、選択しようとす
るスレーブ回路の位置において、出会う時点でＤフリッ
プフロップから活性状態の信号が出力され、対応するス
レーブ回路が選択される。
配線に与えられる２つのパルス信号が、選択しようとす
るスレーブ回路の位置において、出会う時点でＤフリッ
プフロップから活性状態の信号が出力され、対応するス
レーブ回路が選択される。
【００８７】請求項６記載の選択回路は、折り畳まれた
１本の信号配線を用いて、マスタ回路から複数のスレー
ブ回路を任意に選択することが可能である。
１本の信号配線を用いて、マスタ回路から複数のスレー
ブ回路を任意に選択することが可能である。
【００８８】しかも、マスタ回路が選択信号を、選択信
号発生手段に出力させてから、マスタ回路がスレーブ回
路が出力したデータを受けるまでの時間は、スレーブ回
路の位置にかかわらず一定であるので、複数のスレーブ
回路から出力されるデータ信号に衝突が生じることがな
い。
号発生手段に出力させてから、マスタ回路がスレーブ回
路が出力したデータを受けるまでの時間は、スレーブ回
路の位置にかかわらず一定であるので、複数のスレーブ
回路から出力されるデータ信号に衝突が生じることがな
い。
【００８９】請求項７記載の選択回路においては、信号
配線の他端に無反射手段が接続されているので、信号配
線の他端からパルス信号が反射されず、選択しようとす
るスレーブ回路を確実に選択することが可能である。
配線の他端に無反射手段が接続されているので、信号配
線の他端からパルス信号が反射されず、選択しようとす
るスレーブ回路を確実に選択することが可能である。
【００９０】請求項８記載の選択回路においては、信号
配線に与えられる２つのパルス信号が、選択しようとす
るスレーブ回路の位置において、出会う時点でＡＮＤゲ
ートから活性状態の信号が出力され、対応するスレーブ
回路が選択される。
配線に与えられる２つのパルス信号が、選択しようとす
るスレーブ回路の位置において、出会う時点でＡＮＤゲ
ートから活性状態の信号が出力され、対応するスレーブ
回路が選択される。
【００９１】請求項９記載の選択回路においては、信号
配線に与えられる２つのパルス信号が、選択しようとす
るスレーブ回路の位置において、出会う時点でＤフリッ
プフロップから活性状態の信号が出力され、対応するス
レーブ回路が選択される。
配線に与えられる２つのパルス信号が、選択しようとす
るスレーブ回路の位置において、出会う時点でＤフリッ
プフロップから活性状態の信号が出力され、対応するス
レーブ回路が選択される。
【図１】 本発明の実施の形態１の選択回路１０００の
構成を示す概略ブロック図である。
構成を示す概略ブロック図である。
【図２】 選択信号発生回路Ｓ２の構成を示す概略ブロ
ック図である。
ック図である。
【図３】 選択回路１０００の動作を説明するためのタ
イミングチャートである。
イミングチャートである。
【図４】 選択回路１０００の動作をより詳細に説明す
るためのタイミングチャートである。
るためのタイミングチャートである。
【図５】 本発明の実施の形態２の選択回路２０００の
構成を示す概略ブロック図である。
構成を示す概略ブロック図である。
【図６】 従来の選択回路の構成を示す概略ブロック図
である。
である。
【図７】 従来の選択回路の動作を説明するためのタイ
ミングチャートである。
ミングチャートである。
ＣＭ 選択信号、ＣＥＬ 選択信号線、Ｄ−ＦＦ１、Ｄ
−ＦＦ２、Ｄ−ＦＦ３Ｄ−フリップフロップ回路、Ｇ
１、Ｇ２、Ｇ３ ＡＮＤゲート、ＣＥ１、ＣＥ２、ＣＥ
３ チップイネーブル信号入力端子、ＢＵＳ データバ
ス、Ｒｔ 抵抗体、Ｓ２ 選択信号発生回路、１００
０、２０００ 選択回路。
−ＦＦ２、Ｄ−ＦＦ３Ｄ−フリップフロップ回路、Ｇ
１、Ｇ２、Ｇ３ ＡＮＤゲート、ＣＥ１、ＣＥ２、ＣＥ
３ チップイネーブル信号入力端子、ＢＵＳ データバ
ス、Ｒｔ 抵抗体、Ｓ２ 選択信号発生回路、１００
０、２０００ 選択回路。
Claims (9)
- 【請求項１】 マスタ回路からの制御信号に応じて、２
つのパルス信号を含む選択信号を出力する選択信号発生
手段と、 第１配線部分と第２配線部分とに分割され、第１配線部
分と第２配線部分の境界部で折り畳まれた信号配線と、 前記信号配線により伝達される信号に応じて選択される
複数のスレーブ回路にそれぞれ対応して設けられ、前記
信号配線の対応する位置にそれぞれ配置される選択手段
とを備え、 前記選択信号発生手段は、 特定の選択手段に対応するスレーブ回路を選択する場
合、前記パルス信号が前記特定の選択手段から前記第１
配線部分を通過して前記境界部を経由し、再び前記第２
配線部分を通過して前記特定の選択手段に到達するまで
の伝搬遅延時間分の間隔を有するように、前記２つのパ
ルス信号を前記信号配線の前記一端に出力し、 前記選択手段は、 前記第１配線部分からのパルス信号と前記第２配線部分
からのパルス信号が、ともに活性状態であることに応じ
て対応するスレーブ回路を選択する、選択回路。 - 【請求項２】 マスタ回路からの制御信号に応じて、２
つのパルス信号を含む選択信号を出力する選択信号発生
手段と、 Ｌ＝２×ｎ×ＵＬ（ｎ：自然数、ＵＬ：所定の単位長
さ）の長さを有する信号配線とを備え、 前記信号配線は、 一端から長さｎ×ＵＬを有する第１配線部分と、 前記第１配線部分に対して折り畳まれた長さｎ×ＵＬを
有する第２配線部分とを含み、 前記信号配線により伝達される信号に応じて選択される
ｍ個（ｍ：自然数、ｍ＜ｎ）のスレーブ回路にそれぞれ
対応して設けられる選択手段とをさらに備え、 前記選択手段のうちｉ番目（ｉ：自然数）の選択手段
は、 前記信号配線の折り畳まれた位置から前記信号配線に沿
って、各前記選択手段ごとに割当てられた対応する距離
ｊ×ＵＬ（ｊ：自然数）の位置に配置され、 前記選択信号発生手段は、 前記ＵＬの長さを前記パルス信号が伝達する所要時間を
τとするとき、 前記ｉ番目の選択手段に対応するスレーブ回路を選択す
る場合、前記２つのパルス信号を時間間隔２×ｊ×τで
前記信号配線の前記一端に出力し、 前記選択手段は、 前記第１配線部分からのパルス信号と前記第２配線部分
からのパルス信号が、ともに活性状態であることに応じ
て対応するスレーブ回路を選択する、選択回路。 - 【請求項３】 前記信号配線の他端に接続し、受けたパ
ルス信号を反射しない無反射手段をさらに備える、請求
項２記載の選択回路。 - 【請求項４】 前記選択手段は、一方の入力に前記第１
配線部分からの信号を受け、他方の入力に前記第２配線
部分からの信号を受けるＡＮＤゲートである、請求項３
記載の選択回路。 - 【請求項５】 前記選択手段は、前記第１配線部分から
の信号に応じて、前記第２配線部分からの信号を受ける
Ｄフリップフロップである、請求項３記載の選択回路。 - 【請求項６】 マスタ回路からの制御信号に応じて、２
つのパルス信号を含む選択信号を出力する選択信号発生
手段と、 中央部において第１配線部分と第２配線部分とに折り畳
まれた信号配線と、 前記信号配線により伝達される信号に応じて選択される
複数のスレーブ回路にそれぞれ対応して設けられる複数
の選択手段とをさらに備え、 前記複数の選択手段は、 前記信号配線の折り畳まれた位置から前記信号配線に沿
って所定の距離Ｌｐの位置から順次等間隔ＤＬで配置さ
れ、 前記選択信号発生手段は、 前記選択手段のうち前記信号配線の折り畳まれた位置か
らｊ番目の位置に配置されたスレーブ回路を選択する場
合、前記Ｌｐの長さを前記パルス信号が伝達する所要時
間をτ１、前記ＤＬの長さを前記パルス信号が伝達する
所要時間をτ２とするとき、前記２つのパルス信号を時
間間隔２×｛τ１＋τ２×（ｊ−１）｝で前記信号配線
の一端に出力し、 前記選択手段は、 前記第１配線部分からのパルス信号と前記第２配線部分
からのパルス信号が、ともに活性状態であることに応じ
て対応するスレーブ回路を選択する、選択回路。 - 【請求項７】 前記信号配線の他端に接続し、受けたパ
ルス信号を反射しない無反射手段をさらに備える、請求
項６記載の選択回路。 - 【請求項８】 前記選択手段は、一方の入力に前記第１
配線部分からの信号を受け、他方の入力に前記第２配線
部分からの信号を受けるＡＮＤゲートである、請求項７
記載の選択回路。 - 【請求項９】 前記選択手段は、前記第１配線部分から
の信号に応じて、前記第２配線部分からの信号を受ける
Ｄフリップフロップである、請求項７記載の選択回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23114597A JP3807827B2 (ja) | 1997-08-27 | 1997-08-27 | 選択回路 |
| US09/025,838 US6208548B1 (en) | 1997-08-27 | 1998-02-19 | Slave circuit select device which can individually select a plurality of slave circuits with one data bus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23114597A JP3807827B2 (ja) | 1997-08-27 | 1997-08-27 | 選択回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1174911A true JPH1174911A (ja) | 1999-03-16 |
| JP3807827B2 JP3807827B2 (ja) | 2006-08-09 |
Family
ID=16919003
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23114597A Expired - Fee Related JP3807827B2 (ja) | 1997-08-27 | 1997-08-27 | 選択回路 |
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| Country | Link |
|---|---|
| US (1) | US6208548B1 (ja) |
| JP (1) | JP3807827B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009076548A (ja) * | 2007-09-19 | 2009-04-09 | Renesas Technology Corp | 半導体装置 |
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|---|---|---|---|---|
| KR100351053B1 (ko) * | 2000-05-19 | 2002-09-05 | 삼성전자 주식회사 | 종단저항을 내장하는 메모리 모듈 및 이를 포함하여 다중채널구조를 갖는 메모리 모듈 |
| JP2003068069A (ja) * | 2001-08-27 | 2003-03-07 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| EP1764803A1 (en) * | 2005-09-09 | 2007-03-21 | STMicroelectronics S.r.l. | Memory architecture with serial peripheral interface |
| CN101453313B (zh) * | 2007-12-06 | 2013-03-20 | 鸿富锦精密工业（深圳）有限公司 | 主从设备通信电路 |
| US9153533B2 (en) * | 2013-03-13 | 2015-10-06 | Invensas Corporation | Microelectronic elements with master/slave configurability |
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|---|---|---|---|---|
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| DE19724053A1 (de) * | 1997-06-07 | 1998-12-10 | Biotronik Mess & Therapieg | Elektronische Speichervorrichtung, insbesondere zur Anwendung bei implantierbaren medizinischen Geräten |
| US5982654A (en) * | 1998-07-20 | 1999-11-09 | Micron Technology, Inc. | System for connecting semiconductor devices |
-
1997
- 1997-08-27 JP JP23114597A patent/JP3807827B2/ja not_active Expired - Fee Related
-
1998
- 1998-02-19 US US09/025,838 patent/US6208548B1/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009076548A (ja) * | 2007-09-19 | 2009-04-09 | Renesas Technology Corp | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6208548B1 (en) | 2001-03-27 |
| JP3807827B2 (ja) | 2006-08-09 |
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