KR100914552B1 - 반도체 메모리 장치 및 이를 구비하는 메모리 모듈 - Google Patents

반도체 메모리 장치 및 이를 구비하는 메모리 모듈

Info

Publication number
KR100914552B1
KR100914552B1 KR1020050067371A KR20050067371A KR100914552B1 KR 100914552 B1 KR100914552 B1 KR 100914552B1 KR 1020050067371 A KR1020050067371 A KR 1020050067371A KR 20050067371 A KR20050067371 A KR 20050067371A KR 100914552 B1 KR100914552 B1 KR 100914552B1
Authority
KR
South Korea
Prior art keywords
dummy
power
power terminals
terminals
insulator
Prior art date
Application number
KR1020050067371A
Other languages
English (en)
Other versions
KR20070013036A (ko
Inventor
구창우
소병세
박영준
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020050067371A priority Critical patent/KR100914552B1/ko
Priority to US11/266,428 priority patent/US7615869B2/en
Priority to IT001432A priority patent/ITMI20061432A1/it
Priority to DE200610034753 priority patent/DE102006034753A1/de
Publication of KR20070013036A publication Critical patent/KR20070013036A/ko
Application granted granted Critical
Publication of KR100914552B1 publication Critical patent/KR100914552B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/04—Supports for storage elements, e.g. memory modules; Mounting or fixing of storage elements on such supports
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/4824—Connecting between the body and an opposite side of the item with respect to the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73215—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1023—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the support being an insulating substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1094—Thermal management, e.g. cooling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H01L2924/1533—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate
    • H01L2924/15331—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0213—Electrical arrangements not otherwise provided for
    • H05K1/0216—Reduction of cross-talk, noise or electromagnetic interference
    • H05K1/023—Reduction of cross-talk, noise or electromagnetic interference using auxiliary mounted passive components or auxiliary substances
    • H05K1/0231—Capacitors or dielectric substances

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Nanotechnology (AREA)
  • Chemical & Material Sciences (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Theoretical Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명은 반도체 메모리 장치 및 이를 구비하는 메모리 모듈을 공개한다. 이 반도체 메모리 장치는 제1 및 제2파워가 인가되는 제1 및 제2파워 단자들을 각각 구비하는 적층된 적어도 하나 이상의 반도체 칩 패키지, 및 상기 적층된 적어도 하나 이상의 반도체 칩 패키지의 상부에 적층되고, 제1 및 제2 더미 파워 단자들, 및 상기 제1 및 제2 더미 파워 단자들 사이 각각에 연결되는 캐패시터들을 구비하는 더미 기판을 구비하고, 인접한 상기 반도체 칩 패키지의 상기 제1 및 제2 파워 단자들 각각은 서로 연결되고, 상기 제1 및 제2 더미 파워 단자들은 최상층의 상기 반도체 칩 패키지의 상기 제1 및 제2 파워 단자들과 각각 연결되고, 상기 캐패시터들은 상기 더미 기판의 내부에 형성되는 것을 특징으로 한다. 따라서 전원 및 접지 전압을 안정화함과 동시에 반도체 메모리 장치를 외부의 물리적 충격으로부터 보호하도록 한다.

Description

반도체 메모리 장치 및 이를 구비하는 메모리 모듈{semiconductor memory device and memory module including it}
본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 상세하게는 캐패시터 소자가 내장되는 더미 기판을 구비하여, 전원 및 접지 전압을 안정화함과 동시에 반도체 메모리 장치를 외부의 물리적 충격으로부터 보호하도록 하는 반도체 메모리 장치 및 이를 구비하는 메모리 모듈에 관한 것이다.
반도체 메모리 장치가 고속화됨에 따라 신호의 크기도 감소되어, 미소한 전압차에도 신호의 값이 변화되는 문제가 빈번히 발생되었다. 이에 반도체 메모리 장치의 안정적이고 신뢰성 있는 동작을 위해서는 안정화된 전원 및 접지 전압을 제공받는 것이 무엇보다도 중요하게 되었다.
이를 위해, 현재에는 반도체 메모리 장치가 실장되는 메인 기판 상에 캐패시터 소자를 추가하고, 캐패시터 소자를 통해 전원 및 접지 전압을 안정화한 후, 안정화된 전원 및 접지 전압을 반도체 메모리 장치에 제공하도록 하는 방법이 널리 사용되고 있다.
예를 들어, 반도체 메모리 장치가 메모리 모듈(예를 들어, RIMM(Single In-line Memory Module), DIMM(DoubleIn-line Memory Module) 등)에 실장된다면, 메모리 모듈은 전원 및 접지 경로상에 캐패시터 소자를 추가하고, 추가된 캐패시터 소자를 통해 전원 및 접지 전압을 안정화한 후, 안정화된 전원 및 접지 전압을 반도체 메모리 장치에 제공하도록 하였었다.
도1은 종래의 기술에 따른 메모리 모듈의 외관도를 도시한 도면이다.
도1을 참조하면, 메모리 모듈은 메인기판(1), 메인기판(1)상에 실장되는 복수개의 반도체 메모리 장치들(2), 및 대응되는 반도체 메모리 장치(2)에 인접되도록 메인기판(1)상에 실장되는 복수개의 캐패시터 소자들(3)을 구비한다.
메인기판(1)은 전원 및 접지 전압을 입력받고, 복수개의 전기적 신호를 입출력하는 복수개의 전기적 접점들을 구비하는 커넥터(4)와, 커넥터(4)와 복수개의 캐패시터 소자들(3)간, 커넥터(4)와 복수개의 반도체 메모리 장치들(2)간, 및 대응되는 복수개의 캐패시터 소자들(3)과 반도체 메모리 장치(2)간을 전기적으로 연결하는 회로 배선(미도시)을 구비한다. 이에 메인기판(1)은 회로배선을 통해 커넥터(4), 복수개의 캐패시터 소자들(3), 및 복수개의 반도체 메모리 장치들(2)간을 전기적으로 연결한다.
복수개의 반도체 메모리 장치(2)는 복수개의 캐패시터 소자들(3)로부터 안정화된 전원 및 접지 전압을 제공받고, 메인기판(1)을 통해 인가되는 복수개의 전기적 신호들에 응답하여 데이터를 리드 또는 라이트한다.
복수개의 캐패시터 소자들(3)은 메인기판(1)을 통해 인가되는 전원 및 접지 전압의 안정화하고, 안정화된 전원 및 접지 전압을 대응되는 즉, 회로 배선을 통해 연결된 반도체 메모리 장치(2)에 인가한다. 즉, 복수개의 캐패시터 소자들(3)은 파워 잡음을 제거한다.
이에 메모리 모듈은 메인기판(1)의 커넥터(4)에 전원 및 접지 전압이 인가되면, 복수개의 캐패시터 소자들(3)을 통해 전원 및 접지 전압을 안정화한 후 복수개의 반도체 메모리 장치(2)에 인가한다. 그러면 복수개의 반도체 메모리 장치(2)는 안정화된 전원 및 접지 전압에 따라 고속 동작을 안정적으로 수행하여 준다.
이와 같이 종래의 메모리 모듈은 메인기판 상에 복수개의 캐패시터들을 실장하고, 복수개의 캐패시터들을 통해 반도체 메모리 장치에 인가되는 전원 및 접지 전압을 안정화하여 파워 잡음을 제거하였다. 그러나 종래의 메모리 모듈은 복수개의 캐패시터들을 메인기판 상에 실장해야 하므로 다음과 같은 문제들을 가졌었다.
첫째, 캐패시터 소자들이 메인기판 상에 실장됨에 따라, 메인기판의 면적이 캐패시터 소자들의 개수 및 크기에 비례하여 증가된다. 둘째, 파워 잡음 제거 효과를 높이기 위해 복수개의 캐패시터 소자들을 대응되는 반도체 메모리 장치에 인접되게 배치하여야 했으므로, 복수개의 메모리 장치들 및 회로 배선의 패턴 라우팅 및 배치가 복잡해진다. 셋째, 복수개의 캐패시터 소자들이 메인기판에 실장되므로, 외부의 물리적 충격에 의해 캐패시터 소자가 메인기판으로부터 분리될 수 있었었다. 넷째, 캐패시터 소자와 반도체 메모리 장치가 분리되어 있어, 캐패시터 소자를 통해 잡음이 제거된 전원 및 접지 전압이 회로 배선을 거치면서 다시 불안정해질 수 있다. 즉, 캐패시터 소자와 반도체 메모리 장치가 분리되어 있어, 고속 동작에 부적합한 전압 특성을 가질 수 있었다.
도2는 도1의 반도체 메모리 장치의 단면도를 도시한 도면으로, 반도체 메모리 장치는 칩 적층형 반도체 메모리 장치로서, 메인 기판상(1)에 제1 및 제2반도체 칩 패키지들(10,20)이 적층되어 있다.
도2에 도시된 제1 및 제2반도체 패키지들(10,20)은 칩 패드(111)가 중앙에 위치하는 센터패드형의 반도체 칩(110)이 칩 패드(111)가 형성된 회로형성면이 기판(120)을 향하는 페이스-다운(face-down) 형태로 실장되고, 반도체 칩(110)과 기판(120)이 와이어본딩에 의해 전기적으로 연결되며, 기판(120)에 부착되는 솔더 볼(130)을 외부접속단자로 이용하는 형태이다.
반도체 칩 패키지(10)의 구조를 보다 상세히 설명하면 다음과 같다.
기판(120)은 중앙 부분에 기판(120)을 관통하여 직사각형 형상의 윈도우(121)를 갖는다.
윈도우(121)는 실장되는 반도체 칩(110)의 칩 패드들(111)이 기판(21)으로부터 개방되는 크기로 형성된다. 여기서, 기판(120)은 인쇄회로기판(PCB; Printed Circuit Board), 테이프 배선 기판 등등 다양한 종류의 기판이 적용될 수 있다.
기판(120)의 하면에는 기판 패드(122)가 형성되고, 솔더 볼(130)의 위치에 대응되며 솔더 볼(130)이 부착되도록 하는 볼랜드(123)가 형성되고, 대응되는 기판 패드(122)와 볼랜드(123)간을 전기적으로 연결하는 회로배선(미도시)이 형성된다. 그리고 기판(120)의 상면에는 상측에 적층되는 반도체 칩 패키지(20)의 솔더 볼(130)의 위치에 대응되어 솔더 볼(130)이 부착되도록 하는 볼랜드(124)가 형성되며, 기판(120)을 관통하여 형성된 비아(125)를 통해 기판(120)의 상면에 형성된 볼랜드(124)는 기판(120)의 하면에 형성된 볼랜드(123)와 전기적으로 연결된다.
반도체 칩(110)은 칩 패드(111)가 윈도우(121)에 위치하도록 부착되고, 칩 패드(111)와 기판 패드(122)는 윈도우(121)를 경유하는 본딩 와이어(126)를 통해 대응되는 칩 패드(111)와 기판 패드(122)간을 전기적으로 연결된다.
기판(120)의 윈도우(121)에는 성형 수지부(140)가 형성되어, 칩 패드(111)와기판 패드(122)를 전기적으로 연결하는 본딩 와이어(126)를 외부의 환경으로부터 보호한다.
도2에서 설명한 바와 같이 도1의 메모리 모듈에 실장되는 반도체 메모리 장치는 복수개의 반도체 칩 패키지들을 적층하는 구조를 가진다. 그러나 종래의 기술에 따른 반도체 메모리 장치는 복수개의 반도체 칩 패키지들을 외부의 환경으로부터 보호할 수 있도록 하는 수단을 전혀 구비하지 못한다. 이에 외부로부터 물리적 충격을 받은 경우, 반도체 메모리 장치가 쉽사리 손상되는 문제가 있었다.
그러나 도2와 같이 적층된 반도체 메모리 장치는 기존에 적층된 복수개의 반도체 칩 패키지들 상부에 복수개의 반도체 칩 패키지들 또는 더미 기판들을 더 적층하여 줄 수 있다.
이에 본 발명은 반도체 메모리 장치는 복수개의 반도체 칩 패키지들의 최상부층에 별도의 더미 기판을 적층하여 복수개의 반도체 칩 패키지들을 외부의 환경으로부터 보호할 수 있도록 한다.
뿐만 아니라, 더미 기판이 메인 기판(1)상에 실장되던 캐패시터 소자를 내장하고, 캐패시터 소자를 통해 전원 및 접지 전압을 안정화할 수 있도록 하여, 메인기판(1)상에 캐패시터 소자가 실장됨으로써 발생하던 상기의 문제들을 해결할 수 있도록 한다.
본 발명의 목적은 복수개의 반도체 칩 패키지들의 상부에 캐패시터를 내장한 더미 기판을 적층하여 복수개의 반도체 칩 패키지들을 외부의 환경으로부터 보호함과 동시에 전원 및 접지 전압을 안정화하도록 하는 반도체 메모리 장치를 제공하는 것이다.
본 발명의 다른 목적은 본 발명의 반도체 메모리 장치를 구비하는 메모리 모듈을 제공하는 것이다.
상기의 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 제1형태는 제1 및 제2파워가 인가되는 제1 및 제2파워 단자들을 각각 구비하는 적층된 적어도 하나 이상의 반도체 칩 패키지, 및 상기 적층된 적어도 하나 이상의 반도체 칩 패키지의 상부에 적층되고, 제1 및 제2 더미 파워 단자들, 및 상기 제1 및 제2 더미 파워 단자들 사이 각각에 연결되는 캐패시터들을 구비하는 더미 기판을 구비하고, 인접한 상기 반도체 칩 패키지의 상기 제1 및 제2 파워 단자들 각각은 서로 연결되고, 상기 제1 및 제2 더미 파워 단자들은 최상층의 상기 반도체 칩 패키지의 상기 제1 및 제2 파워 단자들과 각각 연결되고, 상기 캐패시터들은 상기 더미 기판의 내부에 형성되는 것을 특징으로 한다.
상기의 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 제2형태는 제1 및 제2파워가 인가되는 제1 및 제2파워 단자들을 각각 구비하는 적층된 적어도 하나 이상의 반도체 칩 패키지, 및 상기 적층된 적어도 하나 이상의 반도체 칩 패키지의 상부에 적층되고, 제1 및 제2 더미 파워 단자들, 상기 제2 더미 파워 단자들과 연결되는 제1전극, 상기 제1 및 제 2 더미 파워 단자들과 상기 제1전극의 상부에 형성되는 절연체, 및 상기 절연체의 상부에 형성되어 상기 제1 더미 파워 단자들과 연결되는 제2전극을 구비하는 더미 기판을 구비하고, 인접한 상기 반도체 칩 패키지의 상기 제1 및 제2 파워 단자들 각각은 서로 연결되고, 상기 제2 및 제2 더미 파워 단자들은 최상층의 상기 반도체 칩 패키지의 상기 제1 및 제2 파워 단자들과 각각 연결되는 것을 특징으로 한다.
상기의 다른 목적을 달성하기 위한 본 발명의 메모리 모듈의 제1형태는 제1 및 제2파워가 인가되는 커넥터, 상기 제1 및 제2파워가 인가되는 소정개의 제1 및 제2파워 단자들을 구비하고, 상기 제1 및 제2파워에 따라 동작을 수행하는 복수개의 반도체 메모리 장치들, 및 상기 커넥터에 인가된 제1 및 제2파워를 상기 소정개의 제1 및 제2파워 단자들에 인가하는 메인기판을 구비하고, 상기 복수개의 반도체 메모리 장치들 각각은 제1 및 제2파워가 인가되는 제1 및 제2파워 단자들을 각각 구비하는 적층된 적어도 하나 이상의 반도체 칩 패키지, 및 상기 적층된 적어도 하나 이상의 반도체 칩 패키지의 상부에 적층되고, 제1 및 제2 더미 파워 단자들, 및 상기 제1 및 제2 더미 파워 단자들 사이 각각에 연결되는 캐패시터들을 구비하는 더미 기판을 구비하고, 인접한 상기 반도체 칩 패키지의 상기 제1 및 제2 파워 단자들 각각은 서로 연결되고, 상기 제2 및 제2 더미 파워 단자들은 최상층의 상기 반도체 칩 패키지의 상기 제1 및 제2 파워 단자들과 각각 연결되고, 상기 캐패시터들은 상기 더미 기판의 내부에 형성되는 것을 특징으로 한다.
상기의 다른 목적을 달성하기 위한 본 발명의 메모리 모듈의 제2형태는 제1 및 제2파워가 인가되는 커넥터, 상기 제1 및 제2파워가 인가되는 소정개의 제1 및 제2파워 단자들을 구비하고, 상기 제1 및 제2파워에 따라 동작을 수행하는 복수개의 반도체 메모리 장치들, 및 상기 커넥터에 인가된 제1 및 제2파워를 상기 소정개의 제1 및 제2파워 단자들에 인가하는 메인기판을 구비하고, 상기 복수개의 반도체 메모리 장치들 각각은 제1 및 제2파워가 인가되는 제1 및 제2파워 단자들을 각각 구비하는 적층된 적어도 하나 이상의 반도체 칩 패키지, 및 상기 적층된 적어도 하나 이상의 반도체 칩 패키지의 상부에 적층되고, 제1 및 제2 더미 파워 단자들, 상기 제2 더미 파워 단자들과 연결되는 제1전극, 상기 제1 및 제 2 더미 파워 단자들과 상기 제1전극의 상부에 형성되는 절연체, 및 상기 절연체의 상부에 형성되어 상기 제1 더미 파워 단자들과 연결되는 제2전극을 구비하는 더미 기판을 구비하고, 인접한 상기 반도체 칩 패키지의 상기 제1 및 제2 파워 단자들 각각은 서로 연결되고, 상기 제2 및 제2 더미 파워 단자들은 최상층의 상기 반도체 칩 패키지의 상기 제1 및 제2 파워 단자들과 각각 연결되는 것을 특징으로 한다.
이하, 첨부한 도면을 참고로 하여 본 발명의 반도체 메모리 장치 및 이를 구비하는 메모리 모듈을 설명하기로 한다.
도3은 본 발명의 제1실시예에 따른 반도체 메모리 장치의 단면도를 도시한 도면이다.
도3을 참조하면, 반도체 메모리 장치는 칩 적층형 반도체 메모리 장치로서, 도2에서와 같이 메인 기판(1)상에 제1 및 제2반도체 칩 패키지들(10,20)을 수직적으로 적층하되, 제2반도체 칩 패키지들(20)의 상부에 복수개의 솔더 볼들(30)을 더 형성한 후, 솔더 볼(30)의 상부에 복수개의 캐패시터 소자들(50)을 내장하는 더미 기판(40)을 더 적층하도록 한다.
여기서, 복수개의 솔더볼들(30)은 전원 전압을 전달하기 위한 솔더볼과, 접지 전압을 전달하기 위한 솔더볼과, 전기적 신호가 인가되지 않는 솔더볼로 구성되어, 더미 기판(40)을 지탱함과 동시에 더미 기판(40)에 전원 및 접지 전압을 인가하도록 한다. 이에 더미 기판(40)은 복수개의 반도체 칩 패키지들(10,20)의 상부에 적층되어 복수개의 반도체 칩 패키지들(10,20)을 외부의 환경으로부터 보호함과 동시에 솔더볼(30)을 통해 인가되는 반도체 메모리 장치의 전원 및 접지 전압을 안정화하도록 한다.
도3에서, 복수개의 반도체 칩 패키지들(10,20)은 도2의 복수개의 반도체 칩 패키지들(10,20)과 동일하게 구성되므로, 동일한 번호를 부여하고 이에 대한 상세한 설명은 생략하도록 한다.
더미 기판(40)의 구성을 보다 상세히 살펴보면 다음과 같다.
더미 기판(40)은 솔더 볼(30)의 위치에 대응되어 복수개의 솔더 볼(30)이 부착되도록 하는 복수개의 볼랜드들(411,412,413)과, 솔더볼로부터 전원 전압을 인가받는 복수개의 볼랜드들(이하 전원 볼랜드라 한다)(411)과 솔더볼로부터 전원 전압을 인가받는 접지 전압이 인가되는 복수개의 볼랜드들(이하 접지 볼랜드라 한다)(412)상에 실장되는 복수개의 캐패시터 소자들(50)과, 복수개의 볼랜드들(413) 및 복수개의 캐패시터 소자들(50)의 상부에 형성된 절연체(420)와, 절연체(420)의 상부에 형성되어 더미 기판(40)을 보호하는 보호막(430)을 구비한다.
캐패시터 소자(50)는 도1의 캐패시터 소자(3)와 동일한 캐패시터 소자로서, 전원 전극(51), 접지 전극(52), 및 유전체(53)로 구성되는 수동 캐패시터 소자이다.
이에 캐패시터 소자(50)는 전원 전극(51) 및 접지 전극(52)을 통해 전원 볼랜드(411) 및 접지 볼랜드(412)와 전기적으로 연결되고, 전원 볼랜드(411) 및 접지 볼랜드(412)로부터 반도체 메모리 장치의 전원 및 접지 전압이 인가되면, 인가된 전원 및 접지 전압을 안정화한다.
이하 도4를 참조하여, 도3의 복수개의 캐패시터 소자들을 내장하는 더미 기판의 형성 방법을 설명하면 다음과 같다.
이때의 더미 기판(40)은 일반적인 PCB 기판을 이용하여 형성되며, 이때의 기판의 하면에는 금속층이 형성되어 있고, 금속층의 상부에는 절연체가 형성되어 있다.
먼저, 기판의 하면에 형성된 금속층을 패터닝 과정을 통해 식각하여 (a)와 같이 복수개의 솔더볼들(41)의 위치에 대응되도록 복수개의 볼랜드들(411,412,413)을 형성한다. 그리고 복수개의 전원 및 접지 볼랜드들(411,412)의 상부에 형성된 절연체(420)만을 식각하고 복수개의 전원 및 접지 볼랜드들(411, 412) 사이 각각에 캐패시터 소자(50)를 실장한다. 이에 하나의 캐패시터 소자(50)는 (b)과 같이 전원 및 접지 볼랜드(411, 412)와 전기적으로 연결되어, 전원 및 접지 볼랜드(411, 412)로부터 인가되는 전원 전압 및 접지 전압을 안정화한다.
만약, 전원 볼랜드(411)와 접지 볼랜드(412)가 이격되도록 형성되어, 캐패시터 소자(50)가 전원 및 접지 볼랜드(411, 412) 사이에 실장될 수 없다면, 기판(40)은 도5의 (a)와 같이 하면에 별도의 전원 및 접지 패드(414,415)와, 전원 패드(414)와 전원 볼랜드(411)간 및 접지 패드(415)와 접지 볼랜드(412)간을 각각 연결하는 회로 배선들(416,417)을 더 형성하여 준다. 그리고 도5의 (b)와 같이 전원 및 접지 패드(414,415) 사이에 캐패시터 소자(50)를 실장하여, 캐패시터 소자(50)가 전원 및 접지 패드(414,415)와 회로 배선들(416,417)을 통해 전원 및 접지 볼랜드(411,412)에 전기적으로 연결되도록 한다.
물론 필요에 따라서는 전원 볼랜드(411)(또는 접지 볼랜드(412))에 인접되는 접지 패드(415)(또는 전원 패드(414))와, 접지 볼랜드(412)와 접지 패드(415)간을 연결하는 회로 배선(417)을 더 형성하고, 전원 볼랜드(411)와 접지 패드(415)사이에 캐패시터 소자(50)를 실장하여 줄 수 있음은 당연하다.
상기의 과정을 통해 복수개의 캐패시터 소자들(50)이 복수개의 전원 및 접지 볼랜드들(411, 412)과 전기적으로 연결되었으면, 복수개의 캐패시터 소자들(50)의 상부에 다시 절연체(420)를 형성한 후, (c)와 같이 절연체(420)의 상부에 더미 기판(40)의 보호막(430)을 더 형성한다.
이에 더미 기판(40)은 복수개의 캐패시터 소자들(50)을 구비하여 전원 및 접지 전압을 안정화시키고, 복수개의 반도체 칩 패키지들(10,20)을 외부의 환경으로부터 보호한다.
도6은 본 발명의 제2실시예에 따른 반도체 메모리 장치의 단면도를 도시한 도면이다.
도6을 참조하면, 반도체 메모리 장치는 칩 적층형 반도체 메모리 장치로서, 도3과 같이 메인 기판(1)상에 제1 및 제2반도체 칩 패키지들(10,20)을 수직적으로 적층하고, 제2반도체 칩 패키지들(20)의 상부에 솔더 볼(30)을 형성한 후, 솔더 볼(30)의 상부에 더미 기판(60)을 더 적층하도록 하나, 더미 기판(60)이 별도의 접지 전극을 더 구비한다.
도6에서, 도3과 구성 및 동작되는 구성요소에 대해서는 도3과 동일한 번호를 부여하고 이에 대한 상세한 설명은 생략하도록 한다.
더미 기판(60)의 구성을 보다 상세히 설명하면 다음과 같다.
더미 기판(60)은 솔더 볼(30)의 위치에 대응되어 복수개의 솔더 볼(30)이 부착되도록 하는 복수개의 볼랜드들(611,612,613)과, 복수개의 전원 및 접지 볼랜드들(611, 612) 사이에 각각 실장되는 복수개의 캐패시터 소자들(50)과, 복수개의 볼랜드들(613) 및 복수개의 캐패시터 소자들(50)의 상부에 형성된 절연체(620)과, 절연체(620)의 상부에 형성되고 절연체(620)을 관통하는 비아(621)를 통해 접지 볼랜드(612)와 전기적 연결되는 접지 전극(630)과, 절연체(620)의 상부에 형성되는 더미 기판(60)을 보호하는 보호막(640)을 구비한다.
바람직하게는 접지 볼랜드(612)와 접지 전극(630)을 전기적으로 연결하기 위해, 더미 기판(60)은 접지 볼랜드(612)와 전기적 신호가 인가되지 않는 볼랜드(613)간을 회로배선(미도시)을 통해 연결하고, 전기적 신호가 인가되지 않는 볼랜드(613)와 접지 전극(630)간을 절연체(620)을 관통하는 비아(621)를 통해 연결한다. 이에 접지 전극(630)은 비아(621), 전기적 신호가 인가되지 않는 볼랜드(613), 및 회로 배선을 거쳐 접지 볼랜드(612)와 전기적으로 연결된다.
이때, 캐패시터 소자(50)는 도1의 캐패시터 소자(3)와 동일한 캐패시터 소자로서, 전원 전극(51), 접지 전극(52), 및 절연체(53)로 구성되는 수동 캐패시터 소자이다. 이에 캐패시터 소자(50)는 전원 전극(51) 및 접지 전극(52)을 전원 볼랜드(611) 및 접지 볼랜드(612)에 전기적으로 연결하여, 전원 및 접지 전압을 인가받고, 인가받은 전원 및 접지 전압을 안정화시킨다.
이하 도7을 참조하여, 도6의 복수개의 캐패시터 소자들을 내장하는 더미 기판의 형성 방법을 설명하면 다음과 같다.
이때의 더미 기판(60)은 일반적인 PCB 기판을 이용하여 형성되며, 이때의 기판의 하면에는 금속층이 형성되어 있고, 금속층의 상부에는 절연체가 형성되어 있다.
먼저, 기판의 하면에 형성된 금속층을 패터닝 과정을 통해 식각하여 (a)와 같이 복수개의 솔더볼(61)의 위치에 대응되도록 복수개의 볼랜드들(611,612,613)을 형성함과 동시에 소정개의 솔더볼로부터 전기적 신호를 인가받지 볼랜드들(이하 더미 볼랜드라 한다)(613)과 접지 볼랜드들(612)간을 전기적으로 연결하는 회로 배선들(614)을 형성한다.
그리고 복수개의 전원 및 접지 볼랜드들(611,612)의 상부에 형성된 절연체(620)만을 식각하여 복수개의 전원 및 접지 볼랜드들(611,612)만을 남긴 후, 복수개의 전원 및 접지 볼랜드들(611,612) 사이 각각에 캐패시터 소자(50)를 실장한다. 이에 하나의 캐패시터 소자(50)는 (b)과 같이 전원 및 접지 볼랜드(611,612)와 전기적으로 연결되어, 전원 및 접지 볼랜드(611,612)로부터 인가되는 전원 및 접지 전압을 안정화한다.
상기의 과정을 통해 복수개의 캐패시터 소자들(50)이 전원 볼랜드(611)와 접지 볼랜드(612)와 전기적으로 연결되었으면, 복수개의 캐패시터 소자들(50)의 상부에 다시 절연체(620)를 형성한다. 그리고 (c)와 같이 절연체(620)의 상부에 접지 전극(630)을 형성한 후, 접지 볼랜드(612)와 연결된 더미 볼랜드(613)의 위치에 대응되도록 절연체(620)의 관통하는 비아(621)를형성한다.
이에 접지 전극(630)은 비아(621), 접지 볼랜드(612)와 연결된 더미 볼랜드(613), 및 회로배선(614)을 통해 접지 볼랜드(612)와 전기적으로 연결되어, 캐패시터 소자(50)의 전원 및 접지 전압을 안정화 효과를 증대시킴과 동시에 복수개의 반도체 칩 패키지들(50)의 보호 효과도 증대시킨다.
바람직하게는 접지 전극(630)은 일부 영역을 식각하여 슬릿(slit)(631)을 형성하고, 슬릿(631)을 통해 복수개의 볼랜드들(611,612,613) 및 회로 배선들(614)의 열팽창율과 접지 전극(630)의 열팽창율을 동일하도록 조정하여, 열팽창율 차이로 인한 기판의 휘어짐 현상을 사전에 방지한다.
이어서, (d)와 같이 접지 전극(630)의 상부에 보호막(640)을 더 형성하여, 더미 기판의 형성을 완료한다.
이에 더미 기판(60)은 복수개의 캐패시터 소자들(50)과 접지 전극(630)을 구비하여 전원 및 접지 전압을 안정화시키고, 복수개의 반도체 칩 패키지들(10,20)을 외부의 환경으로부터 보호한다.
물론 필요에 따라서는 더미 기판(60)은 접지 전극(630) 대신에 전원 볼랜드(611)와 전기적으로 연결되는 전원 전극을 구비하여 줄 수도 있음을 당연하다.
도8은 본 발명의 제3실시예에 따른 반도체 메모리 장치의 단면도를 도시한 도면이다.
도8을 참조하면, 반도체 메모리 장치는 칩 적층형 반도체 메모리 장치로서, 도3과 같이 메인 기판(1)상에 제1 및 제2반도체 칩 패키지들(10,20)을 수직적으로 적층하고, 제1 및 제2반도체 칩 패키지들(10,20)의 상부에 솔더볼(30)을 형성한 후, 솔더볼(30)의 상부에 더미 기판(70)을 적층하도록 하나, 더미 기판(70)은 접지 전극, 전원 전극, 및 유전체를 통해 구현되는 캐패시터를 형성한다.
도8에서, 도3과 동일하게 구성 및 동작되는 구성요소에 대해서는 도3과 동일한 번호를 부여하고 이에 대한 상세한 설명은 생략하도록 한다.
더미 기판(70)의 구성을 보다 상세히 설명하면 다음과 같다.
더미 기판(70)은 솔더볼(30)의 위치에 대응되어 복수개의 솔더볼(30)이 부착되도록 하는 복수개의 볼랜드들(711,712,713)과, 전원 볼랜드(711)와는 전기적으로 절연되며 접지 볼랜드(712)와는 전기적으로 연결되도록 형성된 접지 전극(710)과, 복수개의 볼랜드들(711,712,713) 및 접지 전극(710)의 상부에 형성된 절연체(720)과, 절연체(720)의 상부에 형성되고 절연체(720)을 관통하는 비아(721)를 통해 전원 볼랜드(711)와 전기적 연결되는 전원 전극(730)과, 절연체(720)의 상부에 형성되는 더미 기판(70)을 보호하는 보호막(740)을 구비한다.
이때, 절연체(720)는 소정의 전하를 충전할 수 있도록 하는 물질로 형성된다. 이에 더미 기판(70)은 접지 전극(710), 전원 전극(730), 및 절연체(720)를 통해 구현되는 캐패시터를 형성한다. 또한 더미 기판(70)은 접지 전극(710)의 면적, 전원 전극(730)의 면적, 절연체(720)의 두께, 및 절연체(720)의 유전율을 조정하여 캐패시터 용량을 조정할 수 있다.
도9를 참조하여, 도8의 캐패시터를 형성하는 더미 기판의 형성 방법을 설명하면 다음과 같다.
이때의 더미 기판(70)은 일반적인 PCB 기판으로, 기판의 하면에는 금속층이 형성되어 있고, 금속층의 상부에는 소정의 전하를 충전하는 절연체가 형성되어 있다.
먼저, 기판의 하면에 형성된 금속층을 패터닝 과정을 통해 식각하여 (a)와 같이 복수개의 솔더볼(61)의 위치에 대응되도록 복수개의 볼랜드들(711,712,713)을 형성함과 동시에 전원 볼랜드(711)와는 전기적으로 절연되고, 접지 볼랜드 및 전기적 신호가 인가되지 않는 볼랜드(712,713)와는 전기적으로 연결되는 접지 전극(710)을 형성한다. 이에 접지 전극(710)은 접지 볼랜드(712)와 전기적으로 연결되어, 접지 볼랜드(712)로부터 접지 전압을 인가받는다.
그리고 절연체(720)의 상부에 (b)와 같이 전원 전극(730)을 형성한 후, 전원 볼랜드(711)의 위치에 대응되도록 절연체(720)의 관통하는 비아(721)를 형성하여, 전원 전극(730)이 비아(721)를 통해 전원 볼랜드(711)와 전기적으로 연결되어, 전원 볼랜드(711)로부터 전원 전압을 인가받도록 한다. 이에 더미 기판은 접지 전압을 인가받는 접지 전극(710)과, 전원 전압을 인가받는 전원 전극(730)과, 접지 전극(710)과전원 전극(730)사이에 형성되어 소정의 전하를 충전하는 절연체(720)을 통해 전원 및 접지 전압을 안정화시키는 캐패시터를 형성한다.
이어서, (c)와 같이 전원 전극(730)의 상부에 보호막(740)을 더 형성하여, 더미 기판(70)의 형성을 완료한다.
이에 더미 기판(70)은 접지 전극(710), 전원 전극(730), 및 절연체(720)를 통해 전원 및 접지 전압을 안정화시키는 캐패시터를 형성하여 전원 및 접지 전압을 안정화시키고, 복수개의 반도체 칩 패키지들(10,20)을 외부의 환경으로부터 보호한다.
도10은 본 발명의 기술에 따른 반도체 메모리 장치를 구비하는 메모리 모듈의 외관도를 도시한 도면이다.
도10을 참조하면, 메모리 모듈은 메인기판(5), 메인기판(5)상에 실장되는 복수개의 반도체 메모리 장치들(7)을 구비한다.
도10에서, 반도체 메모리 장치(7)는 도3, 도6, 및 도8의 반도체 메모리 장치중 하나이다.
메인기판(5)은 전원 및 접지 전압을 입력받고, 복수개의 전기적 신호를 입출력하는 복수개의 전기적 접점들을 구비하는 커넥터(8)와, 커넥터(8)와 복수개의 반도체 메모리 장치들(7)간을 전기적으로 연결하는 회로 배선(미도시)을 구비한다. 이에 메인기판(5)은 커넥터(8)와 복수개의 반도체 메모리 장치들(7)간을 전기적으로 연결한다.
복수개의 반도체 메모리 장치(7)는 반도체 칩을 내장하며 메인기판(5)위에 수직적으로 적층되는 복수개의 반도체 칩 패키지들과, 캐패시터를 내장하며 복수개의 반도체 칩 패키지들의 최상부에 적층되는 더미 기판을 구비한다. 이에 더미 기판은 외부의 물리적 충격으로부터 보호함과 동시에 메인기판(1)을 통해 인가되는 전원 및 접지 전압을 안정화함과 동시에 복수개의 반도체 칩 패키지들을 외부의 환경으로부터 보호하고, 복수개의 반도체 칩 패키지들은 더미 기판을 통해 안정화된 전원/ 접지 전압과 메인기판(5)으로부터 입력되는 복수개의 전기적 신호들에 응답하여 데이터를 리드 또는 라이트한다.
상기에서 살펴본바와 같이 본 발명의 메모리 모듈은 전원 및 접지 전압을 직접 반도체 메모리 장치(7)에 인가한다. 그러면 반도체 메모리 장치(7)는 더미 기판내의 내장된 캐패시터 소자를 통해 전원 및 접지 전압을 안정화하고, 복수개의 반도체 칩 패키지들은 안정화된 전원 및 접지 전압에 응답하여 고속 동작을 안정적으로 수행하여 준다,
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
본 발명의 반도체 메모리 장치는 복수개의 반도체 칩 패키지들의 상부에 캐패시터를 내장한 더미 기판을 적층하여 복수개의 반도체 칩 패키지들을 외부의 환경으로부터 보호함과 동시에 전원 및 접지 전압을 안정화하도록 하는 반도체 메모리 장치를 제공하는 것이다.
또한 본 발명의 반도체 메모리 장치를 구비하는 메모리 모듈은 메인 기판상에 별도의 캐패시터를 실장하지 않아도 되므로, 메모리 모듈의 크기를 감소시킬 수 있으며, 복수개의 메모리 장치들 및 회로 배선의 패턴 라우팅 및 배치를 보다 용이하게 수행한다.
도1은 종래의 기술에 따른 메모리 모듈의 외관도를 도시한 도면.
도2는 도1의 반도체 메모리 장치의 단면도를 도시한 도면.
도3은 본 발명의 제1실시예에 따른 반도체 메모리 장치의 단면도를 도시한 도면.
도4는 도3의 더미 기판의 형성 방법의 제1실시예를 설명하기 위한 도면.
도5는 도3의 더미 기판의 형성 방법의 제2실시예를 설명하기 위한 도면.
도6은 본 발명의 제2실시예에 따른 반도체 메모리 장치의 단면도를 도시한 도면.
도7은 도6의 더미 기판의 형성 방법을 설명하기 위한 도면.
도8은 본 발명의 제3실시예에 따른 반도체 메모리 장치의 단면도를 도시한 도면.
도9는 도8의 더미 기판의 형성 방법을 설명하기 위한 도면.
도10은 본 발명의 기술에 따른 반도체 메모리 장치를 구비하는 메모리 모듈의 외관도를 도시한 도면.

Claims (27)

  1. 제1 및 제2파워가 인가되는 제1 및 제2파워 단자들을 각각 구비하는 적층된 적어도 하나 이상의 반도체 칩 패키지; 및
    상기 적층된 적어도 하나 이상의 반도체 칩 패키지의 상부에 적층되고, 제1 및 제2 더미 파워 단자들, 및 상기 제1 및 제2 더미 파워 단자들 사이 각각에 연결되는 캐패시터들을 구비하는 더미 기판을 구비하고,
    인접한 상기 반도체 칩 패키지의 상기 제1 및 제2 파워 단자들 각각은 서로 연결되고, 상기 제1 및 제2 더미 파워 단자들은 최상층의 상기 반도체 칩 패키지의 상기 제1 및 제2 파워 단자들과 각각 연결되고, 상기 캐패시터들은 상기 더미 기판의 내부에 형성되는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 더미 기판은
    상기 제1 더미 파워 단자와 상기 제2 더미 파워 단자 사이에 연결되는 캐패시터 소자들; 및
    상기 제1 및 제2 더미 파워 단자들과 상기 캐패시터 소자들의 상부에 형성된 절연체를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제2항에 있어서, 상기 더미 기판은
    상기 제1 더미 파워 단자와 상기 제2 더미 파워 단자가 이격된 경우에는
    상기 제1 더미 파워 단자와 연결되는 제1파워 패드; 및
    상기 제2 더미 파워 단자와 연결되며, 상기 제1파워 패드에 인접되는 제2파워 패드를 더 구비하고,
    상기 캐패시터 소자를 상기 제1파워 패드와 상기 제2파워 패드 사이에 연결하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제2항에 있어서, 상기 더미 기판은
    상기 제1 더미 파워 단자와 상기 제2 더미 파워 단자가 이격된 경우에는
    상기 제1 더미 파워 단자에 인접되며, 상기 제2 더미 파워 단자에 연결되는 파워 패드를 더 구비하고,
    상기 캐패시터 소자를 상기 제1 더미 파워 단자와 상기 파워 패드 사이에 연결하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제2항에 있어서, 상기 더미 기판은
    상기 절연체의 상부에 형성되는 보호막을 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제2항에 있어서, 상기 더미 기판은
    상기 절연체의 상부에 형성되어, 상기 제2 더미 파워 단자들과 연결되는 전극을 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제6항에 있어서, 상기 전극은
    상기 더미 기판에 전면에 형성되는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제6항에 있어서, 상기 더미 기판은
    상기 절연체의 하부에 형성되어, 상기 제2 더미 파워 단자들과 연결되는 더미 단자들; 및
    상기 절연체를 관통하는 비아들을 더 구비하고,
    상기 비아들과 상기 더미 단자들을 통해 상기 전극과 상기 제2 더미 파워 단자들을 연결하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제6항에 있어서, 상기 더미 기판은
    상기 전극의 상부에 형성되는 보호막을 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제1항에 있어서,
    상기 제1파워는 전원 전압이고, 상기 제2파워는 접지 전압인 것을 특징으로 하는 반도체 메모리 장치.
  11. 제1 및 제2파워가 인가되는 제1 및 제2파워 단자들을 각각 구비하는 적층된 적어도 하나 이상의 반도체 칩 패키지; 및
    상기 적층된 적어도 하나 이상의 반도체 칩 패키지의 상부에 적층되고, 제1 및 제2 더미 파워 단자들, 상기 제2 더미 파워 단자들과 연결되는 제1전극, 상기 제1 및 제 2 더미 파워 단자들과 상기 제1전극의 상부에 형성되는 절연체, 및 상기 절연체의 상부에 형성되어 상기 제1 더미 파워 단자들과 연결되는 제2전극을 구비하는 더미 기판을 구비하고,
    인접한 상기 반도체 칩 패키지의 상기 제1 및 제2 파워 단자들 각각은 서로 연결되고, 상기 제2 및 제2 더미 파워 단자들은 최상층의 상기 반도체 칩 패키지의 상기 제1 및 제2 파워 단자들과 각각 연결되는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제11항에 있어서, 상기 절연체는
    전하를 축적하는 물질로 형성되는 것을 특징으로 하는 반도체 메모리 장치.
  13. 제11항에 있어서, 상기 더미 기판은
    상기 절연체를 관통하는 비아들을 더 구비하고,
    상기 비아들을 통해 상기 제1 더미 파워 단자들과 상기 제2전극을 연결하는 것을 특징으로 하는 반도체 메모리 장치.
  14. 제11항에 있어서, 상기 제1전극은
    상기 제2 더미 파워 단자들과 연결되고, 상기 제1 더미 파워 단자들과 절연되며 상기 더미 기판의 전면에 형성되는 것을 특징으로 하는 반도체 메모리 장치.
  15. 제11항에 있어서, 상기 제2전극은
    상기 제1 더미 파워 단자들과 연결되며 상기 더미 기판의 전면에 형성되는 것을 특징으로 하는 반도체 메모리 장치.
  16. 제11항에 있어서, 상기 더미 기판은
    상기 제1전극의 면적, 상기 제2전극의 면적, 상기 절연체의 두께, 및 상기 절연체의 유전율중 적어도 하나 이상을 조정하여 캐패시터 용량을 조정하는 것을 특징으로 하는 반도체 메모리 장치.
  17. 제11항에 있어서,
    상기 제1파워는 전원 전압이고, 상기 제2파워는 접지 전압인 것을 특징으로 하는 반도체 메모리 장치.
  18. 제11항에 있어서, 상기 더미 기판은
    상기 제2전극의 상부에 형성되는 보호막을 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  19. 제1 및 제2파워가 인가되는 커넥터;
    상기 제1 및 제2파워가 인가되는 소정개의 제1 및 제2파워 단자들을 구비하고, 상기 제1 및 제2파워에 따라 동작을 수행하는 복수개의 반도체 메모리 장치들; 및
    상기 커넥터에 인가된 제1 및 제2파워를 상기 소정개의 제1 및 제2파워 단자들에 인가하는 메인기판을 구비하고,
    상기 복수개의 반도체 메모리 장치들 각각은
    제1 및 제2파워가 인가되는 제1 및 제2파워 단자들을 각각 구비하는 적층된 적어도 하나 이상의 반도체 칩 패키지; 및
    상기 적층된 적어도 하나 이상의 반도체 칩 패키지의 상부에 적층되고, 제1 및 제2 더미 파워 단자들, 및 상기 제1 및 제2 더미 파워 단자들 사이 각각에 연결되는 캐패시터들을 구비하는 더미 기판을 구비하고,
    인접한 상기 반도체 칩 패키지의 상기 제1 및 제2 파워 단자들 각각은 서로 연결되고, 상기 제2 및 제2 더미 파워 단자들은 최상층의 상기 반도체 칩 패키지의 상기 제1 및 제2 파워 단자들과 각각 연결되고, 상기 캐패시터들은 상기 더미 기판의 내부에 형성되는 것을 특징으로 하는 메모리 모듈.
  20. 제19항에 있어서, 상기 더미 기판은
    상기 제1 더미 파워 단자와 상기 제2 더미 파워 단자 사이에 연결되는 캐패시터 소자들; 및
    상기 제1 및 제2 더미 파워 단자들과 상기 캐패시터 소자들의 상부에 형성된 절연체를 구비하는 것을 특징으로 하는 메모리 모듈.
  21. 제19항에 있어서, 상기 더미 기판은
    상기 절연체의 상부에 형성되어, 상기 제2 더미 파워 단자들과 연결되는 전극을 더 구비하는 것을 특징으로 하는 메모리 모듈.
  22. 제21항에 있어서, 상기 더미 기판은
    상기 절연체의 하부에 형성되어, 상기 제2 더미 파워 단자들과 연결되는 더미 단자들; 및
    상기 절연체를 관통하는 비아들을 구비하고,
    상기 비아들과 상기 더미 단자들을 통해 상기 전극과 상기 제2 더미 파워 단자들을 연결하는 것을 특징으로 하는 메모리 모듈.
  23. 제19항에 있어서,
    상기 제1파워는 전원 전압이고, 상기 제2파워는 접지 전압인 것을 특징으로 하는 메모리 모듈.
  24. 제1 및 제2파워가 인가되는 커넥터;
    상기 제1 및 제2파워가 인가되는 소정개의 제1 및 제2파워 단자들을 구비하고, 상기 제1 및 제2파워에 따라 동작을 수행하는 복수개의 반도체 메모리 장치들; 및
    상기 커넥터에 인가된 제1 및 제2파워를 상기 소정개의 제1 및 제2파워 단자들에 인가하는 메인기판을 구비하고,
    상기 복수개의 반도체 메모리 장치들 각각은
    제1 및 제2파워가 인가되는 제1 및 제2파워 단자들을 각각 구비하는 적층된 적어도 하나 이상의 반도체 칩 패키지; 및
    상기 적층된 적어도 하나 이상의 반도체 칩 패키지의 상부에 적층되고, 제1 및 제2 더미 파워 단자들, 상기 제2 더미 파워 단자들과 연결되는 제1전극, 상기 제1 및 제 2 더미 파워 단자들과 상기 제1전극의 상부에 형성되는 절연체, 및 상기 절연체의 상부에 형성되어 상기 제1 더미 파워 단자들과 연결되는 제2전극을 구비하는 더미 기판을 구비하고,
    인접한 상기 반도체 칩 패키지의 상기 제1 및 제2 파워 단자들 각각은 서로 연결되고, 상기 제2 및 제2 더미 파워 단자들은 최상층의 상기 반도체 칩 패키지의 상기 제1 및 제2 파워 단자들과 각각 연결되는 것을 특징으로 하는 메모리 모듈.
  25. 제24항에 있어서, 상기 절연체는
    전하를 축적하는 물질로 형성되는 것을 특징으로 하는 메모리 모듈.
  26. 제24항에 있어서, 상기 더미 기판은
    상기 제1전극의 면적, 상기 제2전극의 면적, 상기 절연체의 두께, 및 상기 절연체의 유전율중 적어도 하나 이상을 조정하여 캐패시터 용량을 조정하는 것을 특징으로 하는 메모리 모듈.
  27. 제24항에 있어서,
    상기 제1파워는 전원 전압이고, 상기 제2파워는 접지 전압인 것을 특징으로 하는 메모리 모듈.
KR1020050067371A 2005-07-25 2005-07-25 반도체 메모리 장치 및 이를 구비하는 메모리 모듈 KR100914552B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020050067371A KR100914552B1 (ko) 2005-07-25 2005-07-25 반도체 메모리 장치 및 이를 구비하는 메모리 모듈
US11/266,428 US7615869B2 (en) 2005-07-25 2005-11-04 Memory module with stacked semiconductor devices
IT001432A ITMI20061432A1 (it) 2005-07-25 2006-07-21 Modulo di memoria con dispositivi a semiconduttore impilati.
DE200610034753 DE102006034753A1 (de) 2005-07-25 2006-07-25 Halbleiterbauelement, Speichermodul und Speichersystem

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050067371A KR100914552B1 (ko) 2005-07-25 2005-07-25 반도체 메모리 장치 및 이를 구비하는 메모리 모듈

Publications (2)

Publication Number Publication Date
KR20070013036A KR20070013036A (ko) 2007-01-30
KR100914552B1 true KR100914552B1 (ko) 2009-09-02

Family

ID=37678314

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050067371A KR100914552B1 (ko) 2005-07-25 2005-07-25 반도체 메모리 장치 및 이를 구비하는 메모리 모듈

Country Status (3)

Country Link
US (1) US7615869B2 (ko)
KR (1) KR100914552B1 (ko)
IT (1) ITMI20061432A1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8796861B2 (en) 2011-09-06 2014-08-05 Samsung Electronics Co., Ltd. Semiconductor package having support member

Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4784773B2 (ja) * 2005-09-02 2011-10-05 日本電気株式会社 伝送方法、インターフェース回路、半導体装置、半導体パッケージ、半導体モジュールおよびメモリモジュール
KR100712549B1 (ko) * 2006-01-31 2007-05-02 삼성전자주식회사 패키지 리드를 포함하는 멀티 스택 패키지
KR100780692B1 (ko) * 2006-03-29 2007-11-30 주식회사 하이닉스반도체 칩 스택 패키지
US8435802B2 (en) 2006-05-22 2013-05-07 Taiwan Semiconductor Manufacturing Co., Ltd. Conductor layout technique to reduce stress-induced void formations
TWI453711B (zh) * 2007-03-21 2014-09-21 Semiconductor Energy Lab 顯示裝置
KR100843243B1 (ko) 2007-04-18 2008-07-02 삼성전자주식회사 신호의 전송파워를 최적화한 반도체 메모리 장치 및 그파워 초기화 방법
KR101409839B1 (ko) * 2007-05-23 2014-06-26 삼성전자주식회사 반도체 패키지
KR100876895B1 (ko) * 2007-07-27 2009-01-07 주식회사 하이닉스반도체 반도체 칩, 이를 갖는 반도체 패키지 및 반도체 패키지의제조 방법
US8358013B1 (en) * 2007-08-29 2013-01-22 Marvell International Ltd. Leadless multi-chip module structure
US7872346B1 (en) * 2007-12-03 2011-01-18 Xilinx, Inc. Power plane and land pad feature to prevent human metal electrostatic discharge damage
CN102105845B (zh) * 2008-05-26 2013-03-27 Sk电信有限公司 补充有无线通信模块的存储卡、使用该存储卡的终端、包括wpan通信模块的存储卡以及使用该存储卡的wpan通信方法
US8560735B2 (en) 2008-08-15 2013-10-15 Micron Technology, Inc. Chained bus method and device
WO2010123566A1 (en) 2009-04-22 2010-10-28 Lxdata Inc. Pressure sensor arrangement using an optical fiber and methodologies for performing an analysis of a subterranean formation
KR101078742B1 (ko) 2009-12-31 2011-11-02 주식회사 하이닉스반도체 스택 패키지
WO2011108054A1 (ja) * 2010-03-05 2011-09-09 山一電機株式会社 非接触式コネクタ
US8947889B2 (en) * 2010-10-14 2015-02-03 Lockheed Martin Corporation Conformal electromagnetic (EM) detector
US8519735B2 (en) 2011-08-25 2013-08-27 International Business Machines Corporation Programming the behavior of individual chips or strata in a 3D stack of integrated circuits
US8525569B2 (en) 2011-08-25 2013-09-03 International Business Machines Corporation Synchronizing global clocks in 3D stacks of integrated circuits by shorting the clock network
US8476771B2 (en) 2011-08-25 2013-07-02 International Business Machines Corporation Configuration of connections in a 3D stack of integrated circuits
US8576000B2 (en) 2011-08-25 2013-11-05 International Business Machines Corporation 3D chip stack skew reduction with resonant clock and inductive coupling
US8587357B2 (en) 2011-08-25 2013-11-19 International Business Machines Corporation AC supply noise reduction in a 3D stack with voltage sensing and clock shifting
US8381156B1 (en) 2011-08-25 2013-02-19 International Business Machines Corporation 3D inter-stratum connectivity robustness
US8516426B2 (en) 2011-08-25 2013-08-20 International Business Machines Corporation Vertical power budgeting and shifting for three-dimensional integration
US8476953B2 (en) 2011-08-25 2013-07-02 International Business Machines Corporation 3D integrated circuit stack-wide synchronization circuit
US9337182B2 (en) * 2012-12-28 2016-05-10 Taiwan Semiconductor Manufacturing Co., Ltd. Method to integrate different function devices fabricated by different process technologies
CN103869207B (zh) * 2014-03-06 2017-05-31 京东方科技集团股份有限公司 Dc‑dc器件焊接检测装置
KR102437774B1 (ko) 2015-11-17 2022-08-30 삼성전자주식회사 인쇄 회로 기판
US10199356B2 (en) 2017-02-24 2019-02-05 Micron Technology, Inc. Semiconductor device assembles with electrically functional heat transfer structures
US10090282B1 (en) 2017-06-13 2018-10-02 Micron Technology, Inc. Semiconductor device assemblies with lids including circuit elements
US10096576B1 (en) * 2017-06-13 2018-10-09 Micron Technology, Inc. Semiconductor device assemblies with annular interposers
KR101995229B1 (ko) * 2018-11-09 2019-07-02 주식회사 디에스전자 내부 정합형 고출력 증폭기
KR20220000294A (ko) * 2020-06-25 2022-01-03 삼성전자주식회사 반도체 패키지

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004214509A (ja) * 2003-01-07 2004-07-29 Toshiba Corp 半導体装置およびそのアセンブリ方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS616846A (ja) 1984-06-21 1986-01-13 Nec Corp コンデンサ付プラグインパツケ−ジ
JPH0756887B2 (ja) 1988-04-04 1995-06-14 株式会社日立製作所 半導体パッケージ及びそれを用いたコンピュータ
US4862322A (en) 1988-05-02 1989-08-29 Bickford Harry R Double electronic device structure having beam leads solderlessly bonded between contact locations on each device and projecting outwardly from therebetween
US5475262A (en) 1992-08-07 1995-12-12 Fujitsu Limited Functional substrates for packaging semiconductor chips
KR970007848B1 (ko) 1994-03-03 1997-05-17 삼성전자 주식회사 적층형 반도체 패키지 및 그 제조방법
KR0134648B1 (ko) 1994-06-09 1998-04-20 김광호 노이즈가 적은 적층 멀티칩 패키지
KR0184076B1 (ko) 1995-11-28 1999-03-20 김광호 상하 접속 수단이 패키지 내부에 형성되어 있는 3차원 적층형 패키지
US5786979A (en) 1995-12-18 1998-07-28 Douglass; Barry G. High density inter-chip connections by electromagnetic coupling
JP3673094B2 (ja) 1997-10-01 2005-07-20 株式会社東芝 マルチチップ半導体装置
US6809421B1 (en) 1996-12-02 2004-10-26 Kabushiki Kaisha Toshiba Multichip semiconductor device, chip therefor and method of formation thereof
KR100351053B1 (ko) 2000-05-19 2002-09-05 삼성전자 주식회사 종단저항을 내장하는 메모리 모듈 및 이를 포함하여 다중채널구조를 갖는 메모리 모듈
US7247932B1 (en) 2000-05-19 2007-07-24 Megica Corporation Chip package with capacitor
WO2002071484A1 (en) 2001-03-02 2002-09-12 Laird Technologies, Inc. Board level shield
JP3583396B2 (ja) 2001-10-31 2004-11-04 富士通株式会社 半導体装置の製造方法、薄膜多層基板及びその製造方法
JP3492348B2 (ja) 2001-12-26 2004-02-03 新光電気工業株式会社 半導体装置用パッケージの製造方法
US6642614B1 (en) 2002-08-21 2003-11-04 Teconn Electronics, Inc. Multi-functional memory chip connector

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004214509A (ja) * 2003-01-07 2004-07-29 Toshiba Corp 半導体装置およびそのアセンブリ方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8796861B2 (en) 2011-09-06 2014-08-05 Samsung Electronics Co., Ltd. Semiconductor package having support member

Also Published As

Publication number Publication date
US20070018299A1 (en) 2007-01-25
ITMI20061432A1 (it) 2007-01-26
US7615869B2 (en) 2009-11-10
KR20070013036A (ko) 2007-01-30

Similar Documents

Publication Publication Date Title
KR100914552B1 (ko) 반도체 메모리 장치 및 이를 구비하는 메모리 모듈
USRE42332E1 (en) Integrated circuit package, ball-grid array integrated circuit package
KR100335717B1 (ko) 고용량 메모리 카드
KR100818088B1 (ko) 반도체 패키지 및 그 제조 방법
CN108091643B (zh) 半导体封装及其制造方法
US20210202461A1 (en) Method for embedding silicon die into a stacked package
KR101004684B1 (ko) 적층형 반도체 패키지
US20240186293A1 (en) Semiconductor package having chip stack
US7365438B2 (en) Semiconductor device with semiconductor components connected to one another
JPH07147378A (ja) 半導体モジュールおよびこれに使用されるｉｃパッケージ
US7595552B2 (en) Stacked semiconductor package in which semiconductor packages are connected using a connector
CN112133679A (zh) 半导体装置
KR20090004171A (ko) 반도체 패키지
KR20050014441A (ko) 동일 평면상에 횡 배치된 기능부 및 실장부를 구비하는반도체 칩 패키지 및 그 적층 모듈
TW202105665A (zh) 半導體封裝結構
US20110062586A1 (en) Chip for Reliable Stacking on another Chip
KR20140027804A (ko) 반도체 패키지 및 그 제조방법
KR20050027384A (ko) 재배선 패드를 갖는 칩 사이즈 패키지 및 그 적층체
KR100818593B1 (ko) 저장 장치
KR20160051424A (ko) 적층 패키지
JPH0969587A (ja) Ｂｇａ型半導体装置及びｂｇａモジュール
KR20230162651A (ko) 메모리 디바이스
KR20080084279A (ko) 반도체 패키지
KR20060036126A (ko) 배면 부착형의 칩 적층 구조를 가지는 반도체 패키지
KR20080082862A (ko) 반도체 패키지

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120801

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20130731

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee