KR20090004171A - 반도체 패키지 - Google Patents

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KR20090004171A
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김민우
이석찬
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Abstract

본 발명은 반도체 패키지에 관한 것으로서, 더욱 상세하게는 반도체 패키지의 실장 면적을 최소화할 수 있는 반도체 패키지의 구조에 관한 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일실시예에 따른 반도체 패키지는 보드; 하나 이상의 제1 반도체 칩이 탑재되어 있고, 상기 보드 상에 지지되는 제1 패키지; 하나 이상의 제2 반도체 칩이 탑재되어 있고, 상기 보드 상에 지지되는 제2 패키지; 및 하나 이상의 제3 반도체 칩이 탑재되어 있고, 상기 제1 패키지보다 상기 보드에 평행한 방향의 단면적이 크며, 상기 제1 패키지 및 상기 제2 패키지 상에 지지되는 제3 패키지;를 포함한다. 이에 따라 복수개의 패키지가 보드 상에 실장되는 면적을 줄이고, 기존 기술보다 실장높이(두께)도 낮출 수 있으며, 동시에 제품의 신뢰성을 확보할 수 있다.
Figure P1020070068169
패키지, 기판, 솔더 볼, 보드, 반도체칩

Description

반도체 패키지{Semiconductor package}
본 발명은 반도체 패키지에 관한 것으로서, 더욱 상세하게는 반도체 패키지의 실장 면적을 최소화하고, 실장 높이를 낮출 수 있는 반도체 패키지의 구조에 관한 것이다.
반도체 패키지를 사용하는 다양한 전자 제품은 점점 다기능화되고 소형화되고 있다. 예를 들어, 현재 핸드폰에는 MP3기능, 카메라 기능, WLAN, WIBRO, GPS등의 휴대 인터넷 기능 등이 추가되고 있다. 이러한 추세에 대응하여 실장해야 할 반도체 패키지들이 증가하게 되고 이에 따라 보드(board) 상의 실장 면적이 증가하게 된다. 또한, 대용량의 저장매체를 원함에 따른 메모리의 용량 또한 증가함에 따라, 메모리 반도체 칩의 용량 증가에 따른, 메모리 반도체 패키지의 두께 및 면적이 증가하게 된다.
도 1은 보드 상에 실장되는 반도체 패키지 및 전자 부품들의 구성을 도해한 평면도이다.
도 1을 참조하면, 보드(10) 상에 제1 패키지(PK1), 제2 패키지(PK2) 및 제3 패키지(PK3)가 실장되어 있으며 그외에 다양한 전자 부품들이 또한 실장되어 있다. 핸드폰 제품에 다기능화됨에 따라 보드(10) 상에 실장되어야 하는 전자 부품들이 증가하게 되지만 핸드폰 제품의 소형화 추세에 따라 실장 면적이 부족하게 된다.
도 2는 휴대폰 내부의 보드 상에 실장되는 반도체 패키지들의 구성을 도해한 평면도이다.
도 2를 참조하면, 보드(10) 상에 실장되는 반도체 패키지들은 기능에 따라 다양한 크기를 가지게 된다. 예를 들어 제1 패키지는 10mm x 10mm 의 단면적을 가지고, 제2 패키지는 13mm x 10.5mm 의 단면적을 가지고, 제3 패키지는 18mm x 12mm 의 단면적을 가질 수 있다. 3개의 반도체 패키지들을 보드(10) 상에 직접 실장할 경우 총 실장 면적은 452.5 ㎟ 가 된다.
그러나 앞서 기술한 바와 같이 점차 소형화 제품이 요구되는 추세에 대응하여 반도체 패키지의 실장 면적을 줄이는 방법이 필요로 하고 있다. 특히, 실장 면적을 줄이면서도 동시에 제품의 신뢰성을 확보할 수 있는 방법이 더욱 필요로 한다.
본 발명이 이루고자 하는 기술적 과제는 반도체 패키지의 실장 면적을 줄이고, 기존 기술보다 실장높이(두께)도 낮출 수 있으며, 동시에 제품의 신뢰성을 확보할 수 있는 반도체 패키지의 구조를 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 일실시예에 따른 반도체 패키지는 보드; 하나 이상의 제1 반도체 칩이 탑재되어 있고, 상기 보드 상에 지지되는 제1 패키지; 하나 이상의 제2 반도체 칩이 탑재되어 있고, 상기 보드 상에 지지되는 제2 패키지; 및 하나 이상의 제3 반도체 칩이 탑재되어 있고, 상기 제1 패키지보다 상기 보드에 평행한 방향의 단면적이 크며, 상기 제1 패키지 및 상기 제2 패키지 상에 지지되는 제3 패키지;를 포함한다. 여기에서, 상기 제1 패키지, 상기 제2 패키지 또는 상기 제3 패키지는 BGA 타입 패키지 또는 LGA(Land Grid Array) 타입 패키지일 수 있다.
상기 제1 패키지는 상기 제1 반도체 칩이 장착되는 제1 기판을 더 포함할 수 있고, 상기 제3 패키지는 상기 제3 반도체 칩이 장착되는 제3 기판을 더 포함할 수 있고 상기 제3 기판 하에 형성되어 상기 제1 기판과 전기적으로 연결되는 제1 솔더볼을 더 포함할 수 있으며, 상기 제3 패키지는 상기 제1 솔더볼에 의해 상기 제1 기판 상에 지지될 수 있다. 이 경우 상기 제1 패키지는 상기 제1 반도체 칩을 둘러싸는 제1 밀봉층을 더 포함할 수 있고, 상기 제1 솔더볼이 상기 제1 기판 상에 형 성될 수 있도록 상기 제1 밀봉층은 상기 제1 기판보다 상기 보드에 평행한 방향의 단면적이 더 작을 수 있다.
상기 제2 패키지는 상기 제2 반도체 칩이 장착되는 제2 기판을 더 포함할 수 있고, 상기 제3 패키지는 상기 제3 기판 하에 형성되는 제2 솔더볼을 더 포함할 수 있으며, 상기 제3 패키지는 상기 제2 솔더볼에 의해 상기 제2 기판 상에 지지될 수 있다. 또한 상기 제2 패키지는 상기 제2 반도체 칩을 둘러싸는 제2 밀봉층을 더 포함할 수 있고, 상기 제2 솔더볼이 상기 제2 기판 상에 형성될 수 있도록 상기 제2 밀봉층은 상기 제2 기판보다 상기 보드에 평행한 방향의 단면적이 더 작을 수 있다.
상기 제3 기판은 상기 제1 기판보다 상기 보드에 평행한 방향의 단면적이 더 클 수 있으며, 상기 제3 기판은 상기 제1 기판보다 횡방향의 폭이 더 클 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 일실시예의 다른 측면에 따른 반도체 패키지에서 상기 제2 패키지는 상기 제2 반도체 칩을 둘러싸는 제2 밀봉층을 더 포함할 수 있고, 상기 제3 패키지는 상기 제2 밀봉층 상에 지지될 수 있다. 이 경우 상기 제2 밀봉층과 상기 제3 기판 사이에 접착층을 더 포함할 수 있으며, 상기 제2 밀봉층은 상기 제2 기판과 상기 보드에 평행한 방향의 단면적이 같을 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 패키지는 보드; 상기 보드 상에 위치하며 지지되는 복수개의 제1 패키지들; 상기 복수개의 제1 패키지들 중에서 적어도 두 개 이상의 제1 패키지들 상에 위치하며 지 지되는 제2 패키지;를 포함할 수 있다. 이 경우, 상기 제2 패키지는 하나의 상기 제1 패키지보다 상기 보드에 평행한 방향의 단면적이 큰 것이 바람직하다.
본 발명에 의한 반도체 패키지에 따르면, 복수개의 패키지가 보드 상에 실장되는 면적을 줄이면서 동시에 제품의 신뢰성을 확보할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하여 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다. 명세서 전체에 걸쳐서 막, 영역, 또는 기판등과 같은 하나의 구성요소가 또 다른 구성요소 "상에" 위치한다고 언급할 때는, 상기 하나의 구성요소가 다른 구성요소에 직접 접촉하거나 중간에 개재되는 구성요소들이 존재할 수 있다고 해석될 수 있다.
도 3은 본 발명의 일실시예에 따른 반도체 패키지를 도해한 단면도이다.
도 4 내지 도 6은 각각 제1 패키지, 제2 패키지 및 제3 패키지에 대한 평면도들이고, 도 7은 제3 패키지에 대한 저면도이다.
도 3 내지 도 7을 참조하면, 보드(100) 상에 제1 패키지(PK1) 및 제2 패키 지(PK2)가 실장되어 지지된다. 제3 패키지(PK3)는 보드(100) 상에 직접 실장되지 않고 제1 패키지(PK1) 및 제2 패키지(PK2) 상에 지지되어 실장된다.
보드(100)는 단층 또는 다층의 배선 패턴을 구비한 인쇄 회로 기판(PCB)일 수 있다. 제1 패키지(PK1)에서는 제1 기판(110a) 상에 하나 이상의 제1 반도체 칩(120a)이 탑재되어 있으며, 제1 본딩 와이어(130a)에 의해 제1 반도체 칩(120a)과 제1 기판(110a)이 전기적으로 연결된다. 제1 밀봉층(140a)은 제1 반도체 칩(120a)을 둘러싸면서 제1 기판(110a)상에 형성된다. 바람직하게는 제1 밀봉층(140a)은 EMC(Epoxy Mold Compound)로 구성될 수 있다. 제1 기판(110a)은 보드(100)와 솔더볼(150a)에 의해 전기적으로 연결될 수 있다.
제2 패키지(PK2)에서는 제2 기판(110b) 상에 하나 이상의 제2 반도체 칩(120b)이 탑재되어 있으며, 제2 본딩 와이어(130b)에 의해 제2 반도체 칩(120b)과 제2 기판(110b)이 전기적으로 연결된다. 제2 밀봉층(140b)은 제2 반도체 칩(120b)을 둘러싸면서 제2 기판(110b)상에 형성된다. 바람직하게는 제2 밀봉층(140b)은 EMC(Epoxy Mold Compound)로 구성될 수 있다. 제2 기판(110b)은 보드(100)와 솔더볼(150b)에 의해 전기적으로 연결될 수 있다.
제3 패키지(PK3)에서는 제3 기판(110c) 상에 하나 이상의 제3 반도체 칩(120c-1, 120c-2)이 탑재되어 있으며, 제3 본딩 와이어(130c)에 의해 제3 반도체 칩(120c-1, 120c-2)과 제3 기판(110c)이 전기적으로 연결된다. 제3 밀봉층(140c)은 제3 반도체 칩(120c-1, 120c-2)을 둘러싸면서 제3 기판(110c)상에 형성된다. 바람직하게는 제3 밀봉층(140c)은 EMC(Epoxy Mold Compound)로 구성될 수 있다. 점차 고용량의 저장매체를 요구하는 추세에 따라 메모리 반도체 칩의 사이즈가 커지고 여러 반도체 칩을 하나의 반도체 패키지에 적층함에 따라, 실장높이(두께)가 커지게 되므로 제3 반도체 칩(120c-1, 120c-2)들을 병렬로 배치하여 적층되는 것이 바람직하다. 다만, 제3 반도체 칩(120c-1, 120c-2)들을 병렬로 배치하면 제3 기판(110c)의 단면적이 커지게 된다. 제1 패키지(PK1)의 바로 위에 있는 제3 패키지(PK3)의 일부는 제1 패키지(PK1) 상에 지지된다. 바람직하게는 제3 패키지(PK3)는 제3 기판(110c) 하에 형성되어 제1 기판(110a)과 전기적으로 연결되는 제1 솔더볼(150c-1)을 포함하며, 제3 패키지(PK3)는 제1 솔더볼(150c-1)에 의해 제1 기판(110a) 상에 지지될 수 있다. 제1 솔더볼(150c-1)이 제1 기판(110a) 상에 형성될 수 있도록 도 4에서처럼 제1 밀봉층(140a)은 제1 기판(110a)보다 보드(100)에 평행한 방향의 단면적이 더 작은 것이 바람직하다.
한편, 제3 패키지(PK3)는 제1 패키지(PK1)보다 보드(100)에 평행한 방향의 단면적이 더 크다. 여기에서 보드(100)에 평행한 방향은 도 3에서 가로 방향을 의미한다. 바람직하게는 제3 기판(110c)이 제1 기판(110a)보다 보드(100)에 평행한 방향의 단면적이 더 크다. 또는 제3 기판(110c)의 횡방향의 폭(W3)은 제1 기판(110a)의 횡방향의 폭(W1)보다 더 크다. 이 경우 제3 기판(110c)의 횡방향의 폭(W3)에서 제1 기판(110a)의 횡방향의 폭(W1)만큼의 차이(=W3-W1)에 해당하는 제3 기판(110c)의 일부는 제1 패키지(PK1)에 의해 지지되지 않으면서 보드(100)상에서 이격되어 있으므로 기계적 충격에 취약한 구조이다. 상기 차이(=W3-W1)에 해당하는 제3 기판(110c)의 일부는 제2 패키지(PK2)상에 지지된다. 바람직하게는 제3 패키 지(PK3)는 제3 기판(110c) 하에 형성되는 제2 솔더볼(150c-2)을 포함하며, 상기 차이(=W3-W1)에 해당하는 제3 기판(110c)의 일부는 제2 솔더볼(150c-2)에 의해 제2 기판(110b) 상에 지지될 수 있다. 제2 솔더볼(150c-2)이 제2 기판(110b) 상에 형성될 수 있도록 도 5에서처럼 제2 밀봉층(140b)은 제2 기판(110b)보다 보드(100)에 평행한 방향의 단면적이 더 작은 것이 바람직하다. 제2 솔더볼(150c-2)은 보드(100)에서 제3 기판(110c)으로 전원 공급을 위해 형성되는 도전체의 역할을 동시에 담당할 수 있다. 즉, 본 발명의 일실시예에서는 제1 반도체 칩(120a)은 CPU 칩을 포함할 수 있고, 제2 반도체 칩(120b)은 저장 메모리(storage memory)칩을 포함할 수 있으며, 제3 반도체 칩(120c-1, 120c-2)은 동작 메모리(working memory)칩을 포함할 수 있다. 이 경우 제1 패키지(PK1)와 제3 패키지(PK3) 사이에 전기적 연결을 위해 제1 솔더볼(150c-1)이 필요할 수 있으나, 제2 패키지(PK2)와 제3 패키지(PK3) 사이에는 전기적 연결이 반드시 필요하지는 않으므로 제2 솔더볼(150c-2)은 보드(100)에서 제3 기판(110c)으로 전원 공급을 위해 형성되는 도전체의 역할을 동시에 담당할 수 있다.
도 8은 본 발명의 일실시예의 변형예에 따른 반도체 패키지를 도해한 단면도이다.
도 8을 참조하면, 제1 패키지(PK1)의 바로 위에 있는 제3 패키지(PK3)의 일부는 제1 패키지(PK1) 상에 지지된다. 바람직하게는 제3 패키지(PK3)는 제3 기판(210c) 하에 형성되어 제1 기판(210a)과 전기적으로 연결되는 제1 솔더볼(250c-1)을 포함하며, 제3 패키지(PK3)는 제1 솔더볼(250c-1)에 의해 제1 기판(210a) 상 에 지지될 수 있다. 한편, 제3 패키지(PK3)는 제1 패키지(PK1)보다 보드(100)에 평행한 방향의 단면적이 더 크다. 여기에서 보드(200)에 평행한 방향은 도 8에서 가로 방향을 의미한다. 바람직하게는 제3 기판(210c)이 제1 기판(210a)보다 보드(200)에 평행한 방향의 단면적이 더 크다. 즉, 제3 기판(210c)의 횡방향의 폭(W3)은 제1 기판(210a)의 횡방향의 폭(W1)보다 더 크다. 이 경우 제3 기판(210c)의 횡방향의 폭(W3)에서 제1 기판(210a)의 횡방향의 폭(W1)만큼의 차이(=W3-W1)에 해당하는 제3 기판(210c)의 일부는 제1 패키지(PK1)에 의해 지지되지 않고 보드(200)상에서 이격되어 있으므로 기계적 충격에 취약한 구조이다. 본 발명의 일실시예의 변형예에서는 상기 차이(=W3-W1)에 해당하는 제3 기판(210c)의 일부가 제2 패키지(PK2)의 제2 반도체 칩(220b)을 둘러싸는 제2 밀봉층(240b) 상에 지지될 수 있다. 이 경우 제2 밀봉층(240b) 상에 접착층(260)이 존재하여 제2 패키지(PK2)가 제3 패키지(PK3)와 결합되게 할 수 있다. 제2 밀봉층(240b)은 보드(200)에 평행한 방향의 단면적이 제2 기판(110b)과 동일할 수 있다.
본 발명의 실시예들에서는 제1 패키지(PK1) 와 제2 패키지(PK2)만이 보드 상에 직접 실장되므로 보드 상의 실장 면적은 321.25mm2 로서 종래 기술에서 설명한 총 실장 면적을 약 29% 감소시킬 수 있다.
본 발명의 실시예들에서 제1 기판(110a), 제2 기판(110b) 또는 제3 기판(110c)은 단층 또는 다층의 배선 패턴을 구비한 인쇄 회로 기판(PCB)뿐만 아니라 단층 또는 다층의 배선 패턴을 구비한 테이프일 수 있다.
또한 본 발명의 실시예들에서 제1 패키지(PK1), 제2 패키지(PK2) 또는 제3 패키지(PK3)는 BGA 타입 패키지뿐만 아니라 LGA(Land Grid Array) 타입 패키지일 수 있다.
앞에서는 하부에 2개의 패키지들이 보드에 실장되고, 상기 하부의 2개의 패키지들 상에 제3의 패키지가 지지되어 실장되는 것을 실시예로 하여 설명하였지만, 본 발명의 다른 실시예에 따른 반도체 패키지는 보드에 실장되는 하부의 복수개의 제1 패키지들과 상기 하부의 복수개의 제1 패키지들 중에서 적어도 2개 이상의 제1 패키지들 상에 위치하며 지지되는 제2 패키지를 포함할 수 있다. 이 경우 제2 패키지는 하나의 상기 제1 패키지보다 보드에 평행한 방향의 단면적이 더 큰 것이 바람직하다. 한편, 상기 복수개의 제1 패키지들 또는 상기 제2 패키지는 BGA 타입 패키지 또는 LGA 타입 패키지인 것이 바람직하다.
발명의 특정 실시예들에 대한 이상의 설명은 예시 및 설명을 목적으로 제공되었다. 따라서, 본 발명은 상기 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 해당 분야에서 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.
도 1은 보드 상에 실장되는 반도체 패키지 및 전자 부품들의 구성을 도해한 평면도이다.
도 2는 휴대폰 내부의 보드 상에 실장되는 반도체 패키지들의 구성을 도해한 평면도이다.
도 3은 본 발명의 일실시예에 따른 반도체 패키지를 도해한 단면도이다.
도 4는 본 발명의 일실시예에 따른 제1 패키지에 대한 평면도이다.
도 5는 본 발명의 일실시예에 따른 제2 패키지에 대한 평면도이다.
도 6는 본 발명의 일실시예에 따른 제3 패키지에 대한 평면도이다.
도 7은 본 발명의 일실시예에 따른 제3 패키지에 대한 저면도이다.
도 8은 본 발명의 일실시예의 변형예에 따른 반도체 패키지를 도해한 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
110a : 제1 기판 110b : 제2 기판
110c : 제2 기판 150c-1 : 제1 솔더볼
150c-2 : 제2 솔더볼

Claims (22)

  1. 보드;
    하나 이상의 제1 반도체 칩이 탑재되어 있고, 상기 보드 상에 지지되는 제1 패키지;
    하나 이상의 제2 반도체 칩이 탑재되어 있고, 상기 보드 상에 지지되는 제2 패키지; 및
    하나 이상의 제3 반도체 칩이 탑재되어 있고, 상기 제1 패키지보다 상기 보드에 평행한 방향의 단면적이 크며, 상기 제1 패키지 및 상기 제2 패키지 상에 지지되는 제3 패키지;를 포함하는 반도체 패키지.
  2. 제1항에 있어서, 상기 제1 패키지는 상기 제1 반도체 칩이 장착되는 제1 기판을 더 포함하고, 상게 제3 패키지는 상기 제3 반도체 칩이 장착되는 제3 기판을 더 포함하고 상기 제3 기판 하에 형성되어 상기 제1 기판과 전기적으로 연결되는 제1 솔더볼을 더 포함하며, 상기 제3 패키지는 상기 제1 솔더볼에 의해 상기 제1 기판 상에 지지되는 것을 특징으로 하는 반도체 패키지.
  3. 제2항에 있어서, 상기 제2 패키지는 상기 제2 반도체 칩이 장착되는 제2 기판을 더 포함하고, 상기 제3 패키지는 상기 제3 기판 하에 형성되는 제2 솔더볼을 더 포함하며, 상기 제3 패키지는 상기 제2 솔더볼에 의해 상기 제2 기판 상에 지지 되는 것을 특징으로 하는 반도체 패키지.
  4. 제2항에 있어서, 상기 제2 패키지는 상기 제2 반도체 칩을 둘러싸는 제2 밀봉층을 더 포함하고, 상기 제3 패키지는 상기 제2 밀봉층 상에 지지되는 것을 특징으로 하는 반도체 패키지.
  5. 제2항에 있어서, 상기 제3 기판은 상기 제1 기판보다 상기 보드에 평행한 방향의 단면적이 더 큰 것을 특징으로 하는 반도체 패키지.
  6. 제2항에 있어서, 상기 제3 기판은 상기 제1 기판보다 횡방향의 폭이 더 큰 것을 특징으로 하는 반도체 패키지.
  7. 제1항에 있어서, 상기 제1 반도체 칩은 CPU 칩을 포함하는 것을 특징으로 하는 반도체 패키지.
  8. 제1항에 있어서, 상기 제2 반도체 칩은 동작 메모리(working memory) 칩을 포함하는 것을 특징으로 하는 반도체 패키지.
  9. 제1항에 있어서, 상기 제3 반도체 칩은 저장 메모리(storage memory) 칩을 포함하는 것을 특징으로 하는 반도체 패키지.
  10. 제2항에 있어서, 상기 하나 이상의 제3 반도체 칩은 상기 제3 기판 상에 병렬로 배치되어 적층되는 것을 특징으로 하는 반도체 패키지.
  11. 제2항 또는 제3항 중 어느 하나의 항에 있어서, 상기 제1 기판, 상기 제2기판 또는 상기 제3 기판은 단층 또는 다층의 배선 패턴을 구비한 인쇄 회로 기판인 것을 특징으로 하는 반도체 패키지.
  12. 제2항 또는 제3항 중 어느 하나의 항에 있어서, 상기 제1 기판, 상기 제2기판 또는 상기 제3 기판은 단층 또는 다층의 배선 패턴을 구비한 테이프인 것을 특징으로 하는 반도체 패키지.
  13. 제3항에 있어서, 상기 제2 솔더볼은 상기 보드에서 상기 제3 기판으로 전원 공급을 위해 형성되는 도전체인 것을 특징으로 하는 반도체 패키지.
  14. 제2항에 있어서, 상기 제1 패키지는 상기 제1 반도체 칩을 둘러싸는 제1 밀봉층을 더 포함하고, 상기 제1 솔더볼이 상기 제1 기판 상에 형성될 수 있도록 상기 제1 밀봉층은 상기 제1 기판보다 상기 보드에 평행한 방향의 단면적이 더 작은 것을 특징으로 하는 반도체 패키지.
  15. 제3항에 있어서, 상기 제2 패키지는 상기 제2 반도체 칩을 둘러싸는 제2 밀봉층을 더 포함하고, 상기 제2 솔더볼이 상기 제2 기판 상에 형성될 수 있도록 상기 제2 밀봉층은 상기 제2 기판보다 상기 보드에 평행한 방향의 단면적이 더 작은 것을 특징으로 하는 반도체 패키지.
  16. 제4항에 있어서, 상기 제2 밀봉층과 상기 제3 기판 사이에 접착층을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  17. 제4항에 있어서, 상기 제2 밀봉층은 상기 제2 기판과 상기 보드에 평행한 방향의 단면적이 같은 것을 특징으로 하는 반도체 패키지.
  18. 제1항에 있어서, 상기 보드는 단층 또는 다층의 배선 패턴을 구비한 인쇄 회로 기판인 것을 특징으로 하는 반도체 패키지.
  19. 제1항에 있어서, 상기 제1 패키지, 상기 제2 패키지 또는 상기 제3 패키지는 BGA 타입 패키지 또는 LGA(Land Grid Array) 타입 패키지인 것을 특징으로 하는 반도체 패키지.
  20. 보드;
    상기 보드 상에 위치하며 지지되는 복수개의 제1 패키지들;
    상기 복수개의 제1 패키지들 중에서 적어도 두 개 이상의 제1 패키지들 상에 위치하며 지지되는 제2 패키지;를 포함하는 반도체 패키지.
  21. 제20항에서 상기 복수개의 제1 패키지들 또는 상기 제2 패키지는 BGA 타입 패키지 또는 LGA 타입 패키지인 것을 특징으로 하는 반도체 패키지.
  22. 제20항에 있어서, 상기 제2 패키지는 하나의 상기 제1 패키지보다 상기 보드에 평행한 방향의 단면적이 더 큰 것을 특징으로 반도체 패키지.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7785114B2 (en) * 2008-06-30 2010-08-31 Intel Corporation Modification of connections between a die package and a system board
EP2836178B1 (en) * 2012-04-13 2016-11-02 TWE Meulebeke Unitary absorbent structures comprising an absorbent core and/or an acquisition and dispersion layer for absorbent articles
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Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6734539B2 (en) * 2000-12-27 2004-05-11 Lucent Technologies Inc. Stacked module package
US20040061213A1 (en) * 2002-09-17 2004-04-01 Chippac, Inc. Semiconductor multi-package module having package stacked over die-up flip chip ball grid array package and having wire bond interconnect between stacked packages
US7518224B2 (en) * 2005-05-16 2009-04-14 Stats Chippac Ltd. Offset integrated circuit package-on-package stacking system

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