DE102007049800A1

DE102007049800A1 - Verfahren und Vorrichtung zum Konfigurieren eines Halbleiterbauelements

Info

Publication number: DE102007049800A1
Application number: DE102007049800A
Authority: DE
Inventors: Josef Schnell
Original assignee: Qimonda North America Corp
Current assignee: Polaris Innovations Ltd
Priority date: 2006-10-19
Filing date: 2007-10-17
Publication date: 2008-05-21
Also published as: US20080098152A1

Abstract

Ausführungsformen der Erfindung stellen im Allgemeinen ein Speicherbauelement und ein Verfahren zum Bereitstellen des Speicherbauelements bereit. Bei einer Ausführungsform beinhaltet das Verfahren das Bereitstellen einer oder mehrerer Schichten, die ein Speicherarray des Speicherbauelements enthalten. Die eine oder mehreren Schichten sind auf eine Weise angeordnet, die eine Auswahl einer Konfiguration für das Speicherbauelement unter mindestens einer ersten Konfiguration und einer zweiten Konfiguration gestattet. Der Betrieb des Speicherbauelements ist in der ersten Konfiguration bezüglich der zweiten Konfiguration verschieden. Das Verfahren beinhaltet auch das Auswählen einer Konfiguration für das Speicherbauelement unter mindestens der ersten Konfiguration und der zweiten Konfiguration. Das Verfahren beinhaltet weiterhin das Bereitstellen einer ersten Schicht, die auf der einen oder den mehreren Schichten angeordnet ist, wenn die erste Konfiguration gewählt wird. Die erste Schicht entspricht der ersten Konfiguration. Das Verfahren beinhaltet auch das Bereitstellen einer zweiten Schicht, die auf der einen oder den mehreren Schichten angeordnet ist, wenn die zweite Konfiguration ausgewählt wird. Die zweite Schicht entspricht der zweiten Konfiguration.

Description

ALLGEMEINER STAND DER TECHNIK
ERFINDUNGSGEBIET
Die Erfindung betrifft allgemein Verfahren und Vorrichtungen zum Bereitstellen von Konfigurationen eines Speicherbauelements.
BESCHREIBUNG DES VERWANDTEN STANDS DER TECHNIK
Moderne Speicherbauelemente sind in der Regel in einer großen Palette von Produkten enthalten, einschließlich großen Computersystemen und kleineren eingebetteten Computersystemen. In vielen Fällen können unterschiedliche Arten von Computersystemen konfiguriert werden, um auf verschiedene Arten von Speicherbauelementen zuzugreifen. Beispielsweise können große Computersysteme mit einer eigenen Stromversorgung konfiguriert sein, mit Hochgeschwindigkeitsspeicherbauelementen zu arbeiten, die große Leistungsmengen verbrauchen, während kleinere eingebettete Systeme, die auf Batteriestrom arbeiten, konfiguriert sein können, mit langsamen Speicherbauelementen zu arbeiten, die kleinere Leistungsmengen verbrauchen. Somit kann eine gegebene Art von Speicherbauelement zur Verwendung in einem Computersystem auf der Basis von Stromversorgungseinschränkungen ausgewählt werden. Datenzugriffsraten, Speicherkapazität, Schnittstelleneinschränkungen und andere Designfaktoren können ebenfalls bei der Auswahl eines Speicherbauelements berücksichtigt werden.
In einigen Fällen möchte ein gegebener Speicherbauelementhersteller möglicherweise einem oder mehreren Kunden, die Computersysteme mit den oben beschriebenen variierenden Spei cheranforderungen entwickeln, eine Vielzahl von Speicherbauelementen liefern. In solchen Fällen kann das Bereitstellen der Vielzahl von Speicherbauelementen mit variierenden Arbeitscharacteristiken für den Speicherbauelementhersteller aufwendig sein. Beispielsweise können hohe Designkosten, Prüfkosten und Herstellungskosten für jede verschiedene Konfiguration von Speicherbauelement anfallen, die für jede Art von Computersystem angefordert werden. Solche Kosten können zu einem Speicherbauelement führen, was teurer ist, wodurch bewirkt wird, dass das das Speicherbauelement enthaltende Computersystem teurer ist.
Dementsprechend werden verbesserte Verfahren und Vorrichtungen zum Bereitstellen von Konfigurationen eines Speicherbauelements benötigt.
KURZE DARSTELLUNG DER ERFINDUNG
Ausführungsformen der Erfindung stellen im Allgemeinen ein Speicherbauelement und ein Verfahren zum Bereitstellen des Speicherbauelements bereit. Bei einer Ausführungsform beinhaltet das Verfahren das Bereitstellen einer oder mehrerer Schichten, die ein Speicherarray des Speicherbauelements enthalten. Die eine oder mehreren Schichten sind auf eine Weise angeordnet, die eine Auswahl einer Konfiguration für das Speicherbauelement unter mindestens einer ersten Konfiguration und einer zweiten Konfiguration gestattet. Der Betrieb des Speicherbauelements ist in der ersten Konfiguration bezüglich der zweiten Konfiguration verschieden. Das Verfahren beinhaltet auch das Auswählen einer Konfiguration für das Speicherbauelement unter mindestens der ersten Konfiguration und der zweiten Konfiguration. Das Verfahren beinhaltet weiterhin das Bereitstellen einer ersten Schicht, die auf der einen oder den mehreren Schichten angeordnet ist, wenn die erste Konfiguration gewählt wird. Die erste Schicht entspricht der ersten Konfiguration. Das Verfahren beinhaltet auch das Bereitstellen einer zweiten Schicht, die auf der einen oder den mehreren Schichten angeordnet ist, wenn die zweite Konfiguration ausgewählt wird. Die zweite Schicht entspricht der zweiten Konfiguration.
KURZE BESCHREIBUNG DER ZEICHNUNGEN
Damit die oben angeführten Merkmale der vorliegenden Erfindung im Detail verstanden werden können, erfolgt eine eingehendere Beschreibung der oben kurz zusammengefassten Erfindung unter Bezugnahme auf Ausführungsformen, von denen einige in den beigefügten Zeichnungen dargestellt sind. Es ist jedoch anzumerken, dass die beigefügten Ansprüche nur typische Ausführungsformen der vorliegenden Erfindung veranschaulichen und deshalb nicht so angesehen werden sollen, dass sie ihren Schutzbereich beschränken, da die Erfindung andere gleichermaßen effektive Ausführungsformen zulassen kann.
1 ist ein Blockdiagramm, das ein Speicherbauelement 100 gemäß einer Ausführungsform der Erfindung zeigt.
2 ist ein Blockdiagramm, das Masken darstellt, die zum Herstellen verschiedener Konfigurationen eines Speicherbauelements gemäß einer Ausführungsform der Erfindung verwendet werden.
3 ist ein Blockdiagramm, das ein Verfahren 300 zum Herstellen eines Speicherbauelements mit einer ausgewählten Konfiguration gemäß einer Ausführungsform der Erfindung zeigt.
4A–4B sind Blockdiagramme, die separate Konfigurationen des Speicherbauelements gemäß einer Ausführungsform der Erfindung zeigen.
AUSFÜHRLICHE BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORM
Ausführungsformen der Erfindung stellen im Allgemeinen ein Speicherbauelement und ein Verfahren zum Bereitstellen des Speicherbauelements bereit. Bei einer Ausführungsform beinhaltet das Verfahren das Bereitstellen eines Substrats für das Speicherbauelement und das Bereitstellen einer oder mehrerer Schichten, die ein Speicherarray des Speicherbauelements enthalten. Die eine oder mehreren Schichten sind auf eine Weise angeordnet, die eine Auswahl einer Konfiguration für das Speicherbauelement unter mindestens einer ersten Konfiguration und einer zweiten Konfiguration gestattet. Der Betrieb des Speicherbauelements ist in der ersten Konfiguration bezüglich der zweiten Konfiguration verschieden. Das Verfahren beinhaltet auch das Auswählen einer Konfiguration für das Speicherbauelement unter mindestens der ersten Konfiguration und der zweiten Konfiguration. Das Verfahren beinhaltet weiterhin das Bereitstellen einer ersten Schicht, die auf der einen oder den mehreren Schichten angeordnet ist, wenn die erste Konfiguration gewählt wird. Die erste Schicht entspricht der ersten Konfiguration. Das Verfahren beinhaltet auch das Bereitstellen einer zweiten Schicht, die auf der einen oder den mehreren Schichten angeordnet ist, wenn die zweite Konfiguration ausgewählt wird. Die zweite Schicht entspricht der zweiten Konfiguration. In einigen Fällen können nur eine einzelne Schicht und die Verbindungen zu der Schicht von der ersten Konfiguration zu der zweiten Konfiguration verschieden sein.
Durch Bereitstellen der einen oder mehreren Schichten, die so angeordnet sind, dass eine Auswahl einer Konfiguration für das Speicherbauelement gestattet wird, können verschiedene Konfigurationen des Speicherbauelements unter Verwendung des grundlegenden Designs der einen oder mehreren Schichten hergestellt werden. Somit können Designmodifikationen zwischen der ersten Konfiguration und der zweiten Konfiguration reduziert werden, wodurch Design-, Prüf- und Herstellungskosten reduziert werden. Bei einer Ausführungsform können Differenzen zwischen der ersten Konfiguration und der zweiten Konfiguration auf eine einzelne Schicht reduziert werden. Somit kann während der Herstellung, wenn verschiedene Masken zum Herstellen jeder jeweiligen Schicht verwendet werden, eine einzelne Maske verwendet werden, um zwischen dem Herstellen der ersten Konfiguration und der zweiten Konfiguration zu wechseln. Unten sind auch andere Ausführungsformen und Vorteile ausführlicher beschrieben.
Nachfolgend wird auf Ausführungsformen der Erfindung Bezug genommen. Es versteht sich jedoch, dass die Erfindung nicht auf spezifische beschriebene Ausführungsformen beschränkt ist. Statt dessen wird jede Kombination aus den folgenden Merkmalen und Elementen, ob zu verschiedenen Ausführungsformen in Beziehung stehend oder nicht, in Betracht gezogen, um die Erfindung zu implementieren und auszuüben. Zudem liefert die Erfindung in verschiedenen Ausführungsformen zahlreiche Vorteile gegenüber dem Stand der Technik. Wenngleich Ausführungsformen der Erfindung zu Vorteilen gegenüber anderen möglichen Lösungen und/oder gegenüber dem Stand der Technik führen können, beschränkt jedoch, ob ein bestimmter Vorteil durch eine gegebene Ausführungsform gegeben ist oder nicht, nicht die Erfindung. Somit sind die folgenden Aspekte, Merkmale, Ausführungsformen und Vorteile lediglich veranschaulichend und werden nicht als Elemente oder Beschränkungen der beigefügten Ansprüche angesehen, außer dort, wo in einem oder mehreren Ansprüchen ausdrücklich erwähnt. Gleichermaßen soll eine Bezugnahme auf „die Erfindung" nicht als eine Verallgemeinerung jeglichen hierin offenbarten Gegenstands ausgelegt werden und soll nicht als ein Element oder eine Beschränkung der beigefügten Ansprüche angesehen werden, außer dort, wo in einem oder mehreren Ansprüchen ausdrücklich angeführt.
Außerdem sind unten verwendete Signalnamen lediglich beispielhafte Namen, die Signale anzeigen, die zum Durchführen verschiedener Funktionen in einem gegebenen Speicherbauelement verwendet werden. In einigen Fällen können die relativen Signale von Bauelement zu Bauelement variieren. Zudem sind die unten beschriebenen und in den Figuren gezeigten Schaltungen und Bauelemente lediglich beispielhaft für Ausfüh rungsformen der Erfindung. Wie der Fachmann erkennt, können Ausführungsformen der Erfindung mit jedem Speicherbauelement benutzt werden.
1 ist ein Blockdiagramm, das ein Speicherbauelement 100 gemäß einer Ausführungsform der Erfindung darstellt. Das Speicherbauelement 100 kann Adresseingaben, Befehlseingaben, einen Takteingang und einen externen Datenbus (DQ) enthalten. Die Adresseingaben können von einem Adresspuffer 104 empfangen werden, und die Befehlseingaben können von einem Befehlsdecodierer 102 empfangen werden. Der Takteingang und der externe Datenbus können von einer Eingangs-/Ausgangs-(E/A)-Schaltungsanordnung 106 empfangen und zum Eingeben und Ausgeben von Daten entsprechend Zugangsbefehlen und Adressen verwendet werden, die über die Befehls- und Adresseingänge empfangen werden. In einigen Fällen kann der Takteingang auch zum Steuern des Adresspuffers 104 und/oder Befehlsdecodierers 102 verwendet werden.
Während eines Zugriffs können die Adresseingänge von einem Wortleitungsdecodierer 122 und Spaltendecodierer 124 verwendet werden, um auf Speicherzellen in einem Speicherarray 108 zuzugreifen, das mehrere Speicherbanken enthalten kann. Beispielsweise kann der Spaltendecodierer 124 unter Verwendung einer empfangenen Adresse Bitleitungen des Speicherarrays 108 auswählen, auf die zugegriffen werden soll. Analog kann der Wortleitungsdecodierer 126 Wortleitungen auswählen, auf die unter Verwendung der empfangenen Adresse zugegriffen werden soll. In einigen Fällen kann es zu einem Zugriff auch auf der Basis einer Adresse kommen, die intern erzeugt wird.
Während eines Zugriffs können, nachdem anhand einer Adresse Wortleitungen und Bitleitungen im Speicherarray 108 ausgewählt wurden, Daten in das Speicherarray 108 geschrieben und/oder daraus gelesen und zwischen der Lese-/Schreib-Schaltanordnung für das Speicherarray 108 und der externen E/A-Schaltungsanordnung 106 über einen oder mehrere interne Datenbusse 112 übertragen werden. Die Kombination aus Merkmalen und Elementen, die oben bezüglich 1 beschrieben sind, ist lediglich ein Beispiel für eine Speicherbauelementkonfiguration, mit der Ausführungsformen der Erfindung verwendet werden können. Im Allgemeinen ist die bezüglich 1 gezeigte Ausführungsform des Speicherbauelements 100 beispielhaft, und Ausführungsformen der Erfindung können mit jeder Art von Speicherbauelement benutzt werden.
Wie oben erwähnt stellen Ausführungsformen der Erfindung ein Speicherbauelement und ein Verfahren zum Bereitstellen oder Herstellen des Speicherbauelements mit einer unter einer von mehreren Konfigurationen ausgewählten Konfiguration bereit. Bei einer Ausführungsform kann die Auswahl der gegebenen Konfiguration über eine oder mehrere Schichten erfolgen, die auf eine Weise angeordnet sind, die die Auswahl einer der mehreren Konfigurationen gestattet. Nachdem eine Konfiguration ausgewählt worden ist, können nachfolgende Schichten hinzugefügt werden, um die ausgewählte Konfiguration zu implementieren. Jede Konfiguration kann einer anderen Arbeitscharakteristik des Speicherbauelements entsprechen. Wenn beispielsweise eine erste Konfiguration während des Herstellens ausgewählt wird, kann das resultierende Speicherbauelement ein SDR-DRAM-Bauelement (Single Data Rate – Dynamic Random Access Memory) sein, wo Daten an einer einzelnen Taktflanke (z.B. auf der ansteigenden Flanke) zu und von dem Speicherbauelement übertragen werden. Wenn eine zweite Konfiguration ausgewählt wird, kann das resultierende Speicherbauelement ein DDR-DRAM-Bauelement (Double Data Rate) sein, wo Daten an beiden Taktflanken (z.B. der ansteigenden und abfallenden Flanke) zu und von dem Speicherbauelement übertragen werden.
2 ist ein Blockdiagramm, das Masken 202, 204, 206 zeigt, die zum Herstellen verschiedener Konfigurationen eines Speicherbauelements 210, 220 gemäß einer Ausführungsform der Erfindung verwendet werden. Wie gezeigt kann jede Konfiguration des Speicherbauelements 210, 220 mit einem Substrat 212, 222 beginnen, auf dem unter Verwendung der Masken 202, 204, 206 Schichten 214, 216, 218, 224, 226, 228 abgeschieden werden können. Ein Satz von üblichen Masken 202 kann für die Schichten 214, 218, 224, 228 in beiden Konfigurationen des Speicherbauelements 210, 220 verwendet werden.
Bei einer Ausführungsform können separate Masken 204, 206 für jede andere Konfiguration 210, 220 bereitgestellt werden. Beispielsweise können die Masken 204 zum Abscheiden der Schichten 216 für eine erste Konfiguration des Speicherbauelements 210 verwendet werden. Analog können Masken 206 zum Abscheiden von Schichten 226 für eine zweite Konfiguration des Speicherbauelements 220 verwendet werden. Bei einer Ausführungsform kann über einen Wechsel einer einzelnen Maske entsprechend einer einzelnen Schicht zwischen der ersten und zweiten Konfiguration des Speicherbauelements 210, 220 ausgewählt werden. In einigen Fällen können zusätzlich zu der einzelnen Schicht auch Zwischenverbindungen (z.B. Durchkontakte) verwendet werden, um zwischen der ersten Konfiguration und der zweiten Konfiguration des Speicherbauelements 210, 220 auszuwählen. Bei einer Ausführungsform kann die einzelne Schicht eine Schicht aus Metall sein, wie etwa die Metall-Eins-Schicht (M1). In einigen Fällen können Metallschichten unter der M1-Schicht, wie etwa Metall-Null (M0) sowie beliebige andere Schichten über der M1-Schicht wie die Metall-Zwei-Schicht (M2) für jede Konfiguration gleich sein.
Wie dargestellt können Schichten 214, 218, 224, 228 über und unter den verschiedenen Konfigurationsschichten 216, 226 für jede Konfiguration des Speicherbauelements 210, 220 gleich bleiben. Wie oben beschrieben können bei einer Ausführungsform die Kosten für Design, Prüfen und Herstellen jeder Konfigurationen des Speicherbauelements 210, 220 reduziert werden, indem identische Schichten 214, 218, 224, 228 und Masken 202, die zum Abscheiden von Schichten 214, 218, 224, 228 unter und/oder über den unterschiedlichen Konfigurationsschichten 216, 226 verwendet werden, beibehalten werden.
3 ist ein Blockdiagramm, das ein Verfahren 300 zum Herstellen eines Halbleiterbauelements mit einer ausgewählten Konfiguration gemäß einer Ausführungsform der Erfindung zeigt. Das Verfahren 300 kann bei Schritt 302 beginnen, wo ein Substrat für das Speicherbauelement bereitgestellt wird. Bei Schritt 304 können eine oder mehrere Schichten, die ein Speicherarray enthalten, bereitgestellt werden. Die eine oder mehreren Schichten können auf eine Weise angeordnet sein, die die Auswahl einer Konfiguration für das Speicherbauelement unter mindestens einer ersten Konfiguration und einer zweiten Konfiguration gestattet.
Bei Schritt 306 kann eine Konfiguration für das Speicherbauelement unter mindestens der ersten Konfiguration und der zweiten Konfiguration ausgewählt werden. Wo die erste Konfiguration ausgewählt wird, kann bei Schritt 308 eine auf der einen oder den mehreren Schichten und entsprechend der ersten Konfiguration angeordnete erste Schicht bereitgestellt werden. Wie oben beschrieben kann die erste Schicht beispielsweise unter Verwendung eines ersten Satzes aus einer oder mehreren Masken 204 abgeschieden werden. In einigen Fällen können auch zusätzliche Schichten entsprechend der ersten Konfiguration auf der ersten Schicht abgeschieden werden. Wo die zweite Konfiguration ausgewählt wird, kann analog bei Schritt 318 eine auf der einen oder den mehreren Schichten angeordnete und der zweiten Konfiguration entsprechende zweite Schicht bereitgestellt werden. Zusätzliche Schichten entsprechend der zweiten Konfiguration können ebenfalls auf der zweiten Schicht abgeschieden werden. In einigen Fällen können die erste und zweite Konfiguration auch unterschiedliche Anzahlen von Schichten aufweisen.
Bei einer Ausführungsform können, nachdem die Konfiguration ausgewählt und entsprechende Schichten für die gegebene Konfiguration bereitgestellt worden sind, wie oben beschrieben, nachfolgende Schichten bei Schritt 312 auf den zuvor abge schiedenen Schichten abgeschieden werden. Wie oben beschrieben kann bei einer Ausführungsform ein einzelner Satz von Masken 202 ungeachtet der ausgewählten Konfiguration des Speicherbauelements auch für die nachfolgenden Schichten verwendet werden (z.B. können die nachfolgenden Schichten identisch sein). Somit können wie oben beschrieben die Kosten für Entwerfen, Prüfen und Herstellen des Speicherbauelements reduziert werden. Wenngleich oben bezüglich einer ersten Konfiguration und einer zweiten Konfiguration beschrieben, können Ausführungsformen der Erfindung allgemein zum Bereitstellen einer beliebigen Anzahl von Konfigurationen verwendet werden.
Wie oben beschrieben kann bei einer Ausführungsform der Erfindung jede Konfiguration des Speicherbauelements in nur einer einzelnen Schicht und/oder den Zwischenverbindungen zu der einzelnen Schicht differieren. In einigen Fällen kann die einzelne Schicht nur inaktive Elemente wie Metallzwischenverbindungen enthalten und enthält möglicherweise keine aktiven Elemente wie etwa Transistoren. Beispielsweise kann bei einer Ausführungsform der Erfindung jede Konfiguration des Speicherbauelements bezüglich des Datenwegs differieren, der zum Übertragen von Daten (z.B. im Gegensatz zu Befehlen oder Adressen) innerhalb des Speicherbauelements verwendet wird. Der Datenweg kann den Datenfluss zwischen Lese-/Schreibdatenleitungen (RWDL) und einem externen Datenbus (DQ) wie unten beschrieben steuern. Die verschiedenen, von den verschiedenen Datenwegen implementierten Konfigurationen können einem SDR-DRAM und DDR-DRAM wie oben beschrieben entsprechen.
Die 4A–B sind Blockdiagramme, die separate Konfigurationen des Speicherbauelements gemäß einer Ausführungsform der Erfindung zeigen. 4A zeigt eine beispielhafte DDR-Konfiguration eines Speicherbauelements 210, während 4B eine beispielhafte SDR-Konfiguration eines Speicherbauelements 220 zeigt. Der Betrieb der Speicherbauelemente 210, 220 und Unterschiede bei den jeweiligen Datenwegen werden unten ausführlicher beschrieben.
Wie in 4A gezeigt, kann das Speicherarray 108 zwei oder mehr Speicherbanken 402, 412 enthalten (hier Bank<0> und Bank <1>). Während eines Zugriffs auf das Speicherarray 108 kann die Speicherbank, auf die zugegriffen werden soll, durch einen Abschnitt der an das Speicherbauelement 100 gelieferten Adresse, als die Bankadressbits bezeichnet, spezifiziert werden. Jede Bank 402, 412 kann in mehrere Spalten 404, 406, 414, 416 unterteilt sein. Während eines Zugriffs kann die an das Speicherbauelement 100 gelieferte Adresse decodiert werden, um zu bestimmen, auf welche Spalte 404, 406, 414, 416 in einer ausgewählten Bank zugegriffen werden sollte.
Wenn die Spalte 404, 406, 414, 416, auf die zugegriffen werden soll, wie durch ein Spaltenadressbit ADDC<0> angegeben, identifiziert worden ist, kann die Spalte für Zugriff ausgewählt werden durch Setzen eines Spaltenauswahlsignals (CLS) für die entsprechende Spalte 404, 406, 414, 416. Während eines DDR-Zugriffs, wo Daten sowohl bei der ansteigenden als auch fallenden Flanke eines Taktsignals aus dem Speicherbauelement 100 gelesen oder dorthinein geschrieben werden, kann das Spaltenadressbit ADDC<0> abgeändert werden, um eine Spalte auszuwählen. Wenn beispielsweise ein Zugriff mit dem Lesen von ungeraden Daten (ADDC = 1) bei einer steigenden Flanke des Taktsignals startet, kann ein nachfolgender Zugriff bei der fallenden Flanke des Taktsignals gerade Daten lesen (ADDC = 0).
Um bei einer Ausführungsform die Zeitsteuerung jedes Zugriffs zu verbessern, können gerade und ungerade Lese-/Schreibdatenleitungen (RWDL) 408, 418, die von jeder Bank 402, 412 verwendet werden, derart vertauscht werden, dass sich die Banken 402, 412 die RWDL-Verbindungen teilen. Somit kann während eines Zugriffs auf eine einzelne Bank (z.B. BANK<1>) 412 ein erster Zugriff bei einer steigenden Flanke des Taktsignals eine erste RWDL 408 verwenden, während ein zweiter Zugriff bei einer fallenden Flanke des Taktsignals eine zweite RWDL 418 verwenden kann. Jede Datenleitung (die zwei RWDL 408, 418 und die SRWDL 426, 428, unten beschrieben) können mehrere Datenbits parallel übertragen (z.B. kann jede Datenleitung 32 Bit parallel übertragen). Die Zeitsteuerung kann beispielsweise verbessert werden, weil Daten für jeden der separaten Zugriffe die separaten RWDL-Verbindungen ohne Störung zwischen jedem der Zugriffe verwenden können.
Daten von RWDL können zwischen RWDL und Hauptlese-/-schreibdatenleitungen (SRWDL) 426, 428 über einen Puffer 420 übertragen werden. Für die DDR-Konfiguration können ungerade und gerade RWDL 408, 418 über den Puffer 420 und Verbindungen 422, 424 mit ungeraden und geraden SRWDL 428 beziehungsweise 426 verbunden werden. SRWDL können dazu verwendet werden, Daten zwischen Lese- und Schreibabschnitten der E/A-Schaltungsanordnung 106 zu übertragen, die einen Eingangszwischenspeicher (DINLATCH) 430, der Daten von einem externen Datenbus (DQ) über ein DQ-Pad 450 empfängt, und eine Ausgangs-FIFO-Schaltung (First-In, First-Out) 440, die Daten an den externen Datenbus DQ über einen chipexternen Treiber (OCD – Off-Chip-Driver) 448, der mit dem DQ-Pad verbunden ist, ausgibt, enthalten kann.
Während eines Schreibzugriffs auf das Speicherbauelement 100 in der DDR-Konfiguration können Schreibdaten seriell über den externen Datenbus DQ auf dem DQ-Pad 450 geschrieben und in den Eingangszwischenspeicher 430 über eine Empfangsschaltungsanordnung 432 gelesen werden, die die Daten bei der ansteigenden und abfallenden Flanke des Datentaktsignals DQS empfängt. Die Schreibdaten können ausgewählt und an die gerade oder ungerade SRWDL 426, 428 über einen Multiplexer (MUX) 438 geliefert werden, der von dem Steueradressbit ADDC<0> und den Puffern 434, 436 gesteuert wird. In einigen Fällen werden die Steuersignale zu dem Multiplexer 438 und den Puffern 434, 436 möglicherweise nur während eines Schreibzugriffs aktiviert oder modifiziert.
Während eines Lesezugriffs auf das Speicherbauelement 100 in der DDR-Konfiguration können Daten von der geraden oder ungeraden SRWDL 426, 428 unter Verwendung eines MUX 442 ausgewählt werden, der durch das Spaltenadressbit ADDC<0> gesteuert wird, und in den FIFO 440 unter Verwendung eines Daten-Ein-Signals DPNT_IN eingegeben wird. Daten für die ansteigende und fallende Flanke (DATAR und DATAF) können von dem FIFO 440 unter Verwendung eines Daten-Aus-Signals DPNT_OUT ausgegeben werden. Die Daten für die ansteigende und abfallende Flanke können an den OCD 484 über eine Ausgangsschaltungsanordnung 444, 446 ausgegeben werden, die von der ansteigenden und abfallenden Flanke des DQS-Taktsignals gesteuert wird (CLK-RISE und CLK-FALL). Der OCD 448 kann die auf den externen Datenbus DQ ausgegebenen Daten über das DQ-Pad 450 ansteuern.
4B ist ein Blockdiagramm des Speicherbauelements 100 in der SDR-Konfiguration, wo wie oben beschrieben Daten auf einer einzelnen Flanke des Taktsignals ausgegeben werden. Wie unten beschrieben kann die SDR-Konfiguration in einer Ausführungsform die gleichen aktiven Elemente (z.B. Speicherarrays, Transistoren usw.) wie die DDR-Konfiguration enthalten und nur bezüglich der Verbindung und Steuerverbindungen des Datenwegs differieren. Weiterhin können wie oben beschrieben derartige Verbindungen alle in einer einzelnen Schicht implementiert sein, beispielsweise einer Metallschicht wie etwa M1. In vielen Fällen können durch Begrenzen von Änderungen zwischen Konfigurationen bis zu Verbindungen in einer einzelnen Schicht die Kosten für Design, Prüfen und Herstellen sowohl der SDR- als auch DDR-Konfiguration des Speicherbauelements 100 reduziert werden.
Bezüglich 4B kann die SDR-Konfiguration des Speicherbauelements die gleichen RWDL 408, 418 und SRWDL 426, 428 ent halten. Die RWDL 408, 418 und SRWDL 426, 428 können in einer Schicht implementiert werden, die sich über den Schichten des Datenwegs befindet, die zwischen jeder der Konfigurationen modifiziert werden. Wenn beispielsweise Änderungen am Datenweg in der M1-Schicht vorgenommen werden, können RWDL 408, 418 und SRWDL 426, 428 in der M2-Schicht implementiert werden. Außerdem können sich, wie in 4B dargestellt, aktive Elemente in der SDR-Konfiguration wie etwa der Eingangszwischenspeicher 430, der Ausgangs-FIFO 440, das Speicherarray 108 und der RWDL/SRWDL-Puffer an der gleichen Stelle wie in der DDR-Konfiguration befinden.
Bei einer Ausführungsform können Änderungen am Datenweg implementiert werden durch Ändern von Verbindungen zwischen den Datenleitungen RWDL 408, 418 und SRWDL 426, 428 durch Ändern von Verbindungen zwischen aktiven Elementen (z.B. kann durch Verbinden verschiedener aktiver Elemente miteinander oder durch Verlegen des Datenwegs das aktive Elemente ganz umgangen werden) und/oder durch Ändern von Steuersignalen, die an ein gegebenes aktives Element angelegt werden (z.B. können Änderungen zwischen jeder der Konfigurationen verschiedene Steuersignale zu einem gegebenen aktiven Element wie etwa dem Multiplexer 438 verlegen).
Bei einer Ausführungsform können in der (in 4B gezeigten) SDR-Konfiguration sowohl die geraden als auch ungeraden RWDL 408, 418 über Verbindungen 462, 464 mit einer einzelnen SRWDL verbunden werden (z.B. entweder SRWDL 426 wie gezeigt oder fakultativ SRWDL 428). Wie oben beschrieben können in der DDR-Konfiguration die geraden und ungeraden RWDL 408, 418 mit den separaten geraden und ungeraden SRWDL 426, 428 verbunden werden. In der SDR-Konfiguration wird das Verbinden sowohl der geraden als auch der ungeraden RWDL 408, 418 mit einer einzelnen SRWDL möglicherweise bevorzugt, beispielsweise weil die Zugriffsoperation in der SDR-Konfiguration, in der Daten nur auf einer einzelnen Taktflanke eingegeben oder ausgegeben werden, möglicherweise kein Datenmultiplexieren (z.B. Schalten) zwischen geraden und ungeraden SRWDL 426, 428 erfordert, was die Verwendung einer einzelnen SRWDL gestattet. Wie oben erwähnt können bei einer Ausführungsform die verschiedenen Verbindungen (Verbindungen 422, 424 in der DDR-Konfiguration und Verbindungen 462, 464 in der SDR-Konfiguration) in einer einzelnen Schicht wie etwa der M1-Metallschicht oder einer anderen Schicht implementiert werden.
Bei einer Ausführungsform können in der SDR-Konfiguration Steuersignale an aktive Elemente geschickt werden, die von den Steuersignalen verschieden sind, die an die gleichen Elemente in der DDR-Konfiguration geschickt werden. Beispielsweise kann, wie in 4B gezeigt (im Vergleich zu 4A), die Empfangsschaltungsanordnung 432 mit der steigenden Flanke des Taktsignals CLK-RISE in der SDR-Konfiguration verbunden sein, weil während einer Schreiboperation Daten möglicherweise nur bei der steigenden Flanke des Taktsignals empfangen werden. Analog ist ein Abschnitt der Ausgangsschaltungsanordnung 444 möglicherweise nur mit der steigenden Flanke des Taktsignals CLK-RISE verbunden, weil in der SDR-Konfiguration Daten möglicherweise nur unter Verwendung einer der SRWDL (in dem gezeigten Fall die gerade SRWDL 426) und nur an der steigenden Flanke des Taktsignals ausgegeben wird. Weil eine einzelne SRWDL 426 verwendet werden kann, kann die Pufferschaltung 420 von dem Spaltenadressbit ADDC<0> gesteuert werden, um sicherzustellen, dass jeweils nur die entsprechende eine der RWDL 408, 418 mit der einzelnen SRWDL 426 verbunden ist. Wie oben erwähnt kann bei einer Ausführungsform die Änderung bei den Steuersignalen zwischen der SDR- und DDR-Konfiguration in einer Schicht wie etwa der M1-Metallschicht oder einer beliebigen anderen Schicht implementiert werden.
Bei einer Ausführungsform können in der SDR-Konfiguration aktive Elemente bezüglich den Verbindungen, die zu den gleichen Elementen in der DDR-Konfiguration hergestellt werden, unterschiedlich zusammengeschaltet sein. Beispielsweise kann zu sätzlich dazu, dass verschiedene Steuersignale und andere Zwischenverbindungen bereitgestellt werden, die SDR-Konfiguration Verbindungen bereitstellen, die bestimmte aktive Elemente umgehen. In der SDR-Konfiguration, wo eine einzelne SRWDL 426 verwendet wird, werden Multiplexer 438, 442 zum Schalten von Daten zwischen beiden SRDWL 426, 428 möglicherweise nicht benötigt. Somit können die Multiplexer 438, 442 durch eine direkte Verbindung zwischen der Empfangsschaltungsanordnung 432 und der Pufferschaltungsanordnung 434 im Eingangszwischenspeicher 430 und durch eine direkte Verbindung zwischen der SRWDL 426 und der FIFO-Schaltungsanordung 440, den Multiplexer 442 umgehend, umgangen werden. Wahlweise kann bei einer Ausführungsform der Erfindung, anstatt Umgehungsverbindungen zu verwenden, die Steuerschaltungsanordnung für jeden der Multiplexer 438, 442 mit einem ausgewählten Wert verbunden werden, der eine entsprechende Verbindung durch den Multiplexer 438, 442 zu der verwendeten SRWDL 426 bereitstellt. Wie oben erwähnt können die oben beschriebenen Verbindungen in einer einzelnen Schicht wie etwa der M1-Metallschicht oder einer beliebigen anderen Schicht implementiert werden.
In einigen Fällen können die oben beschriebenen Verbindungen Vorzüge liefern, die für eine gegebene Konfiguration nützlich sein können. Wenn beispielsweise bezüglich der SRD-Konfiguration Daten in das Bauelement geschrieben werden, können der Eingangszwischenspeicher 430 und der entsprechende Abschnitt des Puffers 420 zwischen den RWDL 408, 418 aktiviert werden, sobald der Schreibbefehl und die Adresse empfangen werden, und zwar ohne jegliche zusätzliche Decodierung, wodurch die Zeitsteuerleistung des Schreibbefehls verbessert wird.
Somit können wie oben beschrieben die SDR-Konfiguration und die DDR-Konfiguration des Speicherbauelements 100 mit minimalen Änderungen zwischen den Konfiguration bereitgestellt werden. Weil Änderungen zwischen jeder der Konfiguration minimal sein können, können die Kosten für Entwerfen, Prüfen und Herstellen jeder der Bauelementkonfigurationen reduziert werden.
Wenngleich das Obengesagte Ausführungsformen der vorliegenden Erfindung betrifft, können andere und weitere Ausführungsformen der Erfindung erdacht werden, ohne von dem grundlegenden Schutzbereich davon abzuweichen, und der Schutzbereich davon wird durch die Ansprüche bestimmt, die folgen.

Claims

Verfahren zum Bereitstellen eines Speicherbauelements, wobei das Verfahren Folgendes umfasst: Bereitstellen eines Substrats für das Speicherbauelement; Bereitstellen einer oder mehrerer Schichten, die ein Speicherarray des Speicherbauelements enthalten, wobei die eine oder mehreren Schichten auf eine Weise angeordnet sind, die eine Auswahl einer Konfiguration für das Speicherbauelement unter mindestens einer ersten Konfiguration und einer zweiten Konfiguration gestattet, wobei der Betrieb des Speicherbauelements in der ersten Konfiguration bezüglich der zweiten Konfiguration verschieden ist; Auswählen einer Konfiguration für das Speicherbauelement unter mindestens der ersten Konfiguration und der zweiten Konfiguration; Bereitstellen einer ersten Schicht, die auf der einen oder den mehreren Schichten angeordnet ist, wenn die erste Konfiguration ausgewählt wird, wobei die erste Schicht der ersten Konfiguration entspricht; und Bereitstellen einer zweiten Schicht, die auf der einen oder den mehreren Schichten angeordnet ist, wenn die zweite Konfiguration ausgewählt wird, wobei die zweite Schicht der zweiten Konfiguration entspricht.
Verfahren nach Anspruch 1, wobei sich ein Speicherbauelement mit der ersten Konfiguration von einem Speicherbauelement mit der zweiten Konfiguration in einer einzelnen Schicht und den Verbindungen zu der einzelnen Schicht unterscheidet, wobei die einzelne Schicht einer der ersten Schicht und der zweiten Schicht entspricht.
Verfahren nach Anspruch 2, wobei die einzelne Schicht eine Schicht aus Metallzwischenverbindungen ist.
Verfahren nach einem der Ansprüche 1 bis 3, weiterhin umfassend: Bereitstellen einer ersten Maske entsprechend der ersten Schicht; Bereitstellen einer zweiten Maske entsprechend der zweiten Schicht; Ausbilden der ersten Schicht aus der ersten Maske, wenn die erste Konfiguration ausgewählt ist; und Ausbilden der zweiten Schicht aus der zweiten Maske, wenn die zweite Konfiguration ausgewählt ist.
Verfahren nach einem der Ansprüche 1 bis 4, wobei die erste Konfiguration einen ersten, von einem zweiten Datenweg für die zweite Konfiguration verschiedenen Datenweg bereitstellt.
Verfahren nach einem der Ansprüche 1 bis 5, wobei die erste Konfiguration einem Speicherbauelement mit einzelner Datenrate entspricht und wobei die zweite Konfiguration einem Speicherbauelement mit doppelter Datenrate entspricht.
Speicherbauelement, umfassend: ein Substrat; ein Speicherarray; eine oder mehrere Basisschichten, die das Speicherarray enthalten, wobei die eine oder mehrere Schichten auf eine Weise angeordnet sind, die die Auswahl einer Konfiguration für das Speicherbauelement unter mindestens einer ersten Konfiguration und einer zweiten Konfiguration gestattet, wobei der Betrieb des Speicherbauelements in der ersten Konfiguration bezüglich der zweiten Konfiguration verschieden ist; und eine oder mehrere Schichten mindestens eines der Folgenden: eine auf der einen oder den mehreren Basisschichten angeordnete erste Schicht, wo die erste Konfiguration ausgewählt ist, wobei die erste Schicht der ersten Konfiguration entspricht; und eine auf der einen oder den mehreren Basisschichten angeordnete zweite Schicht, wo die zweite Konfiguration ausgewählt ist, wobei die zweite Schicht der zweiten Konfiguration entspricht.
Verfahren nach Anspruch 7, wobei sich ein Speicherbauelement mit der ersten Konfiguration von einem Speicherbauelement mit der zweiten Konfiguration in einer einzelnen Schicht und den Verbindungen zu der einzelnen Schicht unterscheidet, wobei die einzelne Schicht einer der ersten Schicht und der zweiten Schicht entspricht.
Verfahren nach Anspruch 8, wobei die einzelne Schicht eine Schicht aus Metallzwischenverbindungen ist.
Speicherbauelement nach einem der Ansprüche 7 bis 9, wobei in der ersten Konfiguration das Speicherbauelement einen ersten, von einem zweiten Datenweg für die zweite Konfiguration verschiedenen Datenweg bereitstellt.
Verfahren nach einem der Ansprüche 7 bis 10, wobei in der ersten Konfiguration das Speicherbauelement konfiguriert ist, eine Zugriffszeitsteuerung mit einzelner Datenrate bereitzustellen, wobei in der zweiten Konfiguration das Speicherbauelement konfiguriert ist, einen Zugriffszeitsteuerung mit doppelter Datenrate bereitzustellen.
Verfahren zum Herstellen eines Speicherbauelements, wobei das Verfahren Folgendes umfasst: Abscheiden einer oder mehrerer Schichten, die ein Speicherarray des Speicherbauelements enthalten, auf einem Substrat, wobei die eine oder mehreren Schichten auf eine Weise ausgelegt sind, die eine Auswahl einer Konfiguration für das Speicherbauelement unter mindestens einer Konfiguration mit einzelner Datenrate und einer Konfiguration mit doppelter Datenrate gestattet; Auswählen einer Konfiguration für das Speicherbauelement unter mindestens der Konfiguration mit einzelner Datenrate und der Konfiguration mit doppelter Datenrate; Abscheiden einer ersten Schicht auf der einen oder den mehreren Schichten, wenn die erste Konfiguration ausgewählt ist, wobei die erste Schicht der Konfiguration mit einzelner Datenrate entspricht; und Abscheiden einer zweiten Schicht auf der einen oder den mehreren Schichten, wenn die zweite Konfiguration ausgewählt ist, wobei die zweite Schicht der Konfiguration mit doppelter Datenrate entspricht.
Verfahren nach Anspruch 12, wobei sich ein Speicherbauelement mit der Konfiguration mit der einzelnen Datenrate von einem Speicherbauelement mit der Konfiguration mit der doppelten Datenrate in einer einzelnen Schicht und den Verbindungen zu der einzelnen Schicht unterscheidet, wobei die einzelne Schicht einer der ersten Schicht und der zweiten Schicht entspricht.
Verfahren nach Anspruch 13, wobei die einzelne Schicht eine Schicht aus Metallzwischenverbindungen ist.
Verfahren nach Anspruch 14, wobei die Schicht aus Metallzwischenverbindungen eine Metall-Eins-Schicht (M1) ist.
Verfahren nach einem der Ansprüche 12 bis 15, weiterhin umfassend: Bereitstellen einer ersten Maske entsprechend der ersten Schicht; Bereitstellen einer zweiten Maske entsprechend der zweiten Schicht; Ausbilden der ersten Schicht aus der ersten Maske, wenn die Konfiguration mit einzelner Datenrate ausgewählt ist; und Ausbilden der zweiten Schicht aus der zweiten Maske, wenn die Konfiguration mit doppelter Datenrate ausgewählt ist.
Verfahren nach einem der Ansprüche 12 bis 16, wobei die Konfiguration mit der einzelnen Datenrate einen ersten, von einem zweiten Datenweg für die Konfiguration mit der doppelten Datenrate verschiedenen Datenweg bereitstellt.
Verfahren zum Bereitstellen eines Speicherbauelements, wobei das Verfahren Folgendes umfasst: Bereitstellen einer oder mehrerer Basisschichten, die das Speicherarray enthalten, wobei die eine oder mehreren Schichten auf eine Weise angeordnet sind, die eine Auswahl einer Konfiguration für das Speicherbauelement unter mindestens einer ersten Konfiguration und einer zweiten Konfiguration gestattet, wobei der Betrieb des Speicherbauelements in der ersten Konfiguration bezüglich der zweiten Konfiguration verschieden ist; Auswählen einer Konfiguration für das Speicherbauelement unter mindestens der ersten Konfiguration und der zweiten Konfiguration; Bereitstellen einer oder mehrerer erster Schichten, die auf der einen oder den mehreren Basisschichten angeordnet sind, wenn die erste Konfiguration ausgewählt ist, wobei die eine oder die mehreren ersten Schichten der ersten Konfiguration entsprechen, und wobei die eine oder die mehreren ersten Schichten einen ersten Datenweg bereitstellen; und Bereitstellen einer oder mehrerer zweiter Schichten, die auf der einen oder den mehreren Basisschichten angeordnet sind, wenn die zweite Konfiguration ausgewählt ist, wobei die eine oder die mehreren zweiten Schichten der zweiten Konfiguration entsprechen, und wobei die eine oder die mehreren zweiten Schichten einen zweiten, von dem ersten Datenweg verschiedenen Datenweg bereitstellen.
Verfahren nach Anspruch 18, weiterhin umfassend: Bereitstellen von mindestens zwei mit dem Speicherarray verbundenen Lese-/Schreibdatenleitungen; und Bereitstellen von mindestens zwei Hauptlese-/-schreibdatenleitungen, die konfiguriert sind, Daten zwischen den beiden mit dem Speicherarray verbundenen Lese-/Schreibdatenleitungen und der Eingangs-/Ausgangs-schaltungsanordnung zu übertra gen, wobei das Bereitstellen der einen oder mehreren zweiten Schichten das Verbinden einer ersten und zweiten der mindestens zwei Lese-/Schreibdatenleitungen mit einer ersten bzw. zweiten der mindestens zwei Hauptlese-/-schreibdatenleitungen, wenn die zweite Konfiguration ausgewählt ist, umfasst; und wobei das Bereitstellen der einen oder mehreren ersten Schichten das Verbinden der ersten und zweiten der mindestens zwei Lese-/Schreibdatenleitungen mit der ersten der mindestens zwei Hauptlese-/-schreibdaten-leitungen, wenn die erste Konfiguration ausgewählt ist, umfasst.
Verfahren nach Anspruch 19, wobei das Bereitstellen der einen oder mehreren Basisschichten das Bereitstellen eines Multiplexers zum Auswählen einer der mindestens zwei Hauptlese-/-schreibdatenleitungen zum Verbinden mit der Eingangs-/Ausgangsschaltungsanordnung, wenn die zweite Konfiguration ausgewählt ist, umfasst; und wobei das Bereitstellen der einen oder mehreren ersten Schichten das Bereitstellen eines Umgehungswegs zum Umgehen des Multiplexers und Verbinden einer einzelnen der mindestens zwei Hauptlese-/-schreibdatenleitungen, wenn die erste Konfiguration ausgewählt ist, umfasst.
Verfahren nach einem der Ansprüche 18 bis 20, wobei das Bereitstellen der einen oder mehreren ersten Schichten das Bereitstellen erster Steuerverbindungen zum ersten Datenweg zum Implementieren einer Konfiguration mit einzelner Datenrate, wenn die erste Konfiguration ausgewählt ist, umfasst; und wobei das Bereitstellen der einen oder mehreren zweiten Schichten das Bereitstellen zweiter Steuerverbindungen zum zweiten Datenweg zum Implementieren einer Konfiguration mit doppelter Datenrate, wenn die zweite Konfiguration ausgewählt ist, umfasst.
Verfahren nach einem der Ansprüche 18 bis 21, wobei Abschnitte des ersten Datenwegs und des zweiten Datenwegs, die verschieden sind, in einer einzelnen Schicht aus Metall enthalten sind.
Speicherbauelement, umfassend: ein Speicherarray; eine oder mehrere Basisschichten, die das Speicherarray enthalten, wobei die eine oder mehrere Schichten auf eine Weise angeordnet sind, die die Auswahl einer Konfiguration für das Speicherbauelement unter mindestens einer ersten Konfiguration und einer zweiten Konfiguration gestattet, wobei der Betrieb des Speicherbauelements in der ersten Konfiguration bezüglich der zweiten Konfiguration verschieden ist; eine oder mehrere Schichten mindestens eines der Folgenden: eine oder mehrere erste Schichten, die auf der einen oder den mehreren Basisschichten angeordnet sind und konfiguriert sind, eine erste Konfiguration des Speicherbauelements bereitzustellen, wobei die eine oder die mehreren ersten Schichten einen ersten Datenweg bereitstellen; und eine oder mehrere zweite Schichten, die auf der einen oder den mehreren Basisschichten angeordnet sind und konfiguriert sind, eine zweite Konfiguration des Speicherbauelements bereitzustellen, wobei die eine oder die mehreren zweiten Schichten einen, vom ersten Datenweg verschiedenen zweiten Datenweg bereitstellen.
Speicherbauelement nach Anspruch 23, weiterhin umfassend: mindestens zwei Lese-/Schreibdatenleitungen, die mit dem Speicherarray verbunden sind; und mindestens zwei Hauptlese-/-schreibdatenleitungen, die konfiguriert sind, Daten zwischen den beiden mit dem Speicherarray verbundenen Lese-/Schreibdatenleitungen und der Eingangs-/Ausgangsschaltungsanordnung zu übertragen; und wobei die eine oder mehreren Schichten eine Verbindung umfassen, die mindestens eines der Folgenden umfasst: eine Verbindung zwischen einer ersten und zweiten der mindestens zwei Lese-/Schreibdatenleitungen und einer ersten bzw. zweiten der mindestens zwei Hauptlese-/-schreibdatenleitungen, wobei das Speicherbauelement die zweite Konfiguration bereitstellt; und eine Verbindung zwischen der ersten und zweiten der mindestens zwei Lese-/Schreibdatenleitungen und der ersten der mindestens zwei Hauptlese-/-schreibdatenleitungen, wobei das Speicherbauelement die erste Konfiguration bereitstellt.
Speicherbauelement nach Anspruch 24, wobei die eine oder mehreren Basisschichten weiterhin einen Multiplexer umfassen, wobei der Multiplexer konfiguriert ist, eine der mindestens zwei Hauptlese-/-schreibdatenleitungen zum Verbinden mit der Eingangs-/Ausgangsschaltungsanordnung auszuwählen, wo das Speicherbauelement die zweite Konfiguration bereitstellt; und wobei die eine oder mehreren Schichten einen Umgehungsweg umfassen, der konfiguriert ist, den Multiplexer zu umgehen und eine einzelne der mindestens zwei Hauptlese-/-schreibdatenleitungen anzuschließen, wo das Speicherbauelement die erste Konfiguration bereitstellt.
Speicherbauelement nach einem der Ansprüche 23 bis 25, wobei die eine oder mehreren Schichten weiterhin Steuerverbindungen umfassen, die zumindest eines der Folgenden umfassen: erste Steuerverbindungen zum ersten Datenweg zum Implementieren einer Konfiguration mit einzelner Datenrate, wo das Speicherbauelement die erste Konfiguration bereitstellt; und zweite Steuerverbindungen zum zweiten Datenweg zum Implementieren einer Konfiguration mit doppelter Datenrate, wo das Speicherbauelement die zweite Konfiguration bereitstellt.
Speicherbauelement nach einem der Ansprüche 23 bis 26, wobei Abschnitte des ersten Datenwegs und des zweiten Daten wegs, die verschieden sind, in einer einzelnen Schicht aus Metall enthalten sind.
Speicherbauelement mit einzelner Datenrate, umfassend: ein Substrat; ein Speicherarray; eine Eingangs-/Ausgangsschaltungsanordnung, die konfiguriert ist, Daten in das Speicherbauelement einzugeben und Daten aus dem Speicherbauelement auszugeben; mindestens zwei Lese-/Schreibdatenleitungen, die mit dem Speicherarray verbunden sind; und mindestens zwei Hauptlese-/-schreibdatenleitungen, die konfiguriert sind, Daten zwischen den beiden mit dem Speicherarray verbundenen Lese-/Schreibdatenleitungen und der Eingangs-/Ausgangsschaltungsanordnung zu übertragen, wobei nur eine der mindestens zwei Hauptlese-/-schreibdatenleitungen mit den mindestens zwei Lese-/Schreibdatenleitungen verbunden ist.
Speicherbauelement nach Anspruch 28, weiterhin umfassend: eine oder mehrere Basisschichten, die das Speicherarray enthalten, wobei die eine oder mehreren Schichten auf eine Weise angeordnet sind, die eine Auswahl einer Konfiguration für das Speicherbauelement unter mindestens einer Konfiguration mit einzelner Datenrate und einer Konfiguration mit doppelter Datenrate gestattet, wobei das Speicherbauelement in der Konfiguration mit einzelnder Datenrate konfiguriert ist.
Speicherbauelement nach einem der Ansprüche 28 und 29, wobei die mindestens zwei Lese-/Schreibdatenleitungen eine erste Datenleitung und eine zweite Datenleitung umfassen, wobei das Speicherarray eine erste Bank und eine zweite Bank umfasst und wobei die erste Bank und die zweite Bank die erste Datenleitung und die zweite Datenleitung gemeinsam nutzen.