JP2006245216A - 半導体集積回路および半導体集積回路の設計方法 - Google Patents

Abstract

【課題】 クロック信号を供給および制御する半導体集積回路および半導体集積回路の設計方法に関し、処理時間の増大ならびに配線の増加を招くことなく、全てのトランジスタを劣化させることができる。
【解決手段】 クロック信号１００の伝播を制御するクロック制御回路２０４，２０５を備えたクロック回路からなり、前記クロック制御回路２０４，２０５は、バーンイン制御信号２０２を入力するバーンイン制御信号入力端子を有し、前記バーンイン制御信号入力端子にバーンイン制御信号２０２を入力することで、前記クロック制御回路２０４，２０５のクロック制御信号出力端子におけるクロック信号１００の伝播を制御するものである。
【選択図】 図３

Description

本発明は、クロック信号を供給および制御する半導体集積回路および半導体集積回路の設計方法に関する。

ロジック回路を含んだ半導体集積回路の多くは、外部から供給されたクロック信号、あるいは、外部から供給された信号に基づき内部で生成したクロック信号に同期して動作する。一般に半導体集積回路は、複数のフリップフロップと、与えられたクロック信号に基づき各フリップフロップに供給されるクロック信号を生成する回路（以下、クロック回路という）とを備えている。半導体集積回路を正しく動作させるためには、各フリップフロップにクロック信号を正しく供給することが必要である。

また、半導体集積回路の消費電力を低減するためには、動作させない回路ブロックに対するクロック信号の供給を停止することが有効である。そのために、クロック信号の供給を停止させる回路（クロック制御回路）をクロック回路中に挿入する。そして、クロック制御回路の動作モード毎に切り替えることで、クロック信号の伝播を停止する箇所が異なるように設計する。

さらに、半導体集積回路の微細化の進行に伴い、クロック回路に含まれる論理セルを構成するトランジスタのサイズは小さくなり、経年劣化に伴う遅延時間変動を無視することができなくなった。トランジスタの経年劣化特性は、初期段階での変動が大きく、その後の変動量は小さくなる特性がある。そのため、トランジスタを動作（ゲートがＯＮの状態。Ｐチャネルトランジスタの場合はｌｏｗ電位、Ｎチャネルトランジスタの場合はｈｉ電位の状態）させた状態でバーンイン（以下、ＢＩと示す）処理を実施し、十分トランジスタを劣化させる。各トランジスタを十分劣化させることで、その後の経年劣化の変動は小さくなる。この状態で回路動作を確認し、製品として出荷することで、市場において経年劣化のトラブルが発生することを防いでいる。

しかしながら、半導体集積回路の低消費電力を実現するため、クロック制御回路の挿入箇所が大量、かつ、複雑となった結果、クロック回路中の全経路にクロック信号を伝播させる動作モードの作成が困難となった。このため、クロック信号が伝播していない状態で、ＢＩ処理を実施した場合、トランジスタが動作していない部分（ゲートがＯＦＦ）に対し、十分な劣化処理を実施することができなくなる。その結果、ＢＩ処理で十分な劣化処理ができなかったトランジスタが存在する状態で動作テストされ、市場に出荷されたものが、実動作により経年劣化し、大幅な遅延時間変動が発生し、市場不良を起こしてしまうという問題があった。

そこで、回路が複雑な状況において十分なＢＩを行うために、複数の動作モード毎にＢＩ処理を実施することが考えられる。このように、複数の動作モード毎にＢＩ処理を実施することで、クロック回路中の全てのトランジスタを動作させた状態でＢＩ処理を実施することができるが、ＢＩ処理の処理時間が増大し、検査コストが増加するという新たな問題が発生する。

このような課題に対し、特許文献１には、メモリ回路のＢＩ処理の処理時間短縮を目的とし、チップ内の全てのメモリセルトランジスタのゲート酸化膜に昇圧された信号を送ることで、ストレスを加える方法が提案されている。
特開平６−３２５５９７号公報

特許文献１の手法は、メモリ回路のようなアレイ状に並んだ各メモリセルに対して、各メモリセルに直接接続したワード線を、ＢＩ信号により多重選択することにより直接ストレスを加える方法であった。しかしクロック回路のようなバッファ、インバータ、クロック制御回路等がシリアルに接続されたランダムロジックには、ワード線のような各セルに直接接続した信号線が無いため、この方法を使うことができなかった。また、特許文献１のように各セルに対してＢＩ信号を接続した場合、接続用の配線が膨大となり現実的ではなかった。さらに、特許文献１の手法では、ロウアドレス線を変化させることで、各セルにストレスを与えるためロウアドレス線の数に比例した処理時間がかかるという問題があった。

本発明の半導体集積回路は、クロック信号の伝播を制御するクロック制御回路を備えたクロック回路からなる半導体集積回路において、前記クロック制御回路は、バーンイン制御信号を入力するバーンイン制御信号入力端子を有し、前記バーンイン制御信号入力端子にバーンイン制御信号を入力することで、前記クロック制御回路のクロック制御信号出力端子におけるクロック信号の伝播を制御するものである。

前記バーンイン制御信号入力端子にバーンイン制御信号を入力することで、前記クロック制御信号出力端子からｈｉ電位、ｌｏｗ電位、クロック信号波形のいずれかを出力する。

前記クロック制御回路は、バーンイン制御信号を出力するバーンイン制御信号出力端子を有していてもよい。

前記バーンイン制御信号入力端子に入力したバーンイン制御信号を、同一論理もしくは論理変更して前記バーンイン制御信号出力端子から出力する。

前記バーンイン制御信号入力端子と前記バーンイン制御信号出力端子を有する複数のクロック制御回路からなり、一のクロック制御回路のバーンイン制御信号出力端子と、他のクロック制御回路のバーンイン制御信号入力端子とを接続することで、前記複数のクロック制御回路をチェーン状に接続する。

前記チェーン状の接続状態の一部に分岐接続状態が混在していてもよい。

本発明の半導体集積回路の設計方法は、前記バーンイン制御信号入力端子と前記バーンイン制御信号出力端子を有する複数のクロック制御回路を準備する準備工程と、一のクロック制御回路のバーンイン制御信号出力端子と、他のクロック制御回路のバーンイン制御信号入力端子とを接続することで、前記複数のクロック制御回路をチェーン状に接続するチェーン接続工程とを含むものである。

また、クロック制御回路を発見するクロック制御回路発見工程と、前記クロック制御回路発見工程にて発見したクロック制御回路を、バーンイン制御信号入力端子を有するクロック制御回路に置換する工程とを含むものである。

さらに、バーンイン制御信号入力端子を有するクロック制御回路を配置する配置工程と、バーンイン制御信号の入力部に最も近いバーンイン制御信号入力端子を有するクロック制御回路から順次クロック制御回路をチェーン状に再接続するチェーン再接続工程とを含むものである。

本発明の半導体集積回路の設計方法は、クロック回路の動作率を計測し、動作率の高い動作モードを判定するトグル率計測工程と、動作率の高い動作モード時に信号固定されているクロック制御回路情報を取得する置換対象クロック制御回路判定工程と、動作率の高い動作モード時に信号固定されているクロック制御回路のみを、ＢＩ制御信号入力端子付クロック制御回路に置換するクロック制御回路置換工程とを含むものである。

本発明の半導体集積回路の設計方法は、配線工程と、クロック回路の動作率を計測し、配線混雑度が低い箇所の動作率が高い動作モードを判定するトグル率計測工程と、前記配線混雑度が低い箇所の動作率が高い動作モード時に信号固定されているクロック制御回路情報を取得する置換対象クロック制御回路判定工程と、配線混雑度が低い箇所の動作率が高い動作モード時に信号固定されているクロック制御回路のみを、ＢＩ制御信号入力端子付クロック制御回路に置換するクロック制御回路置換工程とを含むものである。

本発明の半導体集積回路および半導体集積回路の設計方法によると、クロック制御回路のバーンイン制御信号入力端子にバーンイン制御信号を入力することで、クロック制御回路のクロック制御信号出力端子におけるクロック信号の伝播を制御し、全てのトランジスタを劣化させることができる。また、一度の処理でトランジスタを劣化させることができ、処理時間の増大を招かない。さらに、クロック制御回路にのみバーンイン制御信号入力端子、および、配線を追加しているため、配線の増加を防ぐことができる。

本発明の半導体集積回路の設計方法は、フリップフロップ駆動時動作トランジスタを検出するフリップフロップ駆動時動作トランジスタ検出工程と、クロック信号供給停止時動作トランジスタを検出するクロック信号供給停止時動作トランジスタ検出工程と、前記フリップフロップ駆動時動作トランジスタ検出工程で検出したフリップフロップ駆動時動作トランジスタと、前記クロック信号供給停止時動作トランジスタ検出工程で検出したクロック信号供給停止時動作トランジスタの一致を確認する確認工程と、前記確認工程で、フリップフロップ駆動時動作トランジスタとクロック信号供給停止時動作トランジスタの不一致が確認された箇所から、クロック制御回路の信号固定方向を変更する変更工程とを含むものである。

本発明の半導体集積回路は、クロック信号の伝播を制御するクロック制御回路を備えたクロック回路と、フリップフロップとからなる半導体集積回路において、フリップフロップ駆動時動作トランジスタと、クロック信号供給停止時動作トランジスタが全て一致しているものである。

本発明の半導体集積回路の設計方法は、フリップフロップが動作状態となるクロック入力信号の混在を確認する工程と、前記フリップフロップが動作状態となるクロック入力信号毎にフリップフロップを分ける工程と、前記分けたフリップフロップ毎にクロック制御回路を変更する工程とを含むものである。

本発明の半導体集積回路および半導体集積回路の設計方法によると、クロック制御回路の信号固定方向を変更することで、配線の増加を招くことなく、全てのトランジスタを劣化させることができる。また、一度の処理でトランジスタを劣化させることができ、処理時間の増大を招かない。

本発明の半導体集積回路の設計方法は、置換が必要なクロック制御回路を発見する置換必要クロック制御回路発見工程と、アンテナダメージ量を検出するアンテナダメージ検出工程と、アンテナダメージが適正値であるクロック制御回路を置換処理の対象外とする置換必要箇所削除工程とを含むものである。

本発明の半導体集積回路の設計方法は、置換が必要なクロック制御回路を発見する置換必要クロック制御回路発見工程と、アンテナダメージ量を検出するアンテナダメージ検出工程と、アンテナダメージを適正値とするアンテナダメージ要因追加工程と、アンテナダメージが適正値であるクロック制御回路を置換処理の対象外とする置換必要箇所削除工程とを含むものである。

本発明の半導体集積回路は、アンテナダメージ要因追加物を有したものである。

本発明の半導体集積回路および半導体集積回路の設計方法によると、クロック制御回路のアンテナダメージを適正値とすることで、配線の増加を招くことなく、全てのトランジスタを劣化させることができる。また、一度の処理でトランジスタを劣化させることができ、処理時間の増大を招かない。

本発明の半導体集積回路およびその設計方法によると、クロック信号を供給および制御するクロック回路に対して、処理時間の増大ならびに配線の増加を招くことなく、全てのトランジスタを劣化させることができる。

（第１の実施形態）
本発明の第１の実施形態を、図１ないし図９を用いて説明する。

図１，２はクロック制御回路を備えたクロック回路の説明図、図３，４はＢＩ制御信号入力端子付クロック制御回路を備えたクロック回路の説明図、図５〜９はＢＩ制御信号入力端子付クロック制御回路の説明図である。

図１において、１００はクロック信号、１０１はクロック制御信号、１０３はＡＮＤ回路、１０４，１０５はインバータ回路、１０６は立ち上がり信号動作フリップフロップを示す。

図２は、図１のＡＮＤ回路１０３およびインバータ回路１０４，１０５をトランジスタ表記した図であり、１１６〜１２１はＡＮＤ回路１０３を構成するトランジスタ、１２２，１２３はインバータ回路１０４を構成するトランジスタ、１２４，１２５はインバータ回路１０５を構成するトランジスタを示す。

図３は、図１のＡＮＤ回路１０３を、ＯＲ回路とＡＮＤ回路に置換した回路であり、２０２はＢＩ制御信号、２０４はＯＲ回路、２０５はＡＮＤ回路を示す。

図４は、図３のＯＲ回路２０４、ＡＮＤ回路２０５、インバータ回路１０４，１０５をトランジスタ表記した図であり、２１７〜２２２はＯＲ回路２０４を構成するトランジスタ、２２３〜２２８はＡＮＤ回路２０５を構成するトランジスタを示す。

図５において、３０４はＢＩ制御信号入力端子付クロック制御回路であり、３００はクロック信号端子Ａ、３０１はクロック制御信号入力端子Ｂ、３０２はＢＩ制御信号入力端子Ｃ、３０３はクロック制御信号出力端子Ｚを示す。

図６は、図５の内部論理を示す回路であり、３０８はＯＲ回路、３０９はＡＮＤ回路を示す。

図７は、図６のＯＲ回路３０８、ＡＮＤ回路３０９をトランジスタ表記した図であり、３１４〜３１９がＯＲ回路３０８を構成するトランジスタ、３２０〜３２５がＡＮＤ回路３０９を構成するトランジスタを示す。

図８は、ＢＩ制御信号入力端子付クロック制御回路３０４の真理値表を示す。

図９は、ＢＩ制御信号入力端子付クロック制御回路の変形例の真理値表を示す。図９において、３２６はクロック信号端子Ａ、３２７はクロック制御信号入力端子Ｂ、３２８，３２９はＢＩ制御信号入力端子Ｃ，Ｄ、３３０はクロック制御信号出力端子Ｚを示す。

図１の回路において、立ち上がり信号動作フリップフロップ１０６へのクロック信号供給を停止（以降、クロック信号供給停止）する場合、クロック制御信号１０１をｌｏｗ電位とすることで、ＡＮＤ回路１０３の出力信号がｌｏｗ固定となり、立ち上がり信号動作フリップフロップ１０６の動作が停止する。その結果、図２のトランジスタ１２３，１２４がクロック信号供給停止時に動作するトランジスタ（以降、クロック信号供給停止時動作トランジスタ）となる。

一方、立ち上がり信号動作フリップフロップ１０６へのクロック信号供給時には、クロック制御信号１０１をｈｉ電位とすることで、クロック信号１００の波形がＡＮＤ回路１０３の出力信号に伝播する。その結果、立ち上がり信号動作フリップフロップ１０６がデータ取得時に動作するトランジスタ（以降、フリップフロップ駆動時動作トランジスタ）は、トランジスタ１１９，１２０，１１８，１２２，１２５となる。

特に、ＡＮＤ回路１０３以降において、クロック信号供給停止時動作トランジスタ１２３，１２４と、フリップフロップ駆動時動作トランジスタ１２２，１２５が異なるため、ＡＮＤ回路１０３をクロック信号供給停止状態にして、ＢＩ処理を実施すると、フリップフロップ駆動時動作トランジスタ１２２，１２５を劣化させることができない。その結果、立ち上がり信号動作フリップフロップ１０６へのクロック回路において、市場出荷後、クロック回路動作時にトランジスタ１２２，１２５が劣化し、回路が誤動作する恐れがある。

そこで、ＡＮＤ回路１０３をＢＩ制御信号入力端子付クロック制御回路３０４に変更する。ＢＩ制御信号入力端子付クロック制御回路３０４は、図５に示すように、ＢＩ制御信号入力端子Ｃ３０２を制御することで、クロック信号端子Ａ３００の信号がクロック制御信号出力端子Ｚ３０３に伝播するように構成されている。図６は、ＢＩ制御信号入力端子付クロック制御回路３０４の内部論理の一例であり、ＢＩ制御信号入力端子Ｃ３０２をｈｉ電位にすることで、クロック信号端子Ａ３００の信号がクロック制御信号出力端子Ｚ３０３に伝播する。

図３は、ＢＩ制御信号入力端子付クロック制御回路３０４を用いたクロック回路である。ここでは、ＢＩ制御信号入力端子付クロック制御回路接続の理解を容易にするため、ＢＩ制御信号入力端子付クロック制御回路は、図６の構造（ＯＲ回路２０４，ＡＮＤ回路２０５）で図示している。

図３のクロック回路において、立ち上がり信号動作フリップフロップ１０６へクロック信号の供給を停止する際、クロック制御信号１０１をｌｏｗ電位にすると、ＡＮＤ回路２０５の出力信号がｌｏｗ固定となり、立ち上がり信号動作フリップフロップ１０６へクロック信号の供給が停止し、図４のトランジスタ１２３，１２４がクロック信号供給停止時動作トランジスタとなる。しかし、クロック制御信号１０１の電位に関らず、ＢＩ制御信号２０２をｈｉ電位にすることで、フリップフロップ駆動時動作トランジスタと同じトランジスタ１２２，１２５が動作する。よって、ＢＩ制御信号２０２をｈｉ電位に設定する動作モード（以降、ＢＩモード）を作成し、ＢＩモードを用いてＢＩ処理を実施することで、フリップフロップ駆動時動作トランジスタ１２２，１２５を市場出荷前に劣化させることができる。

このように構成された半導体集積回路によると、クロック回路内のクロック制御回路に、ＢＩ制御信号入力端子付クロック制御回路３０４を用い、ＢＩ制御信号入力端子付クロック制御回路３０４のＢＩ制御信号入力端子Ｃ３０２の値を、フリップフロップ駆動時動作トランジスタが動作する値に制御するＢＩモードを用いてＢＩ処理を実効することで、クロック信号供給停止状態であっても、フリップフロップ駆動時動作トランジスタ１２２、１２５を劣化させることができ、処理時間の増大ならびに配線の増加を招くことなく、全てのトランジスタを劣化させることができる。

なお、ＢＩ制御信号入力端子付クロック制御回路３０４の構成は一例である。本例では、図６に示すように、ＢＩ制御信号入力端子Ｃ３０２を１ピンだけ設定し、図８に示すように、ＢＩ制御信号入力端子Ｃ３０２がｈｉ電位の時に、クロック信号端子Ａ３００から入力された信号をクロック制御信号出力端子Ｚ３０３より出力しているが、図９に示すように、ＢＩ制御信号入力端子を複数設定し（ＢＩ制御信号入力端子Ｃ３２８，ＢＩ制御信号入力端子Ｄ３２９）、クロック制御信号出力端子Ｚ３３０から常にｈｉ電位を出力する、常にｌｏｗ電位を出力する、クロック信号端子Ａ３２６から入力された波形を出力するという状態制御を行う構成としてもよい。さらに、上記常にｈｉ電位、常にｌｏｗ電位、クロック信号端子Ａ３２６から入力された波形の内の一動作だけを行うＢＩ制御信号入力端子付クロック制御回路構成としてもよい。

このように、出力端子の状態を、ｈｉ電位、ｌｏｗ電位、クロック信号波形の出力の任意に設定できるようにすることで、任意のトランジスタを劣化させることができる。具体的には、ＢＩ制御信号入力端子付クロック制御回路から常にｈｉ電位を出力することで、立ち上がり信号動作フリップフロップの駆動に影響するＰチャネル型トランジスタに電荷を掛け続けることになり、短期間でＰチャネル型トランジスタの劣化を促進することができる。また、ＢＩ制御信号入力端子付クロック制御回路から常にｌｏｗ電位を出力することで、立下り信号動作フリップフロップの駆動に影響するＮチャネル型トランジスタに電荷を掛け続けることになり、短期間でＮチャネル型トランジスタの劣化を促進することができる。さらに、ＢＩ制御信号入力端子付クロック制御回路から常にクロック波形を出力することで、クロック制御回路が挿入されていないクロック回路と同程度にＰチャネル型，Ｎチャネル型トランジスタを劣化することができる。

（第２の実施形態）
本発明の第２の実施形態を、図１０ないし図１８を用いて説明する。なお、第１の実施形態と同一部分には同一符号を付してその説明を省略する。

図１０はＢＩ制御信号入力端子付クロック制御回路を備えたクロック回路の説明図、図１１〜１４はＢＩ制御信号入出力端子付クロック制御回路の説明図、図１５はＢＩ制御信号入出力端子付クロック制御回路を備えたクロック回路の説明図、図１６，１７はチェーン状接続方法の手順を示す図、図１８はＢＩ制御信号入出力端子付クロック制御回路を備えたクロック回路の変形例の説明図である。

図１０において、４００はＢＩ制御信号、４０１〜４０５はＢＩ制御信号入力端子付クロック制御回路、４０６は配線を示す。

図１１において、５００はＢＩ制御信号入出力端子付クロック制御回路、５０１はＢＩ制御信号出力端子ＳＯを示す。

図１２は、図１１の内部論理を示す回路であり、５０２はバッファ回路を示す。

図１３は、図１２のＯＲ回路３０８、ＡＮＤ回路３０９、バッファ回路５０２をトランジスタ表記した図であり、５０３〜５０６はバッファ回路５０２を構成するトランジスタを示す。

図１４は、ＢＩ制御信号入出力端子付クロック制御回路５００の真理値表を示す。

図１５において、６００はＢＩ制御信号の出力部、６０１〜６０５はＢＩ制御信号入出力端子付クロック制御回路を示す。

図１６において、７００はクロック制御回路発見工程、７０１はクロック制御回路置換工程、７０２はチェーン接続工程を示す。

図１７において、７０３は配置工程、７０４はチェーン再接続工程を示す。

図１０は、クロック回路上の全クロック制御回路にＢＩ制御信号入力端子付クロック制御回路３０４（図５参照）を用いた場合で、ＢＩ制御信号入力端子付クロック制御回路４０１〜４０５を構成するＯＲ回路のＢＩ制御信号入力端子Ｃを全てＢＩ制御信号４００の入力部に接続すると（以降、一点集中接続）、ＢＩ制御信号４００の入力部付近において局所的に配線４０６が混雑する。

そこで、ＢＩ制御信号入力端子付クロック制御回路３０４を、図１１に示すＢＩ制御信号入出力端子付クロック制御回路５００に置換する。

図１２は、ＢＩ制御信号入出力端子付クロック制御回路５００の内部論理の一例であり、図６の例に比べ、ＢＩ制御信号入力端子Ｃ３０２の信号値を伝播するＢＩ制御信号出力端子ＳＯ５０１，バッファ回路５０２が増加している。

クロック回路上の一のＢＩ制御信号入出力端子付クロック制御回路５００を選択し、その回路のＢＩ制御信号入力端子Ｃ３０２に対して、ＢＩ制御信号４００の入力部を接続する。次に、先のＢＩ制御信号入出力端子付クロック制御回路５００のＢＩ制御信号出力端子ＳＯ５０１に、残りのＢＩ制御信号入出力端子付クロック制御回路５００のＢＩ制御信号入力端子Ｃ３０２を接続するというように、クロック回路上の全てのＢＩ制御信号入出力端子付クロック制御回路５００を順に接続（以降、チェーン状）する。

図１５に、クロック回路上の全ＢＩ制御信号入出力端子付クロック制御回路６０１〜６０５にＢＩ制御信号入出力端子付クロック制御回路５００を用いた例を示す。図１５では、ＢＩ制御信号４００の入力部がＢＩ制御信号入出力端子付クロック制御回路６０１のＢＩ制御信号入力端子Ｃにのみ接続され、順次、ＢＩ制御信号入出力端子付クロック制御回路６０２〜６０５に伝播され、一点集中接続のようにＢＩ制御信号４００の入力部付近において局所的に配線４０６が混雑するのを回避できる。なお、ＢＩ制御信号４００は、トランジスタを十分に劣化させるための信号であり、伝送速度には制約がなく、チェーン状に接続することによる信号伝播速度上の問題は生じない。

次に、図１５に示したチェーン状接続方法の手順を、図１６を用いて説明する。

まず、クロック回路上のクロック制御回路もしくはＢＩ制御信号入力端子付クロック制御回路３０４を、ＢＩ制御信号入出力端子付クロック制御回路５００に置換するために、クロック制御回路発見工程７００で、置換するクロック制御回路を発見する。

次に、クロック制御回路発見工程７００で発見したクロック制御回路を、クロック制御回路置換工程７０１にてＢＩ制御信号入出力端子付クロック制御回路５００に置換する。

その後、チェーン接続工程７０２で、クロック回路内の各ＢＩ制御信号入出力端子付クロック制御回路５００のＢＩ制御信号入力端子Ｃ３０２とＢＩ制御信号出力端子ＳＯ５０１をチェーン状に接続する。

なお、クロック制御回路置換工程７０１にてＢＩ制御信号入出力端子付クロック制御回路５００に置換するに当たり、クロック制御回路とＢＩ制御信号入出力端子付クロック制御回路５００の各遅延値が同じ回路を準備し、置換することで、置換によるクロックスキュー発生を抑制できる。

しかし、図１６の手順では、ＢＩ制御信号入出力端子付クロック制御回路５００の配置座標に基づいて、ＢＩ制御信号４００の入力部とＢＩ制御信号入力端子Ｃ３０２とＢＩ制御信号出力端子ＳＯ５０１とを接続していないため、回路内で配線の行き来が生じ、配線長が増加する恐れがある。

そこで、より好ましくは、図１６に示した手順に、配置工程７０３，チェーン再接続工程７０４を追加した、図１７に示す手順を用いる。図１７の手順で、配置位置を考慮して、ＢＩ制御信号４００の入力部とＢＩ制御信号入力端子Ｃ３０２とＢＩ制御信号出力端子ＳＯ５０１を再接続することで配線長の増加を防ぐ。

まず、クロック制御回路発見工程７００，クロック制御回路置換工程７０１，チェーン接続工程７０２は、図１６の手順と同様に実施する。次に、配置工程７０３で回路の配置を行い、ＢＩ制御信号入出力端子付クロック制御回路６０１〜６０５の配置位置を決定する。その後、チェーン再接続工程７０４でＢＩ制御信号４００の入力部に最も近いＢＩ制御信号入力端子Ｃ３０２を有するＢＩ制御信号入出力端子付クロック制御回路５００を決定して接続し、かつ、当該ＢＩ制御信号入出力端子付クロック制御回路５００のＢＩ制御信号出力端子ＳＯ５０１に最も近いＢＩ制御信号入力端子Ｃ３０２を有するＢＩ制御信号入出力端子付クロック制御回路５００を決定して接続する。本工程を繰り返し実施し、最短の経路でＢＩ制御信号４００の入力部とＢＩ制御信号出力端子ＳＯ５０１とＢＩ制御信号入力端子Ｃ３０２を再接続する。

このように構成された半導体集積回路および半導体集積回路の設計方法によると、クロック回路上のクロック制御回路にＢＩ制御信号入出力端子付クロック制御回路５００を用いて、ＢＩ制御信号４００の入力部から順に各ＢＩ制御信号入出力端子付クロック制御回路５００を、ＢＩ制御信号入力端子Ｃ３０２とＢＩ制御信号出力端子ＳＯ５０１とを接続して、チェーン状に接続を行うことで、処理時間の増大ならびに配線の増加を招くことなく、全てのトランジスタを劣化させることができ、かつ、ＢＩ制御信号配線４０６による配線混雑および配線長を低減することができる。

なお、ＢＩ制御信号入出力端子付クロック制御回路５００の構成は一例である。第１の実施形態の図９に示したように、ＢＩ制御信号入力端子を複数設定し、クロック制御信号出力端子Ｚから出力する値をｈｉ電位、ｌｏｗ電位、クロック信号波形の出力の任意に設定できるようにしてもよい。さらに、その内の一動作だけを行うＢＩ制御信号入出力端子付クロック制御回路構成としてもよい。

また、ＢＩ制御信号入出力端子付クロック制御回路５００のＢＩ制御信号入力端子Ｃ３０２からＢＩ制御信号出力端子ＳＯ５０１への接続をバッファ回路５０２としているが、インバータ回路にして論理を反転させて伝播してもよい。すなわち、クロック回路中に立ち上がり信号動作フリップフロップと立ち下がり信号動作フリップフロップが混在している場合で、ＢＩ制御信号入力端子Ｃ３０２をｌｏｗ電位とすることで、立ち下がり信号動作フリップフロップの劣化に適した信号を出力するＢＩ制御信号入出力端子付クロック制御回路５００が存在した場合、ＢＩ制御信号４００は立ち上がり信号動作フリップフロップの劣化に適した信号とするが、回路内に一部存在する立ち下がり信号動作フリップフロップの劣化に適したＢＩ制御信号を作り出すために、ＢＩ制御信号入力端子Ｃ３０２からＢＩ制御信号出力端子ＳＯ５０１へ信号伝播する論理をインバータ回路にて反転させて、クロック回路内の全立ち上がり信号動作フリップフロップならびに立ち下がり信号動作フリップフロップを劣化させることができる。

また、図１５では、ＢＩ制御信号配線４０６を一本のチェーン状にしているが、1本のチェーン状にするものに限らない。すなわち、図１８のＢＩ制御信号分岐配線４０６のように、チェーン状の接続状態の一部に分岐接続状態が混在してもよい。

また、クロック回路内に、ＢＩ制御信号入出力端子付クロック制御回路５００（図１１）と、ＢＩ制御信号入力端子付クロック制御回路３０４（図５）を混在させてもよい。

また、図１６，１７中で、クロック制御回路発見工程７００，クロック制御回路置換工程７０１において、クロック制御回路をＢＩ制御信号入出力端子付クロック制御回路５００に置換しているが、ネットリスト作成当初から予めＢＩ制御信号入出力端子付クロック制御回路５００を利用してもよい。

また、図１５，１８に示すＢＩ制御信号の出力部６００は、次ブロックへのＢＩ制御信号の伝播が不要な場合は無くてもよい。

さらに、図１０，１５，１８に示すＢＩ制御信号４００は、内部生成された信号でもよい。

（第３の実施形態）
本発明の第３の実施形態を、図１９および図２０を用いて説明する。

図１９，２０はクロック回路の一部にＢＩ制御信号付制御回路を備える設計方法の説明図である。

図１９において、８００はＣＴＳ工程、８０１はトグル率計測工程、８０２は置換対象クロック制御回路判定工程、８０３はクロック制御回路置換工程、８０４はバーンイン工程を示す。

図２０において、８０５は配線工程、８０６はトグル率計測工程、８０７は置換対象クロック制御回路判定工程、８０８はクロック制御回路置換工程、８０９はバーンイン工程を示す。

図１９に示す設計手順について説明する。

図１０に示したクロック回路の設計において、フリップフロップへのクロック信号到達時間差(以降、クロックスキュー)を削減するために、バッファもしくはインバータ等を用いてクロックスキューを調整するクロックツリーシンセシス(以降、ＣＴＳ)が必要となる。ＣＴＳを行うと、バッファもしくはインバータ等がクロック回路上に多数挿入されることから、クロック回路上のトグル率を計測するためには、ＣＴＳを予め実施することが重要となり、ＣＴＳ工程８００を実施する。

次に、ＣＴＳ工程８００を実施した後の回路に対して動作モード毎にシミュレーションを実施し、クロック回路の動作率を計測し、最も動作率の高い動作モード（以降、動作率の高い動作モード）を判定するために、トグル率計測工程８０１を実施する。

次に、置換対象クロック制御回路判定工程８０２において、トグル率計測工程８０１で判定された動作率の高い動作モード時に、動作しないクロック制御回路およびクロック制御信号によってクロック信号固定されているクロック制御回路情報を取得する。

その結果を元に、クロック制御回路置換工程８０３において、動作率の高い動作モード時に信号固定されているクロック制御回路のみを、ＢＩ制御信号入力端子付クロック制御回路３０４もしくはＢＩ制御信号入出力端子付クロック制御回路５００に置換する。なお、ＢＩ制御信号入力端子付クロック制御回路３０４，ＢＩ制御信号入出力端子付クロック制御回路５００は、ＢＩ制御信号入力端子無しのクロック制御回路と同様の遅延値になるように設計しておくことで、回路置換後のクロックスキュー発生を防止することができる。

以上のように置換が完了した後、ＢＩ工程８０４でＢＩ処理を実施する。なお、ＢＩ処理を実施する際に利用するＢＩモードには、最も動作率の高い動作モードの動作条件と、置換したＢＩ制御信号入力端子付クロック制御回路３０４もしくはＢＩ制御信号入出力端子付クロック制御回路５００から所望の信号を出力させる動作条件を含んだものとする。

次に、図２０に示す設計手順について説明する。

図１９の設計手順で述べたように、図１０に示したクロック回路の構成においては、ＣＴＳ工程８００が必要となる。

次に、ＢＩ制御信号入力端子付クロック制御回路３０４もしくはＢＩ制御信号入出力端子付クロック制御回路５００の利用による配線混雑の影響を考慮するために、配線工程８０５を実施する。配線工程８０５では、ＡＮＤ回路、バッファ回路等の各回路間を、接続ルールに基づき物理的に結線する。配線後、配線混雑度を算出する。配線混雑度は、例えば、単位面積当たりを通過する、配線の数等から算出することができる。

そして、図１９と同様に動作モード毎にシミュレーションを実施し、クロック回路における回路の動作率が高く、かつ、配線混雑度が低い箇所に存在するクロック制御回路において、動作率が最も高い動作モード（以降、配線混雑度が低い箇所の動作率が高い動作モード）を見つけるために、トグル率計測工程８０６を実施する。

トグル率計測工程８０６で判定された、配線混雑度が低い箇所の動作率が高い動作モードにおいて、置換対象クロック制御回路判定工程８０７で、動作しないクロック制御回路およびクロック制御信号によってクロック信号固定されているクロック制御回路情報を取得する。

その結果を元に、クロック制御回路置換工程８０８において、配線混雑度が低い箇所の動作率が高い動作モード時に信号固定されているクロック制御回路のみを、ＢＩ制御信号入力端子付クロック制御回路３０４もしくはＢＩ制御信号入出力端子付クロック制御回路５００に置換する。なお、ＢＩ制御信号入力端子付クロック制御回路３０４，ＢＩ制御信号入出力端子付クロック制御回路５００は、ＢＩ制御信号入力端子無しのクロック制御回路と同様の遅延値になるように設計しておくことで、回路置換後のクロックスキュー発生を防止することができる。

以上のように置換が完了した後、ＢＩ工程８０９でＢＩ処理を実施する。なお、ＢＩ処理を実施する際に利用するＢＩモードには、配線混雑度が低い箇所の動作率が高い動作モードの動作条件と、置換したＢＩ制御信号入力端子付クロック制御回路３０４もしくはＢＩ制御信号入出力端子付クロック制御回路５００から所望の信号を出力させる動作条件を含んだものとする。

このように構成された半導体集積回路の設計方法によると、図１９の設計手順では、クロック回路中の全クロック制御回路をＢＩ制御信号入力端子付クロック制御回路３０４もしくはＢＩ制御信号入出力端子付クロック制御回路５００に置換することに比べ、面積削減が図れる。また、図２０の設計手順では、面積削減に加え、クロック回路中の全クロック制御回路をＢＩ制御信号入力端子付クロック制御回路３０４もしくはＢＩ制御信号入出力端子付クロック制御回路５００に置換することに比べ、配線混雑を低減できる。

なお、ＢＩ制御信号の配線は、図１５，１８のように、チェーン状，分岐混在状態で接続してもよく、さらに図１７のように配置情報に基づいてチェーンの再接続を実施してもよい。

（第４の実施形態）
本発明の第４の実施形態を、図２１ないし図２５を用いて説明する。なお、第１の実施形態と同一部分には同一符号を付してその説明を省略する。

図２１，２２はクロック制御回路を備えたクロック回路の説明図、図２３はクロック制御回路を変更する手順を示す図、図２４，２５はクロック制御回路を備えたクロック回路の説明図である。

図２１のクロック回路において、立ち上がり信号動作フリップフロップ１０６へのクロック信号供給停止する場合、クロック制御信号１０１をｌｏｗ電位とすることで、ＡＮＤ回路１０３の出力信号がｌｏｗ固定となり、立ち上がり信号動作フリップフロップ１０６の動作が停止する。その結果、図２２のトランジスタ１２３，１２４がクロック信号供給停止時動作トランジスタとなる。

一方、立ち上がり信号動作フリップフロップ１０６へのクロック信号供給時には、クロック制御信号１０１をｈｉ電位とすることで、クロック信号１００の波形がＡＮＤ回路１０３の出力信号に伝播する。その結果、フリップフロップ駆動時動作トランジスタは、トランジスタ１２２，１２５となる。

このように、クロック信号供給停止時動作トランジスタ１２３，１２４と、フリップフロップ駆動時動作トランジスタ１２２，１２５が異なるため、ＡＮＤ回路１０３をクロック信号供給停止状態にして、ＢＩ処理を実施すると、フリップフロップ駆動時動作トランジスタ１２２，１２５を劣化させることができない。その結果、立ち上がり信号動作フリップフロップ１０６へのクロック回路において、市場出荷後、クロック回路動作時にトランジスタ１２２，１２５が劣化し、回路が誤動作する恐れがある。

そこで、図２３に示す手順によりクロック制御回路の変更を実施する。

図２３において、ステップ９００はフリップフロップ駆動時動作トランジスタ検出工程、ステップ９０１はクロック信号供給停止時動作トランジスタ検出工程、ステップ９０２はステップ９００，９０１で検出した動作トランジスタの一致を検出する工程、ステップ９０３はステップ９０２で動作トランジスタが一致しない箇所からクロック制御回路の信号固定方向を変更する工程を示す。

図２１のクロック回路について、図２３の手順を実施する。

ステップ９００で、立ち上がり信号動作フリップフロップ１０６の動作時において、フリップフロップ駆動時動作トランジスタ１２２，１２５を検出する。なお、クロック制御回路でＡＮＤ回路１０３内部のトランジスタは、動作トランジスタとしての検出対象から除外している。

ステップ９０１で、ＡＮＤ回路１０３の出力信号がｌｏｗ固定であり、立ち上がり信号動作フリップフロップ１０６へのクロック信号供給停止時において、クロック信号供給停止時動作トランジスタ１２３，１２４を検出する。なお、クロック制御回路であるＡＮＤ回路１０３内部のトランジスタは、動作トランジスタとしての検出対象から除外している。

ステップ９０２で、クロック信号供給停止時動作トランジスタ１２３，１２４と、フリップフロップ駆動時動作トランジスタ１２２，１２５が異なることを検出する。

ステップ９０３で、クロック制御回路（ＡＮＤ回路１０３）の信号固定方向をｌｏｗ電位からｈｉ電位に変更するため、ＡＮＤ回路１０３をＯＲ回路に変更し、クロック制御信号の入力部との間にインバータ回路を挿入する回路に変更した。

図２１のクロック回路の変更後のクロック回路を図２４に示す。

図２４において、１００１はＯＲ回路、１００２はインバータ回路を示す。

図２５は、図２４のＯＲ回路１００１、インバータ回路１００２をトランジスタ表記した図であり、１００３〜１００８がＯＲ回路１００１を構成するトランジスタ、１００９，１０１０がインバータ回路１００２を構成するトランジスタを示す。

回路変更により、図２５に示すように、クロック信号供給停止時も、トランジスタ１２２，１２５がクロック信号供給停止時動作トランジスタとなり、フリップフロップ駆動時動作トランジスタと一致する。

このように構成された半導体集積回路および半導体集積回路の設計方法によると、クロック信号供給停止状態において、ＢＩ処理を実施しても、フリップフロップ駆動時動作トランジスタを劣化させることができ、処理時間の増大ならびに配線の増加を招くことなく、全てのトランジスタを劣化させることができる。

（第５の実施形態）
本発明の第５の実施形態を、図２６および図２７を用いて説明する。なお、第１の実施形態と同一部分には同一符号を付してその説明を省略する。

図２６，２７はクロック制御回路を備えたクロック回路の説明図である。

図２６において、１１００は立下り動作フリップフロップを示す。

図２７において、１１０１はＯＲ回路、１１０２はインバータ回路を示す。

図２６のクロック回路において、立ち上がり信号動作フリップフロップ１０６へのクロック信号供給停止状態とする場合、クロック制御信号１０１をｌｏｗ電位とすることで、ＡＮＤ回路１０３の出力信号がｌｏｗ電位となり、立ち上がり信号動作フリップフロップ１０６の動作が停止する。

図２６において、クロック信号供給停止時動作トランジスタと、立ち上がり動作フリップフロップ１０６におけるフリップフロップ駆動時動作トランジスタとは異なるが、立下り動作フリップフロップ１１００におけるフリップフロップ駆動時動作トランジスタとは一致する。

このように、立ち上がり動作フリップフロップ１０６と、立下り動作フリップフロップ１１００が混在している場合に、第４の実施形態で示したように、クロック信号供給停止時動作トランジスタとフリップフロップ駆動時動作トランジスタを一致させるためには、立ち上がり動作フリップフロップにはｈｉ電位で信号固定をするように回路変更し、かつ、立下り動作フリップフロップにはｌｏｗ電位で信号固定をするように回路変更すればよい。

そこで、図２３に示すクロック制御回路を変更する手順において、ステップ９０３で、立ち上がり動作フリップフロップにはｈｉ電位で信号固定し、立下り動作フリップフロップにはｌｏｗ電位で信号固定する回路に変更する。

この変更は、立ち上がり動作フリップフロップと立下り動作フリップフロップを分別する処理と、ｈｉ電位で信号固定できる回路への変更と、ｌｏｗ電位で信号固定できる回路への変更により容易に実現することができる。

具体的には、図２７に示すように、立ち上がり動作フリップフロップ１０６におけるクロック制御回路としては、クロック信号１００と、インバータ回路１１０２を介してクロック制御信号１０１を、それぞれ入力するＯＲ回路１１０１にて構成する。また、立下り動作フリップフロップ１１００におけるクロック制御回路としては、クロック信号１００とクロック制御信号１０１を、それぞれ入力するＡＮＤ回路１０３にて構成する。

このように構成された半導体集積回路の設計方法によると、立ち上がり動作フリップフロップ１０６におけるフリップフロップ駆動時動作トランジスタのように、クロック信号供給停止時動作トランジスタとは異なるものと、立下り動作フリップフロップ１１００におけるフリップフロップ駆動時動作トランジスタのように、クロック信号供給停止時動作トランジスタと一致するものが同時に存在する場合でも、クロック信号供給停止状態において、ＢＩ処理により、フリップフロップ駆動時動作トランジスタを劣化させることができ、処理時間の増大ならびに配線の増加を招くことなく、全てのトランジスタを劣化させることができる。

（第６の実施形態）
本発明の第６の実施形態を、図２８および図３２を用いて説明する。なお、第１の実施形態と同一部分には同一符号を付してその説明を省略する。

図２８は置換必要箇所削減方法の手順を示す図、図２９，３０はクロック制御回路を備えたクロック回路の説明図、図３１，３２はトランジスタのアンテナダメージの説明図である。

図２８において、１２００は置換必要クロック制御回路発見工程、１２０１はアンテナダメージ検出工程、１２０２はアンテナダメージ要因追加工程、１２０３は置換必要箇所削除工程を示す。

図３１，３２において、１３０１〜１３０５はビア、１３０６，１３０７は配線を示す。

半導体装置のビア，メタル配線の製造工程において、ドライエッチング等のプラズマを用いた処理が必要となる。

例えば、絶縁層にビアを作成する場合、絶縁層の上にビア部分以外をマスクするレジスト膜を付加し、プラズマによるドライエッチング処理でビア部分の絶縁膜を削除し、削除した部分に導体をプラズマ注入することで実現している。配線を作成する場合も同様の処理で実現する。

このビア，配線の作成工程ではプラズマを使用しているが、ビア，配線が拡散層に繋がっていない場合には、ビア，配線にプラズマ電荷が蓄積し、繋がっているトランジスタのゲート酸化膜に電流が流れ込むようになる。この電流により、ゲート酸化膜が破壊されたり、ゲート酸化膜の膜質変化によりトランジスタ特性が変化したり、ホットキャリア寿命が劣化するなどの不具合が生ずる。このような現象は「アンテナ効果」と呼ばれており、一般的にはこのアンテナ効果を一定値以下とすることで、ゲート酸化膜の破壊等の不具合を防いでいる（以下、アンテナ効果によるゲートへのダメージを「アンテナダメージ」と呼ぶ）。

しかし、プラズマ電荷によりトランジスタのゲート酸化膜に電流が流れ込むことは、トランジスタのゲートがＯＮ状態と同じ状態であり、かつ、高温処理であるため、適切な量のプラズマ電荷を蓄積させる（アンテナダメージを与える）ことで、ＢＩによるトランジスタの経年劣化と同等の効果を得ることができる。

すなわち、アンテナダメージが適正値であるトランジスタに対しては、ＢＩによる経年劣化処理をする必要が無く、経年劣化処理が必要なトランジスタに対しても、アンテナダメージが適正値となるようにビア，配線を修正することで、経年劣化処理を不用にできる。

なお、アンテナダメージの量は、ビア形状や個数、配線層、配線パターン、プラズマ処理の時間等から容易に算出することができる。

そこで、本実施形態では、図２８に示す手順により回路変更を実施する。

ステップ１２００では、図１６，１７の手順におけるステップ７００に示したように、置換が必要と判定されているクロック制御回路を発見する。図２９のクロック回路では、クロック信号供給停止時におけるクロック制御回路（ＡＮＤ回路１０３）はｌｏｗ電位となり、フリップフロップ動作時と動作トランジスタが異なるため、ＡＮＤ回路１０３を専用セルに置き換える必要があることを発見する。

ステップ１２０１では、フリップフロップ駆動時動作トランジスタ１２２，１２５のアンテナダメージ量を検出する。本実施形態では、トランジスタ１２５はアンテナダメージが適正範囲であり、トランジスタ１２２はアンテナダメージが適正値以下であるとする。

ステップ１２０２では、ステップ１２０１でアンテナダメージが適正値以下であるトランジスタ１２２に接続している配線に対し、適正値となるまで冗長ビアを挿入する。

ステップ１２０３では、ステップ１２０２までの処理により、クロック制御回路以降の全動作トランジスタのアンテナダメージが適正値となっている場合は、置換処理の対象外とすることで、クロック制御回路の置換箇所を削減する。

図３１は、図３０のクロック回路のトランジスタ１２２部分を示しており、図３２は、アンテナダメージが適正値以下であるトランジスタ１２２に接続している配線に対して冗長ビア１３０３〜１３０５を挿入した状態を示している。

このように構成された半導体集積回路および半導体集積回路の設計方法によると、クロック制御回路のアンテナダメージを適正値とすることで、処理時間の増大ならびに配線の増加を招くことなく、全てのトランジスタを劣化させることができる。さらに、置換するクロック制御回路数を削減することができ、セル面積削減、配線混雑削減が図れる。

なお、本実施形態では、アンテナダメージ要因追加物として冗長ビアを挿入することでアンテナダメージを増加させているが、冗長配線を追加することでも同様の効果を得ることができる。

本発明は、ロジック回路を含んだ半導体集積回路および半導体集積回路の設計方法として有用である。

クロック制御回路を備えたクロック回路図 クロック制御回路を備えたクロック回路図 第１の実施形態のＢＩ制御信号入力端子付クロック制御回路を備えたクロック回路図 第１の実施形態のＢＩ制御信号入力端子付クロック制御回路を備えたクロック回路図 第１の実施形態のＢＩ制御信号入力端子付クロック制御回路図 第１の実施形態のＢＩ制御信号入力端子付クロック制御回路図 第１の実施形態のＢＩ制御信号入力端子付クロック制御回路図 第１の実施形態のＢＩ制御信号入力端子付クロック制御回路の真理値表 第１の実施形態のＢＩ制御信号入力端子付クロック制御回路の変形例の真理値表 ＢＩ制御信号入力端子付クロック制御回路を備えたクロック回路図 第２の実施形態のＢＩ制御信号入出力端子付クロック制御回路図 第２の実施形態のＢＩ制御信号入出力端子付クロック制御回路図 第２の実施形態のＢＩ制御信号入出力端子付クロック制御回路図 第２の実施形態のＢＩ制御信号入出力端子付クロック制御回路の真理値表 第２の実施形態のＢＩ制御信号入出力端子付クロック制御回路を備えたクロック回路図 第２の実施形態のチェーン状接続方法の手順を示す図 第２の実施形態のチェーン状接続方法の手順を示す図 第２の実施形態の変形例のＢＩ制御信号入出力端子付クロック制御回路を備えたクロック回路図 第３の実施形態のクロック回路の一部にＢＩ制御信号付制御回路を備える設計方法の説明図 第３の実施形態のクロック回路の一部にＢＩ制御信号付制御回路を備える設計方法の説明図 クロック制御回路を備えたクロック回路図 クロック制御回路を備えたクロック回路図 第４の実施形態のクロック制御回路を変更する手順を示す図 第４の実施形態のクロック制御回路を備えたクロック回路図 第４の実施形態のクロック制御回路を備えたクロック回路図 クロック制御回路を備えたクロック回路図 第５の実施形態のクロック制御回路を備えたクロック回路図 第６の実施形態の置換必要箇所削減方法の手順を示す図 第６の実施形態のクロック制御回路を備えたクロック回路図 第６の実施形態のクロック制御回路を備えたクロック回路図 第６の実施形態のトランジスタのアンテナダメージの説明図 第６の実施形態のトランジスタのアンテナダメージの説明図

符号の説明

１００ クロック信号
１０１ クロック制御信号
１０４，１０５ インバータ回路
１０６ 立ち上がり信号動作フリップフロップ
１２２〜１２５ インバータ回路を構成するトランジスタ
２０２，４００ ＢＩ制御信号
２０４，３０８ ＯＲ回路
２０５，３０９ ＡＮＤ回路
２１７〜２２２，３１４〜３１９ ＯＲ回路を構成するトランジスタ
２２３〜２２８，３２０〜３２５ ＡＮＤ回路を構成するトランジスタ
３００，３２６ クロック信号端子Ａ
３０１，３２７ クロック制御信号入力端子Ｂ
３０２，３２８，３２９ ＢＩ制御信号入力端子Ｃ，Ｄ
３０３，３３０ クロック制御信号出力端子Ｚ
３０４ ＢＩ制御信号入力端子付クロック制御回路
４０６ 配線
５００，６０１〜６０５ ＢＩ制御信号入出力端子付クロック制御回路
５０１ ＢＩ制御信号出力端子ＳＯ
５０２ バッファ回路
５０３〜５０６ バッファ回路を構成するトランジスタ
１００１，１１０１ ＯＲ回路
１００２，１１０２ インバータ回路
１１００ 立下り動作フリップフロップ
１３０１〜１３０５ ビア
１３０６〜１３０７ 配線

Claims (17)

1. クロック信号の伝播を制御するクロック制御回路を備えたクロック回路からなる半導体集積回路において、
   前記クロック制御回路は、バーンイン制御信号を入力するバーンイン制御信号入力端子を有し、
   前記バーンイン制御信号入力端子にバーンイン制御信号を入力することで、前記クロック制御回路のクロック制御信号出力端子におけるクロック信号の伝播を制御する、ことを特徴とする半導体集積回路。
2. 前記バーンイン制御信号入力端子にバーンイン制御信号を入力することで、前記クロック制御信号出力端子からｈｉ電位、ｌｏｗ電位、クロック信号波形のいずれを出力するか制御する、ことを特徴とする請求項１に記載の半導体集積回路。
3. 前記クロック制御回路は、バーンイン制御信号を出力するバーンイン制御信号出力端子を有する、ことを特徴とする請求項１または請求項２に記載の半導体集積回路。
4. 前記バーンイン制御信号入力端子に入力したバーンイン制御信号を、同一論理もしくは論理変更して前記バーンイン制御信号出力端子から出力する、ことを特徴とする請求項３に記載の半導体集積回路。
5. 前記バーンイン制御信号入力端子と前記バーンイン制御信号出力端子を有する複数のクロック制御回路からなり、
   一のクロック制御回路のバーンイン制御信号出力端子と、他のクロック制御回路のバーンイン制御信号入力端子とを接続することで、前記複数のクロック制御回路をチェーン状に接続した、ことを特徴とする請求項３に記載の半導体集積回路。
6. 前記チェーン状の接続状態の一部に分岐接続状態が混在している、ことを特徴とする請求項５に記載の半導体集積回路。
7. 前記バーンイン制御信号入力端子と前記バーンイン制御信号出力端子を有する複数のクロック制御回路を準備する準備工程と、
   一のクロック制御回路のバーンイン制御信号出力端子と、他のクロック制御回路のバーンイン制御信号入力端子とを接続することで、前記複数のクロック制御回路をチェーン状に接続するチェーン接続工程と、
   を含む半導体集積回路の設計方法。
8. クロック制御回路を発見するクロック制御回路発見工程と、
   前記クロック制御回路発見工程にて発見したクロック制御回路を、バーンイン制御信号入力端子を有するクロック制御回路に置換する工程と、
   を含む半導体集積回路の設計方法。
9. バーンイン制御信号入力端子を有するクロック制御回路を配置する配置工程と、
   バーンイン制御信号の入力部に最も近いバーンイン制御信号入力端子を有するクロック制御回路から順次クロック制御回路をチェーン状に再接続するチェーン再接続工程と、
   をさらに含む請求項７に記載の半導体集積回路の設計方法。
10. クロック回路の動作率を計測し、動作率の高い動作モードを判定するトグル率計測工程と、
    動作率の高い動作モード時に信号固定されているクロック制御回路情報を取得する置換対象クロック制御回路判定工程と、
    動作率の高い動作モード時に信号固定されているクロック制御回路のみを、ＢＩ制御信号入力端子付クロック制御回路に置換するクロック制御回路置換工程と、
    を含む半導体集積回路の設計方法。
11. 配線工程と、
    クロック回路の動作率を計測し、配線混雑度が低い箇所の動作率が高い動作モードを判定するトグル率計測工程と、
    前記配線混雑度が低い箇所の動作率が高い動作モード時に信号固定されているクロック制御回路情報を取得する置換対象クロック制御回路判定工程と、
    配線混雑度が低い箇所の動作率が高い動作モード時に信号固定されているクロック制御回路のみを、ＢＩ制御信号入力端子付クロック制御回路に置換するクロック制御回路置換工程と、
    を含む半導体集積回路の設計方法。
12. フリップフロップ駆動時動作トランジスタを検出するフリップフロップ駆動時動作トランジスタ検出工程と、
    クロック信号供給停止時動作トランジスタを検出するクロック信号供給停止時動作トランジスタ検出工程と、
    前記フリップフロップ駆動時動作トランジスタ検出工程で検出したフリップフロップ駆動時動作トランジスタと、前記クロック信号供給停止時動作トランジスタ検出工程で検出したクロック信号供給停止時動作トランジスタの一致を確認する確認工程と、
    前記確認工程で、フリップフロップ駆動時動作トランジスタとクロック信号供給停止時動作トランジスタの不一致が確認された箇所から、クロック制御回路の信号固定方向を変更する変更工程と、
    を含む半導体集積回路の設計方法。
13. クロック信号の伝播を制御するクロック制御回路を備えたクロック回路と、フリップフロップとからなる半導体集積回路において、
    フリップフロップ駆動時動作トランジスタと、クロック信号供給停止時動作トランジスタが全て一致している、ことを特徴とする半導体集積回路。
14. フリップフロップが動作状態となるクロック入力信号の混在を確認する工程と、
    前記フリップフロップが動作状態となるクロック入力信号毎にフリップフロップを分ける工程と、
    前記分けたフリップフロップ毎にクロック制御回路を変更する工程と、
    を含む半導体集積回路の設計方法。
15. 置換が必要なクロック制御回路を発見する置換必要クロック制御回路発見工程と、
    アンテナダメージ量を検出するアンテナダメージ検出工程と、
    アンテナダメージが適正値であるクロック制御回路を置換処理の対象外とする置換必要箇所削除工程と、
    を含む半導体集積回路の設計方法。
16. 置換が必要なクロック制御回路を発見する置換必要クロック制御回路発見工程と、
    アンテナダメージ量を検出するアンテナダメージ検出工程と、
    アンテナダメージを適正値とするアンテナダメージ要因追加工程と、
    アンテナダメージが適正値であるクロック制御回路を置換処理の対象外とする置換必要箇所削除工程と、
    を含む半導体集積回路の設計方法。
17. 請求項１５または請求項１６に記載の半導体装置の設計方法により作成された半導体集積回路であって、
    アンテナダメージ要因追加物を有したことを特徴とする半導体集積回路。
    
    
    

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