CN1198042A - 产生短时同步延迟信号的电路及使用该电路的倍频电路 - Google Patents

Abstract

在一种同步延迟电路中,一第一延迟部分将基准信号的第一脉冲延迟预定的延迟时间,该基准信号包括第一脉冲和后续的第二脉冲。一第二延迟部分从基准信号产生n(n是大于0的整数)个延迟信号。n个延迟信号中的第一个延迟信号有一个作为第一延迟时间的预定延迟时间,而n个延迟信号中的第m个延迟信号(m是正整数且m≤n)具有预定延迟时间m倍的延迟时间作为第m个延迟时间,一信号产生部分从基准信号和n个延迟信号产生一倍频信号。

Description

产生短时同步延迟信号的电路 及使用该电路的倍频电路

本发明涉及一种半导体集成电路，更具体地说，是涉及一种产生短时间同步延迟信号的同步延迟电路以及在半导体装置中使用该电路的倍频电路。

作为使用一个延迟电路序列的常规同步延迟电路的例子，可参考T.Shimizu的“A Multimedia 32b RISC Microprocessor with 16Mb DRAM”(IEEE International Solid-State Circuit Conference 1996，ISSCC Digest ofTechnical Papers，1996年2月，第216至217页)。图1所示是将时钟信号四倍频的同步延迟电路的例子。

参考图1，四个延迟电路序列即第一到第四延迟电路序列401至404串联。第一到第四延迟电路序列401至404中每一个的输出端被四个开关(即第一到第四开关405至408中相应的一个选中。第一时钟信号411提供给第一延迟电路序列和一相位比较器409。通过第一到第四延迟电路序列401至404的一第五时钟信号415也提供给相位比较器409。相位比较器409将第一时钟信号411与第五时钟信号415相比较并根据比较结果产生一UP(高)信号416或一个DOWN(低)信号417。UP信号416或DOWN信号417送入计数器(UP/DOWN计数器)410。

计数器410根据UP信号416或DOWN信号417产生一控制信号418，并将该控制信号送入第一到第四开关405至408。结果，第五时钟信号415的相位被设为与第一时钟信号411的相位相等。

第一到第四延迟电路序列401至404的延迟时间被相等地调节。结果，第一时钟信号411、第二时钟信号412、第三时钟信号413和第四时钟信号414中相邻的两个信号的时间差等于时钟信号时间周期的1/4。

将第一至第四时钟信号411、412、413和414合成，就可以实现频率比第一时钟信号大四倍的倍频电路。

但是，在上述常规电路中，使用了一种方法，在这种方法中外部时钟信号和一个通过延迟电路序列的时钟信号进行比较，来校正相位差和延时差，以产生一个倍频信号。

由于这一原因，就有一个问题，即需要一个长的时间来消除相位差。还有另一个问题是设置的时间也较长从而与该长时间的设置相关的功耗也增加了。

本发明就是要解决这些问题。因此，本发明的一个目的是提供一种同步延迟电路，在这种电路中可以缩短设置时间并可实现低功耗。

本发明的另一个目的是提供一个同步延迟电路的倍频电路。

为了实现本发明的一个方面，一种倍频电路包括用于将一基准信号的第一脉冲延迟预定延迟时间的第一延迟部分，该基准信号包括第一脉冲和第一脉冲后续的第二脉冲；一用于从基准信号产生n(n是大于0的整数)个延迟信号的第二延迟部分，其中n个延迟信号中的第一个延迟信号有一个作为第一延迟时间的预定延迟时间，而n个延迟信号中的第m个延迟信号(m是正整数且m≤n)具有的预定延迟时间为上述延迟时间的m倍，其作为第m个延迟时间；以及从基准信号和n个延迟信号产生一倍频信号的信号产生部分。

第一延迟部分可包括一将基准信号的第一脉冲延迟的延迟电路序列，和一检测其中与预定延迟时间相应的一个延迟电路位置的检测电路。在这种情况下，第二延迟部分用检测到的位置从基准信号中产生n个延迟的信号。

检测电路可包括一数据保持电路序列，其中一个与预定延迟时间相应的数据保持电路被设置以指示检测到的位置。

还有，第二延迟部分可包括至少一个延迟电路序列，并利用至少一个延迟电路序列中的一个与检测到的位置相应的延迟电路的延迟时间和该延迟电路后续的各延迟电路的延迟时间产生n个信号。在这种情况下，对应于该序列中检测到位置的延迟电路数目可能是至少一个序列中一个延迟电路和其后续延迟电路总数的n倍。或者，对应于序列中检测位置的延迟电路的数目可以是至少一个序列中一个延迟电路和后续延迟电路的总数的2n倍。

而且，第二延迟部分可通过从基准信号中产生一第一延迟信号和从第(m-1)个延迟信号中产生一第m延迟信号来产生n个延迟信号。

第一延迟部分可包括一第一延迟电路序列，用于将基准信号的第一脉冲延迟；一检测电路，用于检测一个与预定延迟时间相应的延迟电路的位置。在这种情况下，第二延迟部分可包括一第二延迟电路序列，用于根据检测到的位置将基准信号的第二脉冲延迟一预定的延迟时间以产生第一延迟信号，其具有的预定延迟时间作为相对于基准信号的第一延迟时间。一第三延迟电路序列，用于根据检测到的位置将第一延迟信号延迟预定的延迟时间，以产生第二信号，其具有预定延迟时间两倍的延迟时间，作为相对于基准信号的第二延迟时间，以及一第四延迟电路序列，用于根据检测到的位置将第二延迟信号延迟预定的延迟时间，以产生第三信号，其具有预定延迟时间三倍的延迟时间，作为相对于基准信号的第三延迟时间，第一到第三延迟信号和基准信号被并行输出。在这种情况下，信号产生部分可包括一第一计算电路，用于计算基准信号和第一延迟信号的异或值，以产生一第一计算信号，一第二计算电路，用于计算第二延迟信号和第三延迟信号的异或值，以产生一第二计算信号，以及一第三计算电路，用于计算第一计算信号和第二计算信号的异或值，以产生倍频信号。

还有，第一延迟部分可包括一第一延迟电路序列，用于延迟基准信号的第一脉冲；一检测电路，用于检测与一个预定延迟时间相应的延迟电路的位置；以及一第一单触发振荡器，用于从基准信号的第二脉冲中产生一第一单触发脉冲。在这种情况下，第二延迟部分可包括一选择器，用于根据一选择器控制信号选择作为被选信号的第一单触发脉冲和第二单触发脉冲之一；一第二延迟电路序列，用于将所选择的信号延迟预定延迟时间，以产生一延迟后的信号；一计数器，用于对延迟信号的产生计数，并将选择器控制信号输出到选择器中，以便选择器在计数值为0时选择第一单触发脉冲，在计数值不为0时选择第二单触发脉冲；一第二单触发振荡器，用于响应第二延迟电路序列的每个延迟信号的产生而产生第二单触发脉冲，以便第一到第三延迟信号顺序产生以分别具有第一到第三延迟时间；和一多路复用器，用于通过第一单触发脉冲然后通过三个第二单触发脉冲作为第一到第三延迟信号以产生一个基本信号。在这种情况下，信号产生部分可包括一个触发器电路，用于对基本信号计数，以产生倍频信号。

还有，第一延迟部分可包括一第一延迟电路序列，其包括一第一输入延迟电路和一第一输出延迟电路，以由第一输入延迟电路接收基准信号的第一脉冲来延迟第一脉冲，并在延迟后的第一脉冲溢出时从第一输出延迟电路输出延迟后的第一脉冲到第一输入延迟电路；一第一计数器，用于对延迟后的第一脉冲的溢出数目计数；一检测电路，用于检测与预定延迟时间相应的延迟电路的位置；以及一第一单触发振荡器，用于从基准信号的第二脉冲产生一第一单触发脉冲。在这种情况下，第二延迟部分可包括一选择器，用于根据一选择器控制信号选择作为被选信号的第一单触发脉冲和第二单触发脉冲之一；一第二延迟电路序列，包括一第二输入延迟电路和一第二输出延迟电路，以由第二输入延迟电路接收基准信号的第一脉冲来将选择的信号延迟预定的延迟时间，并在延迟后的被选择信号溢出时从第二输出延迟电路输出延迟后的被选择信号到第二输入延迟电路，以便所选择的信号延迟预定的延迟时间；一第二计数器，用于对溢出数目计数，并根据第二计数器的溢出计数和第一计数器的溢出计数使第二输出延迟电路的延迟后的被选择信号输入到第二输入延迟电路；一第三计数器，用于对第二输出延迟电路来的延迟信号的产生数目计数，并将选择器控制信号输出给选择器，以便选择器在计数值为0时选择第一单触发脉冲，在计数值不为0时选择第二单触发脉冲；一第二单触发振荡器，用于响应由第二延迟电路序列对每个延迟信号的产生而产生第二单触发脉冲，以便第一到第三延迟信号顺序产生以分别具有第一到第三延迟时间；和一多路复用器，用于通过第一单触发脉冲然后通过三个第二单触发脉冲作为第一到第三延迟信号以产生一个基本信号。在这种情况下，信号产生部分可包括一个触发器电路，用于对基本信号计数，以产生倍频信号。

为了实现本发明的另一个方面，一同步延迟电路包括一第一延迟部分，用于将一基准信号的第一脉冲延迟预定延迟时间，该基准信号包括第一脉冲和第一脉冲后续的第二脉冲，一用于从基准信号产生n(n是大于0的整数)个延迟信号的第二延迟部分，其中n个延迟信号中的第一个延迟信号有一个作为第一延迟时间的预定延迟时间，而n个延迟信号中的第m个延迟信号(m是正整数且m≤n)具有预定延迟时间m倍的延迟时间作为第m个延迟时间。

为了实现本发明的再一个方面，一同步延迟电路包括一第一延迟电路序列，用于将一基准信号的第一脉冲延迟预定延迟时间，该基准信号包括第一脉冲和第一脉冲后续的第二脉冲；一检测电路，用于检测一个与预定延迟时间相应的延迟电路的位置；一第二延迟电路序列，用于根据检测到的位置将基准信号的第二脉冲延迟以产生第一延迟信号，其具有相对于基准信号的作为第一延迟时间的预定延迟时间；一第三延迟电路序列，用于根据检测到的位置将第一延迟信号延迟预定的延迟时间，以产生第二信号，其具有两倍于预定延迟时间的延迟时间，作为相对于基准信号的第二延迟时间，以及一第四延迟电路序列，用于根据检测到的位置将第二延迟信号延迟预定的延迟时间，以产生第三信号，其具有三倍于预定延迟时间的延迟时间，作为相对于基准信号的第三延迟时间，第一到第三延迟信号和基准信号被并行输出。

为了实现本发明的还有一个方面，一同步延迟电路包括一第一延迟电路序列，用于将一基准信号的第一脉冲延迟预定延迟时间，该基准信号包括第一脉冲和第一脉冲后续的第二脉冲；一检测电路，用于检测一个与预定延迟时间相应的延迟电路的位置；以及一第一单触发振荡器，用于从基准信号的第二脉冲中产生一第一单触发脉冲；一选择器，用于根据一选择器控制信号选择作为被选信号的第一单触发脉冲和第二单触发脉冲之一；一第二延迟电路序列，用于将所选择的信号延迟预定延迟时间，以产生一延迟后的信号；一计数器，用于对延迟信号的产生计数，并将选择器控制信号输出到选择器中，以便选择器在计数值为0时选择第一单触发脉冲，在计数值不为0时选择第二单触发脉冲；一第二单触发振荡器，用于响应由第二延迟电路序列对每个延迟信号的产生而产生第二单触发脉冲，以便第一到第三延迟信号顺序产生以分别具有第一到第三延迟时间；和一多路复用器，用于在每个第二单触发脉冲产生时输出第一单触发脉冲然后输出第二单触发脉冲。

为了实现本发明的还有一个方面，一同步延迟电路包括一第一延迟电路序列，其包括一第一输入延迟电路和一第一输出延迟电路，以由第一输入延迟电路接收基准信号的第一脉冲来延迟第一脉冲，并在延迟后的第一脉冲溢出时从第一输出延迟电路输出延迟后的第一脉冲到第一输入延迟电路，以便第一脉冲被延迟一预定的延迟时间，基准信号包括第一脉冲和第一脉冲后续的第二脉冲；一第一计数器，用于对延迟后的第一脉冲的溢出数目计数；一检测电路，用于检测一个与预定延迟时间相应的延迟电路的位置；一第一单触发振荡器，用于从基准信号的第二脉冲产生一第一单触发脉冲；一选择器，用于根据一选择器控制信号选择作为被选信号的第一单触发脉冲和第二单触发脉冲之一；一第二延迟电路序列，包括一第二输入延迟电路和一第二输出延迟电路，以由第二输入延迟电路接收选中的信号来将所选择的信号延迟预定的延迟时间，并在延迟后的被选择信号溢出时从第二输出延迟电路输出延迟后的被选择信号到第二输入延迟电路，以便使所选择的信号延迟预定的延迟时间；一第二计数器，用于对溢出数目计数，并根据第二计数器的溢出计数和第一计数器的溢出计数使第二输出延迟电路的延迟后的被选择信号输出到第二输入延迟电路；一第三计数器，用于对第二输出延迟电路来的延迟信号的产生数目计数，并将选择器控制信号输出给选择器，以便选择器在计数值为0时选择第一单触发脉冲，在计数值不为0时选择第二单触发脉冲；一第二单触发振荡器，用于响应由第二延迟电路序列对每个延迟信号的产生而产生第二单触发脉冲，以便第一到第三延迟信号顺序产生以分别具有第一到第三延迟时间；和一多路复用器，用于在每个第二单触发脉冲产生时输出第一单触发脉冲然后输出第二单触发脉冲。

图1是一个方框图，说明常规的同步延迟电路实例的结构；

图2是一个方框图，说明一种倍频电路的结构，其使用了根据本发明第一实施例的同步延迟电路；

图3是一个方框图，说明一种倍频电路的结构，其使用了根据本发明第二实施例的同步延迟电路；

图4是一个方框图，说明一种倍频电路的结构，其使用了根据本发明第三实施例的同步延迟电路；

现在将结合附图说明一种使用本发明同步延迟电路的倍频电路。

图2是说明本发明第一实施例的同步延迟电路结构的方框图。参考图2，倍频电路由同步延迟电路和三个异或门110、111和112构成。同步延迟电路由第一到第四延迟电路序列101至104以及一个数据保持电路序列105组成。

第一序列101的每个延迟电路由例如一个反相器组成。第一延迟电路序列101对每一个预定延迟时间有一个输出端，例如，对于2个反相器。第二延迟电路序列102的布置是使其信号传播方向与第一延迟电路序列101的方向相反并对每个预定延迟时间有一个输入端。

第二延迟电路序列102、第三延迟电路序列103和第四延迟电路序列104的构成与第一延迟电路序列101一样，并且是串联的。也就是说，第二延迟电路序列101接收输入到第一延迟电路序列101的时钟信号并输出一第二时钟信号107，其相对于第一时钟信号有一预定延迟时间。第三延迟电路序列103接收从第二延迟电路序列102输出的第二时钟信号，并输出一第三时钟信号108，其具有相对于第一时钟信号的预定延迟时间两倍的延迟时间。第四延迟电路序列103接收从第三延迟电路序列103输出的第三时钟信号，并输出一第四时钟信号109，其具有三倍于第一时钟信号预定延迟时间的延迟时间。

数据保持电路序列105的每个数据保持电路与第一序列101相应于预定延迟时间的延迟电路部分相连。不需要对第一序列101所有的延迟电路提供数据保持电路。对第一序列101相应于预定延迟时间的延迟电路部分提供数据保持电路就足够了。提供多个数据保持电路的原因在于第一序列101每个延迟电路的延迟时间可能由于生产过程而改变。

每个数据保持电路的输入端与相应的延迟电路连接，而另一输入端与第一时钟信号相连接。每个数据保持电路在相应的延迟电路为高电平且第一时钟信号也为高电平时被置位。该状态在数据保持电路再次置位之前被复位。

尽管数据保持电路的所有连接在图2中未示出，每个数据保持电路的输出与第二序列102相应的一个延迟电路、第三序列103相应的一个延迟电路、第四序列104相应的一个延迟电路分别相连。这样，每个数据保持电路从每个序列的多个延迟电路中选择一个。

现在将说明第一实施例中的同步延迟电路的操作。

具有一个时间周期t的第一时钟信号106包括两个连续的脉冲，即第一脉冲和第二脉冲。第一时钟信号的第一脉冲提供给第一延迟电路序列101，并通过第一延迟电路序列101。第一序列101的每个延迟电路的输出电平在第一脉冲的进程中从一个低电平变为一个高电平和从一个高电平变为一个低电平。每个延迟电路的输出提供给序列105的相应的数据保持电路。

当第一脉冲如上所述通过第一延迟电路序列101时，第一时钟信号的第二脉冲被提供给数据保持电路105和第二延迟电路序列102。在这个例子中，特定的一个数据保持电路的一个输入端与第一序列101的延迟电路中相应的一个连接设为高电平。同时，由于第二脉冲而使其另一个输入端设为高电平。这样，设置该特定的数据保持电路以输出高电平。结果，该特定的数据保持电路设置第二序列102中与其相应的一个延迟电路。

还有，该特定的数据保持电路设置第三序列103中与该特定的数据保持电路相应的一个特定的延迟电路、第四序列104中与该特定的数据保持电路相应的一个特定的延迟电路。结果，第二到第四序列102、103和104中每一个的特定的延迟电路被设为有效状态，如图2箭头所示。按此方式，数据保持电路序列105具有检测与预定延迟时间相应的位置的功能。

例如，第二延迟电路序列102与特定的数据保持电路位置相应的特定的延迟电路输入的信号不是来自第二延迟电路序列的前一级而是第一时钟信号106。接着，第二延迟电路序列102的特定的延迟电路将输出信号发往图2中延迟电路左方向上的下一级。

按此方式，第二脉冲通过第二延迟电路序列102，从而具有第一时钟信号时间周期1/4的预定延迟时间。该1/4时间周期是根据延迟电路序列的数目来确定的。接着，延迟后的第二脉冲通过第三延迟电路序列103和第四延迟电路序列104。也就是说，在第三和第四延迟电路序列103和104中分别对从第二延迟电路序列102来的延迟后的第二脉冲加上了为第一时钟信号时间周期1/4的延迟时间。

也就是说，第二脉冲通过第二延迟电路序列102同时被延迟预定的延迟时间并作为第二时钟信号脉冲107输出。第三延迟电路序列103在与输出高电平的特定的数据保持电路相应的位置(级)中接收在第三序列103的特定延迟电路中的第二延迟电路序列102输出的第二时钟信号107。

收到的第二时钟信号通过第三延迟电路序列103同时被延迟预定的延迟时间并作为第三时钟信号108输出。第四延迟电路序列104在与输出高电平的特定的数据保持电路相应的位置(级)中接收从第三延迟电路序列103输出的第三时钟信号108。收到的第三时钟信号通过第四延迟电路序列104同时被延迟预定的延迟时间并作为第四时钟信号109输出。

如上所述，在第一实施例中，在第二延迟电路序列102、第三延迟电路序列103和第四延迟电路序列104中的每一个序列的延迟时间被设为第一时钟信号周期的1/4的时间。结果，第二时钟信号107就从第二延迟电路序列102中输出，其相对于第一时钟信号106延迟了1/4t的时间。

还有，第三时钟信号108从第三延迟电路序列103中输出，并对第二时钟信号107延迟了1/4t的时间。接着，第四时钟信号109从第四延迟电路序列104中输出，并对第三时钟信号108延迟了1/4t的时间。

第一和第二时钟信号106和107馈送给异或电路110。第三和第四时钟信号108和109被送给异或电路111。异或电路110和异或电路111的输出馈送给异或电路112，以产生一频率为第一时钟信号4倍的时钟信号。

根据第一实施例，第二到第四延迟电路序列的每一个序列的延迟时间被设为第一时钟信号周期1/4的时间。这是通过构成第一延迟电路序列101使其延迟时间等于第一时钟信号的时间周期和通过减少延迟电路的数目构成第二到第四延迟电路序列102、103和104使其延迟时间等于第一时钟信号时间周期的1/4来实现的。

下面，将说明使用根据本发明第二实施例的同步延迟电路的倍频电路。图3是说明使用根据本发明第二实施例的同步延迟电路的倍频电路的结构方框图。

参考图3，使用根据第二实施例的同步延迟电路的倍频电路包括第一延迟电路序列201、第二延迟电路序列202、数据保持电路序列203、计数器204、开关(选择器)205、多路复用器206、单触发振荡器210和211，以及一个触发器213。第一和第二延迟电路序列201和202以及数据保持电路序列203的结构及操作与第一实施例中的第一和第二延迟电路序列101和102一样。

单触发振荡器210接收第一时钟信号207的每一个脉冲，以产生一个高电平的驻留时间小于第一时钟信号207时间周期的1/4的脉冲。这是因为在该实施例中要产生频率为第一时钟信号207频率4倍的倍频信号。单触发振荡器210提供给多路复用器206和开关205。

第二延迟电路序列202的输出接到单触发振荡器211和计数器204上。

单触发振荡器211接收第二延迟电路序列202输出的脉冲，以同单触发振荡器210相同的方式产生一个高电平的驻留时间小于第一时钟信号207时间周期1/4的脉冲。单触发振荡器211的输出提供给多路复用器206和开关205。

计数器204对第二延迟电路序列202的输出次数计数，以产生一个控制信号。开关205在计数为0时响应由计数器204产生的控制信号选择由单触发振荡器210提供的输出脉冲。与此相反，开关205在计数不为0时响应由计数器204产生的控制信号选择由单触发振荡器211提供的输出脉冲。由开关205选择的信号脉冲提供给第二延迟电路序列202以形成一个回路。

多路复用器206将单触发振荡器210提供的输出脉冲第一次输出，然后输出单触发振荡器211的输出脉冲。这样，可以产生频率为第一时钟信号4倍的时钟信号。触发器213将多路复用器206提供的输出信号分频以产生一个频率为第一时钟信号2倍的占空比为50％的时钟信号。

现在将说明本实施例的操作。序列203与第一时钟信号时间周期的延迟时间相应的一个特定数据保持电路的输出被设为高(H)电平，以响应时间周期为t的第一时钟信号207的第一脉冲和第二脉冲。结果，延迟电路202中的一个与特定的数据保持电路相应的特定延迟电路被设为可操作状态，象第一实施例一样。

然后，由单触发振荡器210响应第一时钟信号207的第一脉冲而产生一第一单触发脉冲并通过开关205提供给第二延迟电路序列202。第一单触发脉冲提供给多路复用器206然后由其输出给触发器电路213作为第三时钟信号209。还有，第一单触发脉冲在由第二延迟电路序列202、单触发振荡器211、和开关205构成的回路中循环。

循环的次数是计数器204的计数。因此，由单触发振荡器211响应第二延迟电路序列202的输出而产生的作为第二时钟信号208的第二单触发脉冲循环，直到计数器204的计数等于3为止。也就是说，对每个预定的延迟时间都产生第二时钟信号208并提供给开关205，还有，第二时钟信号208提供给多路复用器206并由其输出作为第三时钟信号209。

触发器电路213将第三时钟信号解码为一时钟信号，其频率为具有50％占空比的第一时钟信号频率的两倍。

如果50％的占空比不是必要的，第三时钟信号有一个4倍于第一时钟信号频率频率。因此，为了产生第三时钟信号，触发器电路213可以省略。

还有，如果第二延迟序列的延迟时间是第一时钟信号时间周期的1/8，且计数器计数为7，则频率为第一时钟信号4倍的和占空比为50％的时钟信号可由触发器电路213输出。

也就是说，在第二实施例中，第二延迟电路序列202的的延迟时间设为第一延迟电路序列201的1/4，且计数器204的设置值设为3。结果，第三时钟信号209的时间周期就等于第一时钟信号207时间周期的1/4。

在第二实施例中，延迟电路序列的数目可以通过使用计数器204来减少，这一点可与第一实施例中的电路结构相比较。

现在将说明使用根据本发明第三实施例的同步延迟电路的倍频电路。图4是说明使用根据本发明第三实施例的同步延迟电路的倍频电路的结构方框图。

参考图4，该倍频电路包括一同步延迟电路和触发器电路315。同步延迟电路由一第一延迟电路序列301、一第二延迟电路序列302、一数据保持电路序列303、一第一计数器304、一第二计数器305、一第三计数器306、一第一开关307、一第二开关308、单触发振荡器313和314、以及一多路复用电路309构成。

由单触发振荡器313、第一开关307、单触发振荡器314、第三计数器306和多路复用器309构成的电路部分的操作与第二实施例中由单触发振荡器210、开关205、单触发振荡器211、计数器204和多路复用器206构成的电路部分一样。因此，其结构和操作的说明就省略了。

数据保持电路序列303的结构与操作基本上与第二实施例中的数据保持电路序列203相似。因此，其结构和操作的说明也省略了。

第一延迟电路序列301的最后一个延迟电路与第一延迟电路序列301的第一延迟电路和第一计数器304连接。因此，第一延迟电路序列301的第一时钟信号310提供给第一延迟电路序列301的第一延迟电路。第一计数器304对延迟后的第一时钟信号的输出次数进行计数。

第二延迟电路序列302的一个输出提供给第二开关308的一个输入端。第二开关308的一个输出提供给单触发振荡器314、第二序列302的第一延迟电路，以及第二计数器305。第二计数器305对第二延迟电路序列302的输出次数计数。当第二计数器305的计数值小于由第一计数器304提供的计数值，第二计数器305输出一控制信号给第二开关308，以便第二开关308将第二序列302的最后一个延迟电路的输出提供给第二序列302的第一个延迟电路，而不将其输出到第三计数器306和单触发振荡器314。

现在将说明使用根据本发明第三实施例同步延迟电路的倍频电路的操作。

在该过程中时间周期为t的第一时钟信号310的第一个和下一个脉冲提供给第一延迟电路序列301、数据保持电路序列303和单触发振荡器313。这样，数据保持电路序列303中特定的一个被设为高电平，如同第一和第二实施例中的一样。结果，第二序列302中特定的一个延迟电路被设为可操作状态。第一延迟电路序列301的延迟时间小于第一时钟信号310的时间周期t。因此，第一时钟信号310在第一延迟电路序列301的回路中至少循环一次。第一计数器304对第一时钟信号310的循环次数计数。当第一时钟信号310的第二脉冲被提供时，序列303的特定的数据保持电路被设为高电平。

响应第一时钟信号310的第二脉冲而产生的单触发脉冲通过第一开关307和多路复用器309被提供给第二延迟电路序列302。多路复用器309将来自单触发振荡器313的单触发脉冲提供给触发器电路315。

还有，来自单触发振荡器313的单触发脉冲被第二延迟电路序列302的特定的一个延迟电路接收并在由第二开关308和第二延迟电路序列302组成的回路中循环。在此情况下，第二计数器305将控制信号输出给第二开关308，以便来自单触发振荡器313的单触发脉冲的循环次数与第一计数器304的计数值相同。

其后，第二计数器305将控制信号输出到第二开关308，以便第二开关308将第二延迟电路序列302的输出提供给单触发振荡器314而不输出给第二延迟电路序列302。这样，第三时钟信号312就从多路复用器309输出而一个时钟信号316则从触发器315输出，就象第二实施例中的一样。这一操作与第二实施例中的一样。因此，其说明就被省略了。

在第三实施例中，第二延迟电路序列302的延迟时间被设为第一延迟电路序列301的单位延迟时间的1/4。因为第三计数器306的值被设置为3，第三时钟信号312就被设为第一时钟信号310周期t的1/4(1/4t)，并成为一个4倍频的时钟信号。还有，时钟信号316的频率为第一时钟信号310频率的两倍，且占空比为50％。

在第三实施例中，与第一和第二实施例相比，可以用多个计数器来减少延迟电路序列的数目和延迟电路序列的大小。

如上所述，根据本发明，根据在延迟电路序列中传送的时钟信号脉冲的量来测量时钟信号周期。使用了一个或多个延迟电路序列。延迟电路序列的数目根据要产生的时钟信号的倍频来确定。而被延迟信号的循环次数则由要产生的时钟信号的倍频来确定。

进一步说，每个延迟电路序列的延迟时间根据要产生的时钟信号的倍频来确定。结果，倍频电路可以产生有两个脉冲的倍频后信号，即为第一时钟信号周期的两倍。结果，就实现了设置时间可以减少从而减少了耗电量的效果。

此外，如果时钟信号循环多次，延迟电路序列的长度可以缩短。

Claims (14)

1.一种同步延迟电路，其特征在于包括：

一第一延迟部分，用于将基准信号的第一脉冲延迟一预定延迟时间，所述基准信号包括所述第一脉冲和其后续的一第二脉冲；和

一第二延迟部分，用于从所述基准信号中产生n个(n是大于0的整数)延迟后的信号，其中所述n个延迟后的信号中的第一延迟后信号将所述预定延迟时间作为一第一延迟时间，而所述n个延迟信号中的第m个延迟后信号(m是正整数且m≤n)具有所述预定延迟时间m倍的延迟时间，其作为第m个延迟时间。

2.根据权利要求1的一种同步延迟电路，其中所述第一延迟部分包括：

一延迟电路序列，用于将所述基准信号的所述第一脉冲延迟；和

一检测电路，用于检测一个与所述预定延迟时间相应的所述延迟电路的位置，和

其中所述第二延迟部分用所述检测到的位置从所述基准信号中产生n个延迟后的信号。

3.根据权利要求1的一种同步延迟电路，其中所述检测电路包括一数据保持电路序列，其中与所述预定延迟时间相应的所述数据保持电路之一被设置以指示所述检测到的位置。

4.根据权利要求2的一种同步延迟电路，其中所述第二延迟部分包括至少一个延迟电路序列，并用一个延迟时间由所述至少一个序列中与检测到的位置相应的一个所述延迟电路和该延迟电路后续的所述延迟电路产生所述n个信号。

5.根据权利要求4的一种同步延迟电路，其特征在于，对应于所述序列中所述检测到位置的延迟电路数目是至少一个序列中所述一个延迟电路和所述后续延迟电路总数的n倍。

6.根据权利要求4的一种同步延迟电路，其特征在于，对应于所述序列中所述检测到位置的延迟电路的数目可以是所述至少一个序列中所述一个延迟电路和所述后续延迟电路的总数的2n倍。

7.根据权利要求1到6中任何一个的一种同步延迟电路，其特征在于所述第二延迟部分可通过从所述基准信号中产生一第一延迟信号和从第(m-1)个延迟信号中产生一第m个延迟信号来产生所述n个延迟信号。

8.根据权利要求1到6中任何一个的一种同步延迟电路，其中所述第一延迟部分特征在于包括：

一第一延迟电路序列，用于将所述基准信号的所述第一脉冲延迟；和

一检测电路，用于检测与所述预定延迟时间相应的所述延迟电路之一的位置，和

其中n是3，和

其中所述第二延迟部分特征在于包括：

一第二延迟电路序列，用于根据所述检测到的位置将所述基准信号的所述第二脉冲延迟以产生所述第一延迟信号，其具有所述预定延迟时间，作为相对于所述基准信号的所述第一延迟时间；

一第三延迟电路序列，用于根据所述检测到的位置将所述第一延迟信号延迟所述预定的延迟时间，以产生所述第二信号，其具有预定延迟时间两倍的延迟时间，作为相对于基准信号的第二延迟时间；和

一第四延迟电路序列，用于根据所述检测到的位置将所述第二延迟信号延迟所述预定的延迟时间，以产生所述第二信号，其具有所述预定延迟时间三倍的延迟时间，作为相对于所述基准信号的所述第三延迟时间，所述第一到第三延迟信号和所述基准信号被并行输出。

9.根据权利要求1到6中任何一个的一种同步延迟电路，其中所述第一延迟部分特征在于包括：

一第一延迟电路序列，用于将所述基准信号的所述第一脉冲延迟；

一检测电路，用于检测与所述预定延迟时间相应的所述延迟电路之一的位置，和

一第一单触发振荡器，用于从所述基准信号的所述第二脉冲产生一第一单触发脉冲，和

其中n是3，和

其中所述第二延迟部分特征在于包括：

一选择器，用于根据一选择器控制信号选择作为被选信号的第一单触发脉冲和第二单触发脉冲之一，

一第二延迟电路序列，用于将所述被选择的信号延迟预定的延迟时间以产生一延迟后的信号；

一计数器，用于对所述延迟信号的产生数目计数，并将所述选择器控制信号输出到所述选择器，以便所述选择器在计数值为0时选择所述第一单触发脉冲，在计数值不为0时选择所述第二单触发脉冲；

一第二单触发振荡器，用于响应由所述第二延迟电路序列对所述延迟后信号的产生而产生第二单触发脉冲，以便所述第一到第三延迟信号顺序产生以分别具有第一到第三延迟时间；和

一多路复用器，用于通过所述第一单触发脉冲然后通过三个第二单触发脉冲作为所述第一到第三延迟信号以产生一个基本信号。

10.根据权利要求1到6中任何一个的一种同步延迟电路，其中所述第一延迟部分特征在于包括：

一第一延迟电路序列，其包括一第一输入延迟电路和一第一输出延迟电路，以由所述第一输入延迟电路接收所述基准信号的所述第一脉冲来延迟所述第一脉冲，并在延迟后的第一脉冲溢出时从所述第一输出延迟电路输出延迟后的第一脉冲到所述第一输入延迟电路；

一第一计数器，用于对溢出数目计数；

一检测电路，用于检测与所述预定延迟时间相应的延迟电路之一的位置；和

一第一单触发振荡器，用于从所述基准信号的所述第二脉冲产生一第一单触发脉冲，和

其中n为3，和

其中所述第二延迟部分包括：

一选择器，用于根据一选择器控制信号选择作为被选信号的所述第一单触发脉冲和第二单触发脉冲之一；

一第二延迟电路序列，包括一第二输入延迟电路和一第二输出延迟电路，由所述第二输入延迟电路接收所述被选择的信号以将所述被选择的信号延迟预定的延迟时间，并在延迟后的被选择信号溢出时从所述第二输出延迟电路输出延迟后的被选择信号到所述第二输入延迟电路，以便所选择的信号延迟所述预定的延迟时间；

一第二计数器，用于对溢出数目计数，并根据所述第二计数器的溢出计数和所述第一计数器的溢出计数使所述第二输出延迟电路的延迟后的被选择信号输入到所述第二输入延迟电路；

一第三计数器，用于对所述第二输出延迟电路来的所述延迟信号的产生数目计数，并将所述选择器控制信号输出给所述选择器，以便所述选择器在计数值为0时选择所述第一单触发脉冲，在计数值不为0时选择所述第二单触发脉冲；

一第二单触发振荡器，用于响应由所述第二延迟电路序列对每个所述延迟信号的产生而产生所述第二单触发脉冲，以便所述第一到第三延迟信号顺序产生以分别具有所述第一到第三延迟时间；和

一多路复用器，用于通过所述第一单触发脉冲然后通过三个第二单触发脉冲作为所述第一到第三延迟信号以产生一个基本信号。

11.一种倍频电路，其特征在于包括：

一根据权利要求1到6中任何一个的一种同步延迟电路；和

一从所述基准信号和所述n个延迟信号产生倍频信号的信号产生部分。

12.一种倍频电路，其特征在于包括：

一根据权利要求8的同步延迟电路；

一第一计算电路，用于计算所述基准信号和所述第一延迟信号的异或值，以产生一第一计算信号；

一第二计算电路，用于计算所述第二延迟信号和所述第三延迟信号的异或值，以产生一第二计算信号；和

一第三计算电路，用于计算所述第一计算信号和所述第二计算信号的异或值，以产生所述倍频信号。

13.一种倍频电路，其特征在于包括：

一根据权利要求9的同步延迟电路；和

一触发器电路，用于对所述基本信号计数，以产生所述倍频信号。

14.一种倍频电路，其特征在于包括：

一根据权利要求10的同步延迟电路；和

一触发器电路，用于对所述基本信号计数，以产生所述倍频信号。

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