CN1353504A

CN1353504A - 时钟中断检测电路

Info

Publication number: CN1353504A
Application number: CN01141599A
Authority: CN
Inventors: 今村正博
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 2000-11-10
Filing date: 2001-11-12
Publication date: 2002-06-12
Anticipated expiration: 2021-11-12
Also published as: US6597204B2; JP3489560B2; US20020084822A1; JP2002149265A; CN1327615C

Abstract

一种时钟中断检测电路,包括:对输入时钟以不同分度值进行分频并输出多个分频时钟的分频器电路;对输入时钟和多个分频时钟进行“与”操作的“与”电路;将具有最大分度值的分频时钟反相的反相器;对输入时钟中其余分频时钟和反相器输出进行“与”操作的“与”电路;第一和第二开关,具有被提供以各个“与”电路输出的控制端,控制第一和第二电容器放电路径的开/关;第一和第二波形形成缓冲器电路,被提供以第一和第二电容器的端电压;根据延迟电路中使反相器输出延迟预定时间长度所得的选择控制信号选择第一和第二波形形成缓冲器电路的一个输出的选择电路。其通过单输入时钟系统使时钟中断能被检测,集成更容易,并使时钟中断时间能精确地检测。

Description

时钟中断检测电路

技术领域

本发明涉及时钟中断检测电路，具体地说，涉及适合在半导体集成电路中制造的时钟中断检测电路。

背景技术

时钟中断检测电路接收外部时钟，并根据时钟不存在的检测结果，立即进行操作，使与时钟同步的逻辑电路操作固定，以防止逻辑电路的异常操作。

在现有技术中，这种时钟中断检测电路一般以几种方式构成。一种是那里有两个外部时钟信号系统被输入，两个时钟信号中任何一个的中断被检测。另一种是基于使用自激振荡器(也就是有两个时钟系统)，以便检测时钟中断。还有一个例子是使用模拟集成电路(它被装在半导体IC电路的外部)，它们的输出在两个比较器中被比较，以检测时钟中断。

但是，日益增长的需要是使用单个时钟信号系统，并在LSI(大规模集成电路)中制造出时钟中断电路。

为响应这种需要，日本未审查专利公报No.5-153102提出一种稳定的时钟中断检测电路，如图8所示。这种时钟中断检测电路是基于延迟电路和逻辑电路的组合，因而用集成的方法能使装置的尺寸减少，不需要进行元件调整，时间特性也不会变坏。

参考图8，根据上述揭示的时钟中断检测电路包括：用于延迟时钟信号101的延迟电路102，用于对时钟“异或”操作的”异或”电路102，延迟电路102的输出103和三态缓冲器108。三态缓冲器108具有连接至“异或”电路104输出端的输出控制端。当“异或”电路104的输出是高电位时，三态缓冲器108的输出是使能状态。当“或”电路的输出是低电位时，三态缓冲器108的输出设定一个高阻抗状态。在时钟信号失去的情况下，在高阻抗情况下，三态缓冲器108的输出端的电压减小，因而使时钟中断能被检测。

但是，在这个图8所示的时钟中断检测电路中，就延迟电路102中的延迟时间和时钟中断检测时间(在缺少时钟信号时，确定时间中断所需时间的参考持续时间)之间的关系而论，检测时间必须用三态缓冲器108的漏电流来设计。因此，时钟中断检测时间随三态缓冲器108的漏电流的变化而变化。它也需要在输出端109提供一个电容器，以使输出电平固定。

发明内容

针对现有技术的上述问题，本发明的目的是提供一种时钟中断检测电路，它能利用单个输入时钟系统检测时钟中断，它适宜于集成，并且能精确地设置时钟中断检测时间。

根据本发明的时钟中断检测电路可达到本发明的目的，所述电路包括：

用来产生第一和第二信号的电路，第一信号由脉冲信号形成，这个脉冲信号与在分频器中以预定的分度值对输入的时钟进行分频所得的分频时钟的前沿同步，第二信号由与分频时钟的后沿同步的脉冲信号形成。

分别具有被提供以第一和第二信号的控制端的第一和第二开关，所述第一和第二开关控制由电源充电的第一和第二电容器放电路径的开/关，其中，当第一和第二开关被断开时，第一和第二电容器分别被电源充电；

第一和第二波形形成缓冲器电路，它们分别被提供以第一和第二电容器的端电压；和

用于在第一和第二波形形成缓冲器电路的输出中选择一个进行输出的电路。

较好是，当第一和第二开关断开时，第一和第二电容器通过第一和第二电阻器被电源充电。在电容器充电期间端电压增加的时间常数由电阻器的电阻值和电容器的电容确定。

在本发明的另一方面，时钟中断检测电路包括：

分频电路，其用于对输入时钟以不同分度值进行分频，输出多个分频时钟；

第一“与”电路，其用于对输入时钟和多个分频时钟进行“与”操作；

反相器，其用于将分频时钟中具有最大分度值的一个分频时钟反相；

第二“与”电路，其用于对输入时钟中除具有最大分度值的分频时钟以外的分频时钟，以及反相器的输出，进行“与”操作；

具有被提供以第一“与”电路输出的控制端的第一开关，其用于控制第一电容器放电路径的开/关；

具有被提供以第二“与”电路输出的控制端的第二开关，其用于控制第二电容器放电路径的开/关；

被提供以第一电容器端电压的第一波形形成缓冲器电路；

被提供以第二电容器端电压的第二波形形成缓冲器电路；

被提供以第一和第二波形形成缓冲电路输出的选择电路，其用于根据选择控制信号在这些输出中选择一个输出，所述选择控制信号是将反相器的输出延迟一个预定的时间长度获得的信号，即在延迟电路中将具有最大分度值的分频时钟信号(或反相器的输出)延迟一个预定的时间长度而获得的。

在本发明的又一方面，时钟中断检测电路包括：

被提供以输入时钟的分频器电路，其用于以预定的分度值产生分频时钟；

对输入时钟和分频时钟进行“与”操作的第一“与”电路；

用于将分频时钟反相的反相器；

对输入时钟和反相器的输出进行“与”操作的第二“与”电路；

具有被提供以第一和第二“与”电路输出的控制端的第一和第二开关，其用于控制第一和第二电容器放电路径的开/关；

被提供以第一和第二电容器的端电压的第一和第二波形形成缓冲器电路；以及

被提供以第一和第二波形形成缓冲器电路输出的选择电路，其用于根据选择控制信号在这些输出中选择一个向外输出，所述选择控制信号是由延迟电路将反相器的输出延迟一个预定的时间长度而获得的。

作为本发明的第一个有利效果，时钟的中断能被检测，而不必提供输入时钟以外的振荡器。

这是因为这一事实，即本发明包括两个CR电路，因此，当时钟中断发生时，两个电容器中总有一个被充电，这就使时钟的中断能被检测，而不必提供输入时钟以外的振荡器。

本发明的第二个有利效果是：在LSI上制造时钟中断检测电路时，芯片面积的增量能够被降到最小。

这是因为在本发明中，检测输出电平用的是施密特触发缓冲器，而不是例如比较器这样的模拟电路。

本发明的第三个有利效果是：即使是时钟中断检测电路被制造在LSI之中，CR电路内的电容器或电阻值发生变化的时候，也能精确地设置检测时钟中断的时间。这是因为在本发明中，CR电路的输出由选择器以输入时钟的多个周期的间隔进行切换，这就使它能够以上述多个时钟周期设置CR电路的时间常数。

附图说明

通过结合附图阅读有关实施例的下列说明，对本发明将有更完全的了解，附图中：

图1是本发明的第一实施例简图；

图2表示在第一实施例的主要节点上的定时波形；

图3表示本发明的第二实施例；

图4表示在第二实施例的主要节点上的定时波形；

图5A至5H表示时钟信号被中断的多种情况下，在第一实施例的主要节点上的定时波形；

图6示出本发明的第三实施例；

图7表示在第三实施例的主要节点上的定时波形；和

图8表示根据现有技术的时钟中断检测电路的方块图。

具体实施方式

图1示出根据本发明第一实施例的时钟中断检测电路。时钟中断检测电路包括对输入时钟CLK进行2和4分频的分频器电路1。时钟中断检测电路进一步包括对输入时钟CLK和1/2以及1/4分频时钟进行“与”操作的三输入“与”电路，和对1/4分频时钟反相用的反相器3。时钟中断检测电路还包括另一个三输入“与”电路4，其用于对1/4时钟反相信号，输入时钟和1/2分频时钟进行“与”操作。“与”电路2，4各输出一个脉冲信号(脉冲宽度为输入时钟周期的1/2)，它们分别与输入时钟的1/4分频时钟的前沿和后沿同步(即其周期为输入时钟的四倍)。

“与”电路2的输出被馈给N-沟道MOS晶体管5的栅极，MOS晶体管5的漏极通过电阻器(负载元件)6被连接至电源VDD，它的源极被接地。另一方面，“与”电路4的输出被馈给N-沟道MOS晶体管8的栅极，MOS晶体管8的漏极通过电阻器9被连接至电源VDD，它的源极被接地。电容器7，10被跨接在各个N-沟道晶体管5和8的漏极和地之间。各个N-沟道晶体管5和8的漏极电压被馈给各个施密特触发缓冲器11，12的输入端。施密特触发缓冲器11，12的输出之一被选择器13选择并输出，反相器3的输出被馈给选择器13作为选择控制信号。

当“与”电路2的输出(RESET0)是高电平时，MOS开关5接通，因而存储在电容器7上的电荷放电。相反，当“与”电路2的输出是低电平时，MOS开关5切断，因而允许电容器7通过电阻器6被电源充电。应该注意，P-沟道MOS晶体管可以这样来连接：它的源极被连接至电阻器6不接电源的那一端，“与”电路2的输出端(RESET0)被连接至它的栅极，它的漏极则被连接至N-沟道MOS晶体管5的漏极。

同样地，当“与”电路4的输出(RESET1)是高电平时，MOS开关8接通，因而放掉在电容器10中存储的电荷。当“与”电路4的输出(RESET1)是低电平时，MOS开关8断开，允许电容器10通过电阻器9被电源充电。同样应该注意，P-沟道MOS晶体管可以这样来连接：它的源极被连接至电阻器9不接电源的那一端，“与”电路4的输出端(RESET1)被连接至它的栅极，它的漏极则被连接至N-沟道MOS晶体管8的漏极。电阻器6，9的数值根据(CR电路的)时间常数和输入时钟的时钟周期确定，该时间常数是电阻器6，9的数值和电容器7，10的数值的乘积。CR电路的时间常数被设置为与多个时钟周期相应的值，以致当MOS开关5，8按多个时钟周期的持续期间断开时，时钟中断能被确定。不言而喻，在半导体集成电路中制造时钟中断检测电路时，电容器7，10可以由负载电容(寄生电容)来形成，例如在MOS开关5，8的漏极和缓冲器11，12之间的连接节点上，只要满足这样的条件即CR电路的时间常数与多个时钟周期相应即可。

当时钟CLK已停止(也就是MOS开关5，8持续地按多个时钟周期的持续期间被断开)时，电容器7，10(它们被电源以预定的时间常数充电)的端电压TIMER0、TIMER1超过施密特触发缓冲器11，12的检测电平(门限)。其结果是，输出TIMEROUT0，TIMEROUT1之一设定一个高电平。

用来选择施密特触发缓冲器11，12的输出之一的选择器13根据延迟电路14的输出而被开关。延迟电路14将反相器3(它使1/4分频时钟信号反相)的输出信号延迟一个时钟。

当P-沟道MOS晶体管如上所述那样被连接在接于电源的电阻器和N-沟道MOS晶体管5，8之间时，P-沟道MOS晶体管在输出RESET0，RESET1为低电平时导通，从而以恒定电流对电容器7，10充电，而当输出RESET0，RESET1为高电平时它们截止。

延迟电路14可用任何已知的延迟电路构成，只要它能够使由反相器3反相的信号被延迟所提供的输入时钟CLK的一个时钟周期。延迟时间不需要限于一个时钟周期，因为延迟时间是要为缓冲器11，12的选择提供一个相对于时钟瞬变点的时间滞后。

延迟电路14的输出馈送给选择器13作为选择控制信号SELECT。当延迟电路14的输出是高电平时，选择器13输出来自施密特触发缓冲器12的输入信号，而当延迟电路14的输出是低电平时，选择器输出来自施密特触发缓冲器11的输入信号。

现在参考图2，其表示图1所示本发明的第一实施例的操作时序图，INPUT CLOCK表示输入时钟CLK，F/2 CLOCK和F/4 CLOCK表示分频器电路1的输出，F/4 CLOCK INV表示反相器3的输出，RESET0和RESET1表示“与”电路2，4的输出，TIMER0和TIMER1表示电容器7，10的端电压，TIMEROUT0，TIMEROUT1表示缓冲器电路11，12的输出，SELECT表示延迟电路14的输出，以及OUTPUT表示选择器13的输出(时钟中断信号)。

当时钟正常地输入时，分频器电路1输出频率为输入时钟频率的1/2和1/4的信号。输入时钟和分频器电路1的两个输出在“与”电路2相“与”，输出一个脉冲，其频率为输入时钟频率的1/4，脉冲宽度为输入时钟周期的一半。它的波形如RESET0所示。这个脉冲馈送给MOS开关5的栅极，当脉冲在高电平时，开关接通，因此存储在电容器7的电荷放电。反之，当脉冲在低电平时，MOS开关5断开，因此，电容器7通过电阻器6充电。电容器7的端电压被表示为TIMER0。

电容器7的端电压馈送给施密特触发缓冲器11，该缓冲器监视输入电压，并且当输入电压超过门限时，产生一高电平输出。

另一方面，将来自分频电路1的1/4频率进行反相的反相器3的输出，输入时钟和来自分频电路1的1/2分频时钟在“与”电路4相“与”，它的输出波形被表示为RESET1。这个脉冲馈送给MOS开关8的栅极，当脉冲在高电平时，MOS开关8接通，因此，放掉存储在电容器10上的电荷，相反，当脉冲在低电平时，MOS开关8断开，因此，电容器10通过电阻器9充电。被表示为TIMER1的电容器10的端电压被馈送给施密特触发缓冲器12，该缓冲器监示输入电压，当此电压超过门限时产生一高电平输出。

施密特触发器11，12的输出馈送给选择器13。选择器13也接收延迟电路14的输出，用作选择控制信号SELECT，以确定来自施密特触发缓冲器的哪一个输入将被输出。延迟电路14的输出是将反相器3的输出延迟一个输入时钟周期的结果。

当信号SELECT在高电平时，选择器13输出施密特触发缓冲器12的输出，而当信号SELECT在低电平时，输出施密特触发缓冲器11的输出。

在时钟信号中断之后，当时钟信号的输入INPUT CLOCK重新开始时，被提供有作为选择控制信号SELECT的延迟电路14的输出的选择器13，接收如图2所示的已瞬变到低电平的选择控制信号SELECT，因此选择缓冲器11的输出TIMEROUT0(低电平)，于是通告时钟中断状态已被消除。

图5A至5H表示在时钟停止的不同相位上时电路各点的电压。如图所示，无论时钟停止在哪个相位上，时钟中断信号能够被输出。图5A和5B分别表示时钟停止在第六个时钟的下降沿部位和上升沿部位的情况。图5C和5D分别表示时钟停止在第五个时钟的下降沿部位和上升沿部位的情况。图5E和5F分别表示时钟停止在第四个时钟的下降沿部位和上升沿部位的情况。图5G和5H分别表示时钟停止在第三个时钟的下降沿部位和上升沿部位的情况。在这些情况中的任何一种情况下，选择器13从由选择控制信号SELECT选择的缓冲器中的输出TIMEROUT0，TIMEROUT1之中的一个为高电平的信号予以输出，由此指示时钟中断。在时钟INPUT CLOCK终止之后，选择器13输出高电平，指示在相应于四个时钟周期(F/4CLOCK的时钟周期)的时间内时钟中断。

下面，对本发明第二实施例进行说明。第二实施例与第一实施例的区别是时钟中断检测电路的输出方式不同。图3表示第二实施例的结构。如图所示，两个施密特触发缓冲器11，12的输出在“或”电路15相“或”，“或”电路15的输出被用作时钟中断检测电路的输出。

图4表示使用“或”电路15的时钟中断检测电路的定时图。当来自两个CR电路(每一电路由电阻6，9和电容7，10组成)的输出电压之一超过施密特触发缓冲器11，12的转换电平时，时钟中断被检测。在这个实施例中，延迟电路14也被省略。

另外，一种方式，即输入时钟CLK的上升沿和下降沿都可以使用，并且分频器电路1可以只输出1/2分频信号，这样，提供给反相器3的只是1/2分频信号。通过使延迟电路14延迟时间为半个(1/2时钟周期)输入时钟CLK，也能够得到类似的效果。

图6表示本发明的第三实施例。图7表示第三实施例的定时图。在第三实施例中，分频器电路只产生1/2分频时钟，因此，与第一和第二实施例相比较，减小了分频器电路1的输出数目。

分频器电路1接收输入时钟CLK，并产生1/2分频时钟。输入时钟和1/2分频时钟在“与”电路2相“与”。1/2分频时钟也通过反相器3进行反相，反相器的输出在另一“与”电路4和输入时钟CLK相“与”。由反相器3反相的1/2分频时钟在延迟电路14进一步被延迟半个时钟周期(也就是半个输入时钟周期)。这个被延迟的1/2分频信号被馈送给选择电路13作为选择控制信号SELECT。

尽管在上面的实施例中，分频器电路1以1/2和/或1/4分频比率产生分频时钟，这仅仅是示例，不能视为本发明范围的限制。例如，分频器电路可以输出1/8和1/16或其他1/(2的第n次幂)分频时钟，并且它们可以和输入时钟相“与”，以驱动MOS开关的栅极。具有最大分度值的分频器电路的一个输出可通过反相器反相，并且和分频器电路的其余输出及输入时钟一起相“与”，其结果可被用于驱动其他MOS开关的栅极。通过将具有最大分度值的信号馈送给延迟电路14并延迟一个时钟周期，也能得到类似的效果。

Claims

1.一种时钟中断检测电路，包括：

电路，其用于根据输入时钟，产生其周期是所述输入时钟的时钟周期预定倍数的第一和第二信号，所述第一和第二信号彼此有相位差，这个相位差相当于所述输入时钟的所述时钟周期的所述预定倍数周期的一半；

第一开关，其被连接在第一电容器的一端与第一电源之间，所述第一电容器的另一端被连接至所述第一电源，所述第一开关具有控制端，所述控制端被提供了所述第一信号，因此，所述第一开关是开/关可控的；

第二开关，其被连接在第二电容器的一端与所述第一电源之间，所述第二电容器的另一端被连接至所述第一电源，所述第二开关具有控制端，所述控制端被提供了所述第二信号，因此，所述第二开关是开/关可控的；其中，所述第一和第二电容器有它们各自的一端，它们通过电阻器元件被连接至第二电源；

第一和第二波形形成缓冲器电路，它们具有被连接至所述第一和第二电容器的各一端的输入端；和

从所述第一和第二波形形成缓冲器电路的输出中选择一个向外输出的电路。

2.一种时钟中断检测电路，包括：

用于产生第一和第二信号的电路，所述第一信号由脉冲信号形成，所述的脉冲信号与在分频器中以预定的分度值对输入时钟进行分频所得的分频时钟的前沿同步，所述第二信号由与所述分频时钟的后沿同步的脉冲信号形成；

第一和第二开关，它们分别具有被提供以所述第一和所述第二信号的控制端，所述第一和第二开关分别控制被电源充电的第一和第二电容器放电路径的开/关，其中，当所述第一和所述第二开关分别被断开时，所述第一和所述第二电容器被电源充电；

第一和第二波形形成缓冲器电路，它们分别被提供以所述第一和所述第二电容器的端电压；和

用于从所述第一和第二波形形成缓冲器电路的输出中选择一个输出向外输出的电路。

3.根据权利要求2所述的时钟中断检测电路，其特征在于，当所述第一和第二开关被断开时，所述第一和第二电容器分别以预定的时间常数充电，所述预定的时间常数是由分别被连接在所述电源与所述第一和所述第二电容器之间的所述第一和所述第二电阻器的电阻，以及所述第一和所述第二电容器的电容确定。

4.根据权利要求1-3中任一项所述的时钟中断检测电路，其特征在于，从所述第一和第二波形形成缓冲器电路的输出中选择一个输出向外输出的所述电路包括“或”电路，它对所述第一和第二波形形成缓冲器电路的输出信号进行“或”操作。

5.根据权利要求1-4中任一项所述的时钟中断检测电路，其特征在于用于产生所述第一和第二信号的所述电路包括：

分频器电路，其用于对输入时钟以不同分度值进行发频，输出多个分频时钟；

第一“与”电路，其用于对所述输入时钟和多个分频时钟进行“与”操作，并将操作结果输出作为所述第一信号；

第二“与”电路，其用于对所述输入时钟、其分度值不同于最大分度值的分频时钟和所述反相器的输出进行“与”操作，并输出操作结果作为所述第二信号。

6.根据权利要求5所述的时钟中断检测电路，其特征在于，用于从所述第一和第二波形形成缓冲器电路的输出中选择一个向外输出的电路，根据在延迟电路中使分度值最大的分频时钟延迟一个预定的长度所得的信号进行这一选择。

7.一种时钟中断检测电路，其中包括：

分频电路，其用于对输入时钟以不同分度值进行发频，输出多个分频时钟；

第一“与”电路，其用于对所述输入时钟和多个分频时钟进行“与”操作；

第二“与”电路，其用于对所述输入时钟中分度值不同于最大分度值的分频时钟和所述反相器的输出进行“与”操作；

第一开关，其具有被提供以所述第一“与”电路的输出的控制端，用于控制第一电容器放电路径的开/关；

第二开关，其具有被提供以所述第二“与”电路的输出的控制端，用于控制第二电容器放电路径的开/关，其中，当所述第一和所述第二开关被断开时，所述第一和第二电容器分别被电源充电；

第一波形形成缓冲器电路，其被提供以所述第一电容器的端电压；

第二波形形成缓冲器电路，其被提供以所述第二电容器的端电压；以及

选择电路，其被提供以所述第一和第二波形形成缓冲器电路的输出，用于根据在所述延迟电路中使所述反相器的输出信号延迟一个预定的长度所得的选择控制信号，从所述第一和第二波形形成缓冲器电路的输出中选择地输出一个。

8.一种时钟中断检测电路，其中包括：

第二波形形成缓冲器电路，其被提供以所述第二电容器的端电压；和

“或”电路，其用于对所述第一和第二波形形成缓冲器电路的输出进行“或”操作，并将操作结果输出。

9.一种时钟中断检测电路，其中包括：

被提供有输入时钟的分频器电路，其用于按预定分度值产生分频时钟；

第一“与”电路，其用于对所述输入时钟和所述分频时钟进行“与”操作；

第一和第二电容器，它们各自的一端通过第一和第二电阻器分别与高电位电源连接，另一端与低电位电源连接；

用于将分频时钟反相的反相器；

第二“与”电路，其用于对所述输入时钟和所述反相器的输出进行“操作”；

第一开关，其被连接至所述第一电容器和所述第一电阻器的结点和所述低电位电源，其中，所述第一开关的接通/断开由所述第一“与”电路的输出控制；

第二开关，其被连接至所述第一电容器和所述第二电阻器的结点和所述低电位电源，其中，所述第二开关的接通/断开由所述第二“与”电路的输出控制；

选择电路，其被提供以所述第一和第二波形形成缓冲器电路的输出，用于根据在所述延迟电路中使所述反相器的输出信号延迟一个预定的长度所得的选择控制信号，从所述第一和第二波形形成缓冲器电路的输出选择地输出一个。

10.根据权利要求9所述的时钟中断检测电路，其特征在于，所述分频器电路通过按2将所述输入时钟分频，输出1/2分频时钟，其中，1/2分频时钟被所述反相器反相，然后在所述延迟电路中按所述输入时钟的一半延迟，以产生所述选择控制信号。

11.根据权利要求7或8所述的时钟中断检测电路，其特征在于，所述选择电路以所述输入时钟的多个时钟周期的间隔，转换对所述第一和第二波形形成缓冲器电路的输出的选择。