CN112286083B - 一种控制电路 - Google Patents

Abstract

本发明涉及一种控制电路，包括：采样单元和控制单元；采样单元连接于主时钟源，用于根据主时钟源输出的时钟信号设定采样周期，并根据采样周期对一组样本信号进行采样，控制单元连接于采样单元，用于根据采样单元的采样结果生成控制信号，并将控制信号传输至处理器，以便处理器根据控制信号对主时钟源的异常情形进行控制。本发明通过将处理器的主时钟源作为控制电路的采样时钟，根据该采样时钟对样本信号采样，并根据样本结果输出控制信号至处理器，由处理器根据控制信号对主时钟源的异常情形进行处理，从而实现了对主时钟源的实时控制。

Description

一种控制电路

技术领域

本发明涉及电路领域，尤其涉及一种控制电路。

背景技术

目前，工业控制类MCU((Microcontroller Unit，微控制单元)普遍会带有控制电路，控制电路的作用是检测MCU的时钟的异常情况，如毛刺、周期无规律等，控制电路检测到时钟异常后，对正在运行的MCU进行提醒，以便MCU做出相应措施，从而提高MCU芯片在各种电气环境相对恶劣的应用场景下的可靠性，能够有效避免因MCU时钟的异常导致的MCU应用系统的异常不可控性。

现有技术中的控制电路，需要两个计数器，一个计数器以基准时钟做时钟源，另一个计数器以被检测的MCU的时钟做时钟源，当一定时间内两个计数器的计数值相差超出预设阈值时，则判断为异常。

因为两个计数器需要计数到一段时间才进行一次比较，有一段时间的滞后性，对于工控类实时性要求比较高的应用场景，不能做到对时钟源的实时控制。

发明内容

为了解决上述技术问题或者至少部分地解决上述技术问题，本发明提供了一种控制电路。

本发明提供了一种控制电路，用于对处理器的主时钟源的异常情形进行控制，包括：采样单元和控制单元；

所述采样单元连接于所述主时钟源，用于根据所述主时钟源输出的时钟信号设定采样周期，并根据所述采样周期对一组样本信号进行采样，其中，所述一组样本信号包括：针对同一设定信号基于不同延迟时间得到的多个延迟信号，并且，所述不同延迟时间中的最大值小于或等于所述采样周期，所述设定信号为周期变化的跳变信号；

所述控制单元连接于所述采样单元，用于根据所述采样单元的采样结果生成控制信号，并将所述控制信号传输至所述处理器，以便所述处理器根据所述控制信号对所述主时钟源的异常情形进行控制，其中，在所述采样单元的采样结果不完全相同的情形下，所述控制信号为第一电平，在所述采样单元的采样结果完全相同的情形下，所述控制信号为第二电平。

可选地，所述采样单元包括：所述多个延迟单元和多个触发器；

所述多个延迟单元中存在一个或多个作为初始信号输入端的延迟单元，每个所述作为初始信号输入端的延迟单元分别用于接收所述设定信号且串联N个延迟单元，其中，N为自然数；

所述多个延迟单元中存在多个作为所述样本信号的输出端的延迟单元，且不同延迟单元所输出延迟时间不同的样本信号；

每个所述触发器的样本输入端与一个作为所述样本信号的输出端的延迟单元相连，其中，不同触发器连接于不同的延迟单元，并且，每个所述触发器的时钟输入端均连接于所述主时钟源，用于根据所述时钟源输出的时钟信号设定采样周期，根据所述采样周期对从延迟单元接收的信号进行采样。

可选地，所述多个延迟单元中，作为初始信号输入端的延迟单元的数量为1个。

可选地，所述延迟单元的数量与所述触发器的数量相同。

可选地，在多个触发器中，一个触发器的输出端串联一个反相器后与作为初始信号输入端的延迟单元相连。

可选地，在多个触发器中，将延迟时间最短的样本信号作为输入信号的触发器与反相器串联。

可选地，所述控制单元包括多个异或门和或门组，

所述多个异或门的第一输入端均连接多个触发器中同一个触发器的输出端，所述多个异或门的第二输入端分别连接一个其他触发器的输出端，其中，不同异或门的第二输入端连接于不同的触发器；

所述或门组的输入端连接所述多个异或门的输出端，并且用于根据所述多个异或门的输出信号生成控制信号，并将所述控制信号传输至所述处理器，以便所述处理器根据所述控制信号对所述主时钟源的异常情形进行控制。

可选地，所述多个异或门的第一输入端均与将延迟时间最短的样本信号作为输入信号的触发器相连。

可选地，所述控制电路还包括时钟选择单元和备用时钟源，所述时钟选择单元连接所述控制单元的输出端，用于根据所述控制单元输出的控制信号将所述备用时钟源切换为所述处理器的主时钟源。

本发明实施例提供的上述技术方案与现有技术相比具有如下优点：

本发明实施例提供的该控制电路，包括：采样单元和控制单元；采样单元连接于主时钟源，用于根据主时钟源输出的时钟信号设定采样周期，并根据采样周期对一组样本信号进行采样，其中，一组样本信号包括：针对同一设定信号基于不同延迟时间得到的多个延迟信号，并且，不同延迟时间中的最大值小于或等于采样周期，设定信号为周期变化的跳变信号；控制单元连接于采样单元，用于根据采样单元的采样结果生成控制信号，并将控制信号传输至处理器，以便处理器根据控制信号对主时钟源的异常情形进行控制，其中，在采样单元的采样结果不完全相同的情形下，控制信号为第一电平，在采样单元的采样结果完全相同的情形下，控制信号为第二电平。本发明通过将处理器的主时钟源作为控制电路的采样时钟，根据该采样时钟对样本信号采样，并根据样本结果输出控制信号至处理器，由处理器根据控制信号对主时钟源的异常情形进行处理，从而实现了对主时钟源的实时控制。

附图说明

此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本发明的实施例，并与说明书一起用于解释本发明的原理。

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，对于本领域普通技术人员而言，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1为本发明一个实施例提供的一种控制电路的结构图；

图2为本发明一个实施例提供的一种控制电路的具体电路示意图；

图3为本发明又一实施例提供的一种控制电路的信号时序图；

图4为本发明又一实施例提供的一种或门组的示意图。

其中，100、采样单元；200、控制单元；300、处理器。

具体实施方式

为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都属于本发明保护的范围。

由于现有技术中的控制电路，需要两个计数器，一个计数器以基准时钟做时钟源，另一个计数器以被检测的MCU的时钟做时钟源，当一定时间内两个计数器的计数值相差超出预设阈值时，则判断为异常。因为两个计数器需要计数到一段时间才进行一次比较，有一段时间的滞后性，对于工控类实时性要求比较高的应用场景，不能做到对时钟源的实时控制。

为此，本发明实施例提供了一种控制电路，用于对处理器300的主时钟源的异常情形进行控制，如图1所示，包括：采样单元100和控制单元200；

所述采样单元100连接于所述主时钟源，用于根据所述主时钟源输出的时钟信号设定采样周期，并根据所述采样周期对一组样本信号进行采样，其中，所述一组样本信号包括：针对同一设定信号基于不同延迟时间得到的多个延迟信号，并且，所述不同延迟时间中的最大值小于或等于所述采样周期，所述设定信号为周期变化的跳变信号；

所述控制单元200连接于所述采样单元100，用于根据所述采样单元100的采样结果生成控制信号，并将所述控制信号传输至所述处理器300，以便所述处理器300根据所述控制信号对所述主时钟源的异常情形进行控制，其中，在所述采样单元100的采样结果不完全相同的情形下，所述控制信号为第一电平，在所述采样单元100的采样结果完全相同的情形下，所述控制信号为第二电平。

在本实施例中，通过将不同延迟时间的最大值限定在一个采样周期内，以保证所有的样本信号在一个采用周期内都能够被采集到，并且，示例性的，采样周期可以设为主时钟源的一个时钟周期，这样采样周期最短，采样的精度就会相对高一些。

在本实施例中，示例性的，第一电平为低电平，第二电平为高电平。

本发明通过将处理器300的主时钟源作为控制电路的采样时钟，根据该采样时钟对样本信号采样，并根据样本结果输出控制信号至处理器300，由处理器300根据控制信号对主时钟源的异常情形进行处理，从而实现了对主时钟源的实时控制。

以上，对本发明提供的控制电路的整体结构进行了说明，下面结合实施例对本发明的详细结构进行说明。

【实施例1】

本实施例包括上述实施例中的全部内容，在此不再赘述，其中，本实施例中所述采样单元100包括：所述多个延迟单元和多个触发器；

所述多个延迟单元中存在一个或多个作为初始信号输入端的延迟单元，每个所述作为初始信号输入端的延迟单元分别用于接收所述设定信号且串联N个延迟单元，其中，N为自然数；

所述多个延迟单元中存在多个作为所述样本信号的输出端的延迟单元，且不同延迟单元所输出延迟时间不同的样本信号；

每个所述触发器的样本输入端与一个作为所述样本信号的输出端的延迟单元相连，其中，不同触发器连接于不同的延迟单元，并且，每个所述触发器的时钟输入端均连接于所述主时钟源，用于根据所述时钟源输出的时钟信号设定采样周期，根据所述采样周期对从延迟单元接收的信号进行采样。

在本实施例中，触发器采用D触发器或者RS触发器，只要能实现采样功能即可，对此不作限制，示例性的，如图2所示，采用D触发器。

在本实施例中，触发器的数量是根据处理器300的要求控制时钟异常的精度来设定的，处理器300要求检测时钟信号的精度越高，触发器的数量就越多，因为触发器的数量越多，触发器之间接收的样本信号的延迟时间的延迟间隔就会越短，对样本信号的采样就会越精确，进而对采样结果的判断就会越精确。

在本实施例中，串联的延迟单元的数量是根据触发器的数量来设定的，例如，触发器的数量为2个，那么作为初始信号输入端的延迟单元至少要串联1个延迟单元，这两个延迟单元的输出端会分别输出一个样本信号，两个触发器的样本输入端各接收一个样本信号，这样才能保证两个触发器中接收的样本信号的延迟时间是不同的。

在本实施例中，在作为初始信号输入端的延迟单元数量为多个的情况下，作为初始信号输入端的延迟单元的数量根据触发器的数量设定，与触发器的数量相同，并且为了保证每个触发器接收的样本信号的延迟时间是不同的，那么每个触发器连接的依次串联的延迟单元的数量也是不同的。

在作为初始信号输入端的延迟单元数量为一个的情况下，延迟单元的总数量不能少于触发器的数量，例如，触发器的数量为2个，那么作为初始信号输入端的延迟单元至少要串联1个延迟单元，这两个延迟单元的输出端会分别输出一个样本信号，两个触发器的样本输入端各接收一个样本信号，这样才能保证两个触发器中接收的样本信号的延迟时间是不同的。

优选地，为了节约成本以及简化电路，所述多个延迟单元中，作为初始信号输入端的延迟单元的数量为1个。那么就只有一组依次串联在延迟单元，只要在这一组延迟单元中选择多个作为样本信号的输出端的延迟单元即可。

进一步，在只有一组依次串联的延迟单元的基础上，为了提高对样本信号的采样精度，所述延迟单元的数量与所述触发器的数量相同。也就是每一个延迟单元的输出端均输出样本信号，且样本信号的延迟时间是等间隔的，这样能够提高对样本信号的采样精度。

示例性的，如图2所示，延迟单元D1-Dn依次串联连接，D触发器A1的样本输入端连接延迟单元D1的输出端，D触发器A2的样本输入端连接延迟单元D2的输出端，后面依次对应连接，作为初始信号输入端的延迟单元为延迟单元D1，延迟单元输出的样本信号是呈等差时间输入到对应的触发器的样本输入端的。

【实施例2】

本实施例包括实施例1中的全部内容，在此不再赘述，其中，本实施例中，在多个触发器中，一个触发器的输出端串联一个反相器后与作为初始信号输入端的延迟单元相连。

在本实施例中，触发器的输出信号经过反相器后相位反转180度，能够将触发器输出端的信号变成一个跳变信号输入至延迟单元，进而使得样本信号能够成为一个跳变信号，以便对该样本信号进行采样。

优选地，在多个触发器中，将延迟时间最短的样本信号作为输入信号的触发器与反相器串联。

在本实施例中，通过将延迟时间最短的样本信号作为输入信号的触发器与反相器串联，使得延迟单元能够最快时间内接收到初始信号，从而使得输出的样本信号的延迟时间就变短，样本信号的延迟时间越短，那么对样本信号的采样精度就会越高。

【实施例3】

本实施例包括实施例1和实施例2的全部内容，在此不再赘述，其中，在本实施例中，所述控制单元200包括多个异或门和或门组，

所述多个异或门的第一输入端均连接多个触发器中同一个触发器的输出端，所述多个异或门的第二输入端分别连接一个其他触发器的输出端，其中，不同异或门的第二输入端连接于不同的触发器；

所述或门组的输入端连接所述多个异或门的输出端，并且用于根据所述多个异或门的输出信号生成控制信号，并将所述控制信号传输至所述处理器300，以便所述处理器300根据所述控制信号对所述主时钟源的异常情形进行控制。

在本实施例中，异或门的运算逻辑为，只要输入的两个信号相同，则输出为0，只要有一个不同就输出为1，或门组的运算逻辑为，只要有1个信号为1，则输出1，那么触发器输出到异或门后，只要有一个触发器输出的采样结果与其他的采样结果不相同，则异或门就会输出1，进而或门组就会输出1，在主时钟源正常工作的情况下，延迟单元输出的样本信号，都能够在一个时钟周期内被采样到，且触发器输出的样本结果都是相同的，此时控制单元200输出第一电平，第一电平为低电平，在主时钟源发生异常的情况下，有可能有一个或多个延时单元输出的样本信号没有被采样到，那么输出的样本结果就可能不同，例如，主时钟源突然变快，那么可能就会导致最后一个或者最后几个样本信号没有被采样到，从而导致样本结果发生变化。

优选地，为了提高采样的精度，所述多个异或门的第一输入端均与将延迟时间最短的样本信号作为输入信号的触发器相连。因为异或门会比较两个触发器的输出的信号，将延迟时间最短的样本信号作为一个共同的参照对象，能够使更准确地判断样本结果是否一致，因为如果将延迟时间越长样本信号作为输入信号的触发器与异或门相连，在主时钟源变快的情况下，该触发器的样本信号有可能不被采样到，那么该触发器也就没有信号会输出到异或门，异或门就无法进行逻辑运算，进而输出控制信号。

在本实施例中，或门组如图4所示，或门组是由多个或门级联组成的，是为了配合异或门，或门组中或门的数量是由异或门决定的，例如，有3个异或门，那么或门组就需要3个输入端和1个输出端，那么就需要2个或门进行逐级或运算，如图4所示。

【实施例4】

本实施例包括实施例1-实施例3的全部内容，在此不再赘述，其中，在本实施例中，所述控制电路还包括时钟选择单元和备用时钟源，所述时钟选择单元连接所述控制单元200的输出端，用于根据所述控制单元200输出的控制信号将所述备用时钟源切换为所述处理器300的主时钟源。

在本实施例中，为了在主时钟源发生异常时，处理器300会发生挂死等问题，所以设置了备用时钟源以及时钟选择单元，在主时钟源发生异常时，控制单元200会输出控制信号至时钟选择单元，时钟选择单元根据接收到的控制信号，切换备用时钟源作为处理器300的主时钟源，从而保证了处理器300能够继续工作，不受时钟异常的影响，并且同时又会继续监测备用时钟源的异常情况，在此间隙可以修复主时钟源，在主时钟源修复后，可以继续作为备用时钟源来使用。

为了更清楚的说明本控制电路的原理，如图2和图3所示，给出采样单元100和控制单元200的一种连接方式，以及对应的信号时序图；下面结合图2和图3进行详细的说明。

D触发器A1的Q端分别与异或逻辑门E2、E3、En的输入端b2、b3、bn相连，D触发器A2的Q端与异或逻辑门E2输入端相连，D触发器A3的Q端与异或逻辑门E3输入端相连，D触发器An的Q端与异或逻辑门En输入端相连，Clk1为主时钟源，作为D触发器的A1、A2、A3、An的时钟输入源。

D触发器A1的Q端经过反相器C0输出，经过延迟单元D1与D触发器A1的样本输入端相连；经过延迟单元D2与D触发器A2的样本输入端相连，经过延迟单元D3与D触发器A3的样本输入端相连。如此类推经过延迟单元Dn与D触发器An的样本输入端相连。

异或逻辑门E2、E3、En的输出经或门组产生信号控制信号clksel/interrupt，并且输入到处理器300的中断输入端。

如图3所示，D1-Dn信号为延迟单元D1-Dn输出的样本信号，Q1-Qn信号为触发器A1-An输出的样本结果，Clk信号为主时钟源信号。

在虚线X时刻，主时钟源时钟正常工作，控制信号clksel/interrupt输出第一电平为低电平。处理器300不会产生中断。

在虚线y时刻，主时钟源异常，主时钟变快，采样时间提前，导致经过n个延迟单元的Dn信号因采样时钟clk1突然异常，使得在相邻的两次采样都采样到了Dn信号的高电平。即信号Qn在虚线y时刻与信号Q1、Q2和Q3输出不一样。导致经过异或和或运算后，控制信号clksel/interrupt输出第二电平为高电平。此时处理器300会产生中断。且始终选择单元切换备用时钟源作为处理器300的主时钟源，从而保证整个系统在时钟出现异常的一个周期内做出相应控制，确保整个应用系统实时可控，不会在运行中因时钟出现异常而导致整个系统崩溃。

最后应说明的是：以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。

需要说明的是，在本文中，诸如“第一”和“第二”等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括要素的过程、方法、物品或者设备中还存在另外的相同要素。

以上仅是本发明的具体实施方式，使本领域技术人员能够理解或实现本发明。对这些实施例的多种修改对本领域的技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所申请的原理和新颖特点相一致的最宽的范围。

Claims (7)

1.一种控制电路，其特征在于，用于对处理器的主时钟源的异常情形进行控制，包括：采样单元和控制单元；

所述采样单元连接于所述主时钟源，用于根据所述主时钟源输出的时钟信号设定采样周期，并根据所述采样周期对一组样本信号进行采样，其中，所述一组样本信号包括：针对同一设定信号基于不同延迟时间得到的多个延迟信号，并且，所述不同延迟时间中的最大值小于或等于所述采样周期，所述设定信号为周期变化的跳变信号；

所述控制单元连接于所述采样单元，用于根据所述采样单元的采样结果生成控制信号，并将所述控制信号传输至所述处理器，以便所述处理器根据所述控制信号对所述主时钟源的异常情形进行控制，其中，在所述采样单元的采样结果不完全相同的情形下，所述控制信号为第一电平，在所述采样单元的采样结果完全相同的情形下，所述控制信号为第二电平；

所述控制单元包括多个异或门和或门组；

所述多个异或门的第一输入端均连接多个触发器中同一个触发器的输出端，所述多个异或门的第二输入端分别连接一个其他触发器的输出端，其中，不同异或门的第二输入端连接于不同的触发器；

所述或门组的输入端连接所述多个异或门的输出端，并且用于根据所述多个异或门的输出信号生成控制信号，并将所述控制信号传输至所述处理器，以便所述处理器根据所述控制信号对所述主时钟源的异常情形进行控制；

所述多个异或门的第一输入端均与将延迟时间最短的样本信号作为输入信号的触发器相连。

2.根据权利要求1所述的控制电路，其特征在于，所述采样单元包括：所述多个延迟单元和多个触发器；

所述多个延迟单元中存在一个或多个作为初始信号输入端的延迟单元，每个所述作为初始信号输入端的延迟单元分别用于接收所述设定信号且串联N个延迟单元，其中，N为自然数；

所述多个延迟单元中存在多个作为所述样本信号的输出端的延迟单元，且不同延迟单元所输出延迟时间不同的样本信号；

每个所述触发器的样本输入端与一个作为所述样本信号的输出端的延迟单元相连，其中，不同触发器连接于不同的延迟单元，并且，每个所述触发器的时钟输入端均连接于所述主时钟源，用于根据所述时钟源输出的时钟信号设定采样周期，根据所述采样周期对从延迟单元接收的信号进行采样。

3.根据权利要求2所述的控制电路，其特征在于，所述多个延迟单元中，作为初始信号输入端的延迟单元的数量为1个。

4.根据权利要求3所述的控制电路，其特征在于，所述延迟单元的数量与所述触发器的数量相同。

5.根据权利要求2所述的控制电路，其特征在于，在多个触发器中，一个触发器的输出端串联一个反相器后与作为初始信号输入端的延迟单元相连。

6.根据权利要求5所述的控制电路，其特征在于，在多个触发器中，将延迟时间最短的样本信号作为输入信号的触发器与反相器串联。

7.根据权利要求1所述的控制电路，其特征在于，所述控制电路还包括时钟选择单元和备用时钟源，所述时钟选择单元连接所述控制单元的输出端，用于根据所述控制单元输出的控制信号将所述备用时钟源切换为所述处理器的主时钟源。

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