CN1231548A - 能够抑制抖动的数字锁相环 - Google Patents

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Abstract

一种用于使输出信号在相位和频率上与参考信号保持一致的数字锁相环。一振荡器具有多个相互连接成环路的延迟元件。每个延迟元件具有由从控制器提供的数字控制信号集合中的一组控制的延迟。延迟元件的总延迟决定输出信号的频率。一相位比较器与震荡器连接以将反馈信号与参考信号在相位和频率上相比较以产生一误差信号。控制器连接在振荡器和相位比较器之间以产生对应于误差信号的数字控制信号集合。

Description

能够抑制抖动的数字锁相环
本发明涉及一种保持输出信号在相位和频率上与参考信号一致的数字锁相环，尤其是用于大规模集成电路(如特定用途集成电路)的数字锁相环。
一种常规数字锁相环包括将反馈信号的相位和频率与外部电路提供的参考信号的相位和频率相比较的相位比较器。相位比较器产生代表反馈信号和参考信号之间的频率差的一误差信号。一低通滤波器与相位比较器连接并对该误差信号滤波以产生一模拟控制信号。一压控振荡器与低通滤波器和相位比较器连接并产生频率取决于该模拟控制信号的一输出信号。该输出信号提供给LSI的内部电路和相位比较器作为反馈信号。
压控振荡器具有与多个延迟元件，其中一个与另一个是环形连接以便形成一环形振荡器。每个延迟元件具有一个随模拟控制信号变化的延迟。延迟元件的总的延迟决定了输出信号的频率。
常规数字锁相环具有一个缺陷，印输出信号受迭加到模拟信号上的噪音的影响很大。噪音使输出信号抖动。此外，常规的数字锁相环因为需要低通滤波器所以尺寸较大。
另一种常规数字锁相环包括将反馈信号的相位和频率与外部电路提供的参考信号的相位和频率相比较的相位比较器。相位比较器产生用于提高/降低反馈信号频率的上升/下降信号。一控制电路与相位比较器连接并产生对应于该上升/下降信号的数字控制信号。一振荡器与控制电路和相位比较器连接并产生频率受该数字控制信号控制的输出信号。该输出信号提供给LSI的内部电路和相位比较器作为反馈信号。
振荡器具有与相互连接的多个延迟元件。每个延迟元件具有一个固定的延迟。延迟元件是由数字控制信号选择地激活。被激活的延迟元件形成一环形振荡器。被激活的延迟元件的总的延迟决定了输出信号的频率。
该常规数字锁相环具有一缺陷，即输出信号的频率是由数字控制信号不连续地改变的。这就在输出信号上产生抖动。此外，该常规数字锁相环还具有一缺陷，即需要控制延迟线激活/不激活的时间。此外，常规数字锁相环耗较多的电。
本发明的目的是提供一种能够抑制输出信号上抖动的数字锁相环。
本发明的另一个目的是提供一种尺寸小耗电少的数字锁相环。
本发明的再一个目的是提供一种易于控制的数字锁相环。
通过下面的描述本发明的其它目的将更加清楚。
在描述本发明的要点上，应理解能够使数字锁相环保持输出信号在相位和频率上与参考信号保持完全的一致。
根据本发明的要点，数字锁相环包括：将反馈信号与参考信号在相位和频率上相比较以产生表示反馈信号与参考信号之间频率差的一误差信号的一相位比较器；与相位比较器连接以产生对应于该误差信号的多个数字控制信号集合的一控制器；一振荡器，其具有多个与控制器连接的延迟元件并且与其它延迟元件连接成环路。每个延迟元件具有由数字控制信号集合中的一个控制信号控制的延迟。振荡器输出频率是由延迟元件的总延迟决定的输出信号。一反馈线路连接在振荡器和相位比较器之间以将输出信号作为反馈信号反馈到相位比较器。
根据本发明的另一方面，一延迟元件与其前面的和后面的延迟元件一起用在一环形振荡器中。该延迟元件具有由一数字控制信号集合控制的延迟。该数字控制信号集合包括第一和第二组数字控制信号。该延迟元件包括与在前的一个延迟元件连接的输入端；与在后的一个延迟元件连接的输出端。多个第一P型晶体管具有提供有源极电压的第一源极，第一漏极，以及用于接收第一组数字控制信号的第一栅极。一第二P型晶体管具有与第一漏极连接的第二源极，与输出端连接的第二漏极，以及与输入端连接的第二栅极。多个第一N型晶体管具有与地端相连的第三源极，第三满极，以及用于接收第二组数字控制信号的第三栅极。一第二N型晶体管具有与第三漏极连接的一第四源极，与输出端连接的第四漏极，以及与输入端连接的一第四栅极。
根据本发明的另一方面，一延迟元件与其前面的和后面的延迟元件一起用在一环形振荡器中。该延迟元件具有由一数字控制信号集合控制的延迟。该数字控制信号集合包括第三和第四组数字控制信号。该延迟元件包括与在前的一个延迟元件连接的输入端；与在后的一个延迟元件连接的输出端。一第三P型晶体管具有提供有源极电压的第五源极，第五漏极，以及与输入端连接的第五栅极。多个第四P型晶体管具有与第五满极连接的第六源极，与输出端连接的第六漏极，以及用于接收第三组数字控制信号的第六栅极。一第三N型晶体管具有与地端相连的第七源极，第七漏极，以及与输入端连接的第七栅极。多个第四N型晶体管具有与第七漏极连接的第八源极，与输出端连接的第八漏极，以及用于接收第四组数字控制信号的第八栅极。
图1是常规数字锁相环的方框图；
图2是图1中数字锁相环中所用的压控振荡器的方框图；
图3是描述图1所示数字锁相环中模拟控制信号电压和输出信号频率之间关系的图形；
图4是另一常规数字锁相环的方框图；
图5是图4数字锁相环中使用的延迟元件的电路图；
图6是描述图4所示数字锁相环中被激活的延迟元件数与输出信号频率之间关系的图形；
图7是本发明实施例的数字锁相环的方框图；
图8A-8F用于描述图7数字锁相环中延迟量存储部分的操作的状态图；
图9是图7数字锁相环中延迟元件的电路图；
图10A和10B用于描述图9的延迟元件的操作的真值表；
图11是描述图7数字锁相环中控制数字产生部分和延迟元件间连接的方框图；
图12是图7的数字锁相环中另一延迟元件的电路图；
图13是图7数字锁相环中使用的振荡器的方框图；
图14是图7数字锁相环中使用的另一振荡器的方框图；
图15是描述图7数字锁相环中控制数字产生部分和延迟元件间另一种连接的方框图；
为更好的理解本发明，首先参照图1至图3描述常规的数字锁相环。
在图1中，一种常规数字锁相环包括一相位比较器11，其反馈信号和由外部电路(未示出)提供的参考信号。相位比较器11将反馈信号与参考信号比较以产生代表反馈信号和参考信号之间的频率差的一误差信号。一低通滤波器12与相位比较器11连接并滤波该误差信号以产生一模拟控制信号。一压控振荡器13与低通滤波器12和相位比较器11连接并产生频率取决于该模拟控制信号的一输出信号。该输出信号提供给大规模集成电路(LSI)(未示出)，如专用集成电路(ASIC)，及相位比较器11作为反馈信号。在此结构中，输出信号受控制以便减少频率差。
在图2中，压控振荡器13具有一P型晶体管21、一N型晶体管22以及多个延迟元件23。每个延迟元件23具有一P型晶体管24、一反相器25和一N型晶体管26。
P型晶体管21具有提供有源极电压VDD的一源极，一漏极，以及与漏极连接的一栅极。N型晶体管22具有与地线连接的一源极，与P型晶体管21的漏极连接的一漏极，以及与低通滤波器12连接的一栅极(见图1)。P型晶体管21和N型晶体管22在P型晶体管21的漏极上产生附加的控制信号。
在每个延迟元件23中，P型晶体管24具有提供有源极电压VDD的一源极，一漏极，以及与P型晶体管21的满极连接的一栅极。反相器25与P型晶体管24的漏极连接的第一电压端，第二电压端，与前一级延迟元件23连接的输入端，以及与下一级延迟元件23连接的输出端。换句话说，反相器25互连成一环路。压控振荡器13的输出信号从第一延迟元件23的第一级和第二级之间的连接处引出。N型晶体管26具有与地线连接的一源极，与第二电压端连接的漏极，以及与低通滤波器12连接的一栅极。因此，延迟元件形成了一环形振荡器。
如果模拟信号电压变大，那么P型晶体管21和N型晶体管22使附加控制信号电压变小。那么，从源极电压VDD经延迟元件23流到地线的电流增加。电流的增加使延迟元件23的延迟变小。因此，输出信号的频率变高。
如果模拟信号电压变小，那么附加控制信号电压变大。那么，电流下降且延迟变大。因此，输出信号的频率变低。
此数字锁相环有如下缺陷。延迟级23有一共同的延迟。换句话说，每一延迟级23的延迟不能单独的设置。这是因为，P型晶体管24在栅极共同接收附加控制信号，而N型晶体管26在栅极共同接收模拟控制信号。
此外，该数字锁相环的部件尺寸大。这是因为该数字锁相环使用了低通滤波器13以产生模拟控制信号。
如果源极电压VDD变低，包括在模拟信号中的噪音使加在输出信号上的抖动变大。
图3示出了图1所示类型的三种数字锁相环的三个频率特性。在图3中，垂直轴表示输出信号的频率，水平轴表示模拟控制信号的电压。在较低的电压范围31内，通过每个模拟信号的改变使每个频率变化很大。在较高的电压范围32内，模拟控制信号的变化不会很大地改变频率。
从图3中可看出，当电压是在较低电压范围31内时，数字锁相环正常操作。然而，在此情况下，如前面所述，输出信号受加在模拟控制信号上的噪音的影响很大。
在另一方面，当电压是在较大电压范围32内时，输出信号受加在模拟控制信号上的噪音的影响不大。然而，在此情况下，数字锁相环不正常操作。这是因为包括在数字锁相环中的器件质量是不一致的。
下面将参照图4至图6描述另一常规数字锁相环。
在图4中，数字锁相环包括一相位比较器41，其将反馈信号与外部电路(未示出)提供的参考信号比较以产生一误差信号。该误差信号用于增加/降低反馈信号频率的上升/下降信号。换句话说，上升/下降信号表示反馈信号的频率是低于/高于参考信号的频率。延迟控制电路42与相位比较器41连接并具有可逆计数器43和一个级数控制器44。可逆计数器43对应于误差信号产生计数信号C1至Ch(h为自然数)。计数信号整体地代表计数值。级数控制器44从可逆计数器43接收计数信号C1-Ch以产生激活信号S1至Sg(g为自然数)。振荡器45与延迟控制电路42和相位比较器41连接以产生对应于激活信号S1-Sg的输出信号。振荡器45包括多个延迟元件46-1至46-g和一延迟电路47以形成环形振荡器。延迟元件46-1至46-g是分别被激活信号S1至Sg激活的。被激活信号激活的延迟元件46数决定振荡器45的延迟并决定输出信号的频率。输出信号被提供到LSI的内电路(未示出)和相位比较器41作为参考信号。
每个延迟元件是按图5所示构成的。换句话说，每个延迟元件46包括第一和第二反相器51和52，及第一和第二传输门53和54。第一反相器51具有与前一延迟元件46连接的第一输入端和与下一延迟元件46连接的第一输出端。第二反相器52具有与下一延迟元件46连接的第二输入端和经第二传输门54与前一延迟元件46连接的第二输出端。第一传输门53是连接在第一输出端和第二输入端之间。
激活信号被分为两种。第一种是用于决定激活的延迟元件46的最后一级，第二种用于决定激活的延迟元件46的中间级。当延迟元件46接收第一种激活信号时，第一和第二传输门53和54都导通。当延迟元件接收第二种激活信号时，第一传输门53阻断而第二传输门54导通。
回到图4，延迟元件46-1与延迟电路47连接，而不是与前一级延迟元件46连接。延迟电路47包括三个或更多的反相器，这些反相器是相互串联连接的。反相器的数量为奇数。一传输门与反相器连接以与它们共同形成一环路。当激活信号S1没有提供到延迟元件46-1时传输门导通。振荡器45的输出信号从与延迟元件46-1连接的反相器的输入端引出。延迟电路47决定输出信号的最高频率。输出信号的频率取决于被激活信号激活的延迟元件46的数量。换句话说，频率取决于被激活信号激活的延迟元件46的延迟量的总和。当延迟元件没有被激活信号激活时，频率为最高频率。当所有延迟元件被激活信号激活时，频率为最低频率。
在图6中示出了被激活信号激活的延迟元件46数目与频率的关系。如图6所示，该频率取不连续值。每一频率间距取决于一延迟元件46的一延迟。该延迟等于或大干第一和第二反相器51和52及第一和第二传输门53和54的延迟的总和。
该数字锁相环具有如下缺陷。
在该数字锁相环中，难于使输出信号与参考信号一致，并且容易带来输出信号上的抖动。这是因为被激活的延迟元件数不连续地改变输出信号的频率。
此外，必须要控制延迟元件46的激活或不激活时间。如果该时间不被控制，输出信号的脉冲宽度则被改变，且数字锁相环不正常工作。
此外，该数字锁相环比图1所示的数字锁相环使用更多的电能。因为这个数字锁相环有许多延迟元件。
参照图7至11，将描述根据本发明最佳实施例的数字锁相环。
在图7中，数字锁相环包括一相位比较器71，其将反馈信号与外部电路(未示出)提供的参考信号比较以产生一误差信号。该误差信号用于增加/降低反馈信号频率的上升/下降信号。换句话说，上升/下降信号表示反馈信号的频率是低于/高于参考信号的频率。延迟控制电路72与相位比较器41连接以产生与误差信号对应的数字控制信号集合。数字控制信号集合包括数字控制信号S1至Sn。延迟控制电路72包括一延迟量存储部分73和一控制信号产生部分74。
延迟量存储部分73与相位比较器71和控制信号产生器74连接。延迟量存储部分73存储一延迟量，此延迟量表示在后面将提到的并由误差信号改变的延迟量总值。延迟量存储部分73产生包括多个数字信号D1至Dk(k为自然数)的一延迟量信号以给出延迟量。控制信号产生部分74接收延迟量信号以产生数字控制信号集合。振荡器75与延迟控制电路72连接并具有多个延迟元件76-1至76-m(m为自然数)。延迟元件76以环形相连以形成环形振荡器。换句话说，每个延迟元件76具有与在前的延迟元件76连接的一输入端，及与在后的延迟元件76连接的一输出端。每个延迟元件76具有分别由每个数字控制信号集合控制的一延迟。激活延迟元件76的数量是不变化的。因此，不需要用于改变延迟级数的定时调整。延迟元件76的总延迟是由存储在延迟量存储部分73中的延迟量决定的，并且决定了输出信号的频率。该输出信号是从延迟元件76-m的输出端引出的，并提供给LSI的内部电路(未示出)和比较电路作为反馈信号。
在此结构中，输出信号的频率受控制致使反馈信号的频率与参考信号的频率一致。因为每个延迟元件76的延迟可以由数字控制信号精细地改变，数字锁相环可以使输出信号与参考信号一致。
下面参照图8A至图8F描述延迟量存储部分73的操作。设定延迟量存储部分73是8位双向移位寄存器。
在图8A中，延迟量存储部分73是处于初始状态。在此状态中，至少有效位(或第一位)是“1”。其余位是“0”。
如果延迟量存储部分73在初始状态接收为误差信号的一上升信号，那么如图8B所示，第二位变为“1”且第一位保持“1”。
如果延迟量存储部分73在图8B所示的状态接收另一上升信号，那么如图8C所示，第三位变为“1”且第一位和第二位保持“1”。
如果延迟量存储部分73在图8C所示的状态接收第三个上升信号，那么如图8D所示，第四位变为“1”且第一位至第三位保持“1”。
如果延迟量存储部分73在图8D所示的状态接收作为误差信号的一下降信号，那么如图8E所示，第四位变为“0”且第一位和第二位保持“1”。
如果延迟量存储部分73在图8E所示的状态接收另一下降信号，那么如图8F所示，第三位变为“0”而第一位和第二位保持“1”。
延迟量存储部分73如上所述工作并产生代表8位状态的数据信号D1至D8。当反馈信号与参考信号一致时，不对延迟量提供误差信号。此外，在此状态下，数据信号D1至D8是不变的，且输出信号的频率保持在反馈信号与参考信号一致的状态。
下面参照图9详细地描述延迟元件76。
延迟元件76包括：多个第一P型晶体管91，它们具有与源极电压VDD连接的第一源极，第一漏极及与延迟控制电路72连接的第一栅极；一第二P型晶体管92具有与第一漏极连接的一第二源极，与输出端连接的一第二漏极，以及与输入端连接的一第二栅极；多个第一N型晶体管93具有与地端相连的第三源极，第三漏极，以及与延迟控制电路72连接的第三栅极。一第二N型晶体管94具有与第三漏极连接的一第四源极，与输出端连接的一第四漏极，以及与输入端连接的一第四栅极。
第一P型晶体管91和第一N型晶体管93用于改变延迟元件76的延迟。第二P型晶体管92和第二N型晶体管94用于决定输出信号的逻辑。
从延迟控制电路72提供的数字控制信号包括第一和第二组数字控制信号。如果第一P型晶体管91的数量是“t”(t≥2,t为整数)，该第一组包括数字控制信号的“t”。同样，当第一N型晶体管93的数量是“u”,第二组包括数字控制信号的“u”(u≥2,u为整数)。第一P型晶体管91和第一N型晶体管93由数字控制信号有选择地激活。
延迟的变化如图10A或10B所示。在这些情况中，四个P型晶体管和四个N型晶体管分别被用于第一P型晶体管91和第一N型晶体管93。属于第一组的数字控制信号S1至S4被提供给第一P型晶体管91。另外，数字控制信号S1至S4被反相提供给第一N型晶体管93作为第二组。在图10A所示的情况中的第一P型晶体管91和第一N型晶体管93的大小不同于图10B中所示的大小。
在图10A中，该延迟取八个延迟时间中的一个。这些延迟时间包括最小延迟时间。如果最小延迟时间是一判别标准，那么剩余的延迟时间由该标准的整数倍表示。换句话说，这八个延迟时间之间有规则地分级。该延迟可以在最小延迟时间和最大延迟时间之间线性地改变。
在图10B中，该延迟取八个延迟时间中的一个。这些延迟时间包括最小延迟时间。如果最小延迟时间是一判别标准，那么剩余的延迟时间由该标准的实数倍表示。换句话说，这八个延迟时间之间有不规则的分级。该延迟可以在最小延迟时间和最大延迟时间之间非线性地改变。
如果第一P型晶体管91有一第一共同尺寸(或电特性)且第一N型晶体管93有一第二共同尺寸(或电特性)，那么延迟元件76的延迟是由被激活的第一P型晶体管91数目和被激活的第一N型晶体管93数目决定。换句话说，延迟采用由被激活的第一P型晶体管91和被激活的第一N型晶体管93决定的第一预定延迟中的一个。
因此，该延迟最终受第一P型晶体管91和第一N型晶体管93的选择激活控制。该延迟可以可以按几微微秒的最小分级改变。
因为延迟元件76受数字控制信号控制，输出信号不受叠加在数字控制信号上的噪音(有几毫伏)的影响。换句话说，噪音不在输出信号上产生抖动。此外，既使源极电压是低电压，延迟元件76也能稳定操作。
在图11中，控制信号产生部分74具有一控制信号产生器111和组合部分112。控制信号产生器111产生对应于数据信号D1至Dk的数字控制信号S1至Sn。组合部分112与控制信号产生器111和延迟元件76-1至76-m连接以产生数字控制信号集合并将它们提供给延迟元件76。组合部分112将数字控制信号S1至S4分成m部分，以将它们提供给所有的延迟元件76-1至76-m。此外，组合部分112分别提供数字控制信号S5至S(m+4)到延迟元件76-1至76-m。在延迟元件中，每一数字控制信号集合用作第一组数字控制信号并被反相以形成第二组数字控制信号。这个反相可以在组合部分112中进行。组合部分112可以选择地将数字控制信号分成m以将它们提供给所有的延迟元件。此外，组合部分112可以选择地将数字控制信号提供到选择的一延迟元件。
参照图12，将描述根据本发明另一实施例的延迟元件。
在图12中，延迟元件120包括一第三P型晶体管121,P型晶体管121具有提供有源极电压VDD的第五源极，第五漏极，以及与输入端连接的第五栅极。多个第四P型晶体管122具有与第五漏极连接的第六源极，与输出端连接的第六漏极，以及与延迟控制电路72连接的第六栅极。一第三N型晶体管123具有与地端相连的第七源极，第七漏极，以及与输入端连接的第七栅极。多个第四N型晶体管124具有与第七漏极连接的第八源极，与输出端连接的第八漏极，以及用于控制电路72连接的第八栅极。
第三P型晶体管121和第三N型晶体管123用于决定输出信号的逻辑。第四P型晶体管122和第四N型晶体管124是用于改变延迟元件120的延迟。
从延迟控制器72提供的数字控制信号集合包括第三和第四组数字控制信号。如果第四P型晶体管122的数量是“V”(V≥2,V为整数)，那么第三组包括“V”个数字控制信号。同样，当第四N型晶体管124的数量是“W”(W≥2,W为整数)，那么第三组包括“W”个数字控制信号。第四P型晶体管122和第四N型晶体管124选择地被数字控制信号激活。如果第四P型晶体管122具有第三共同尺寸(或电特性)和第四N型晶体管124具有第四共同尺寸(或电特性)，那么被激活的第四P型晶体管122的数量和被激活的第四N型晶体管124的数量决定延迟元件120的延迟。换句话说，延迟取由第四P型晶体管122和第四N型晶体管124决定的第二预定延迟时间中的一个。因此，延迟最终受第四P型晶体管122和第四N型晶体管124的选择激活控制。
延迟元件120是如图9所示的延迟元件76那样使用。此外，延迟元件120可如图13和14所示的与延迟元件76一起使用。
在图13中，振荡器75具有为延迟元件120的第一级，其余的每一级是延迟元件76。
在图14中，振荡器75的第一级和第二级是延迟元件76，其余的各级是延迟元件120。
设定第一预定延迟时间具有第一规则分级，第二预定延迟时间具有第二规则分级，而且每一第一分级小于每一第二分级。在延迟元件76与延迟元件120一起使用的情况下，控制信号产生部分74先为延迟元件120确定延迟以产生控制信号。然后，控制信号产生部分74为延迟元件76确定延迟。如果延迟元件120用于输出的频率的粗调，延迟元件76用于该频率的微调，那么使反馈信号与参考信号一致的时间缩短。
当延迟元件76与延迟元件120一起用在振荡器75中时，所需延迟级少于只用延迟元件76或只用延迟元件120的情况。因此，振荡器75的耗电小于图4所示的常规数字锁相环。
在结合最佳实施例描述本发明的同时，应看到对于本领域的人员来说，是很容易将本发明以各种其他的方式实施。例如，延迟量存储部分73可以是移位寄存器或可逆计数器。此外，控制信号产生部分74可以如图5所示构成。

Claims (15)

1．一种用于使输出信号在相位和频率上与参考信号完全保持一致的数字锁相环，其特征在于所述的锁相环包括：
用于将反馈信号与参考信号在相位和频率上相比较以产生表示反馈信号与参考信号之间频率差的一误差信号的一相位比较器；
与所述相位比较器连接以产生对应于该误差信号的多个数字控制信号集合的一控制器；
一振荡器，其具有多个与所述控制器连接的延迟元件并且与其它延迟元件连接成环路，每个延迟元件具有由数字控制信号集合中的一个控制信号控制的延迟，所述振荡器产生由所述延迟元件的总延迟决定其频率的输出信号；以及
一反馈装置连接在所述振荡器和所述相位比较器之间以将输出信号作为反馈信号反馈到所述相位比较器。
2．根据权利要求1所述的数字锁相环，误差信号是用于升高/降低所述频率的上升/下降信号，其特征在于所述控制器包括：
一延迟量存储部分，其与所述相位比较器连接用于存储一延迟量，此延迟量表示延迟量总值并且由上升/下降信号改变以产生一延迟量信号；以及
与所述延迟量存储装置连接用于对应于延迟量信号产生数字控制信号的控制信号产生装置。
3．根据权利要求2所述的数字锁相环，误差信号是用于升高/降低信号是一上升信号或一下降信号，其特征在于所述延迟量存储装置是双向移位寄存器，在接收到上升信号时所述移位寄存器将延迟量朝第一方向移位，在接收到下降信号时所述移位寄存器将延迟量朝与第一方向相反的第二方向移位。
4．根据权利要求1所述的数字锁相环，其特征在于所述控制器以同一时序将数字控制信号集合提供给所述延迟元件。
5．根据权利要求1所述的数字锁相环，其特征在于所述数字控制信号集合是第一至第m组，所述延迟元件分别是接收第一至第m组信号的第一至第m延迟元件，其中所述控制器产生对应于误差信号的第一至第n个预备数字控制信号以构成第一至第n个预备数字控制信号的第一至第m组信号。
6．根据权利要求1所述的数字锁相环，其特征在于每一所述的延迟元件具有与在前的一个延迟元件连接的输入端和与在后的一个延迟元件连接的输出端，每一数字控制信号包括第一和第二组数字控制信号，其中每一所述延迟元件包括：
多个第一P型晶体管，它们具有提供有源极电压的第一源极，第一满极，以及与所述控制器连接用于接收第一组数字控制信号的第一栅极；
一第二P型晶体管，其具有与所述第一漏极连接的一第二源极，与所述输出端连接的-第二漏极，以及与所述输入端连接的一第二栅极；
多个第一N型晶体管，它们具有与地端相连的第三源极，第三漏极，以及与所述控制器连接以接收第二组数字控制信号的第三栅极；
一第二N型晶体管，其具有与所述第三漏极连接的一第四源极，与所述输出端连接的一第四漏极，以及与所述输入端连接的一第四栅极。
7．根据权利要求1所述的数字锁相环，其特征在于每一所述的延迟元件具有与在前的一个延迟元件连接的输入端和与在后的一个延迟元件连接的输出端，每一数字控制信号包括第三和第四组数字控制信号，其中每一所述延迟元件包括：
一第三P型晶体管，其具有提供源极电压的第五源极，第五漏极，以及与所述输入端连接的第五栅极；
多个第四P型晶体管，它们具有与所述第五漏极连接的第六源极，与所述输出端连接的第六漏极，以及与所述控制器连接以接收第三组数字控制信号的第六栅极；
一第三N型晶体管，其具有与地端相连的第七源极，第七漏极，以及与所述输入端连接的第七栅极；以及
多个第四N型晶体管，它们具有与第七漏极连接的第八源极，与所述输出端连接的第八满极，以及与所述控制器连接以接收第四组数字控制信号的第八栅极。
8．根据权利要求1所述的数字锁相环，其特征在于所述的延迟元件包括第一和第二元件，所述第一元件接收包括在一组数字控制信号中的第一和第二组数字控制信号，所述第二元件接收包括在一组数字控制信号中的第三和第四组数字控制信号，其中所述第一元件包括：
与一第一在前延迟元件连接的一第一输入端；
与一第一在后延迟元件连接的一第一输出端；
多个第一P型晶体管，它们具有提供有源极电压的第一源极，第一漏极，以及与所述控制器连接以接收第一组数字控制信号的第一栅极；
一第二P型晶体管，其具有与所述第一漏极连接的一第二源极，与所述第一输出端连接的一第二满极，以及与所述第一输入端连接的一第二栅极；
多个第一N型晶体管，它们具有与地端相连的第三源极，第三漏极，以及与所述控制器连接以接收第二组数字控制信号的第三栅极；
一第二N型晶体管，其具有与所述第三漏极连接的一第四源极，与所述第一输出端连接的一第四满极，以及与所述第一输入端连接的一第四栅极；
所述第二元件包括：
与一第二在前延迟元件连接的一第二输入端；
与一第二在后延迟元件连接的一第二输出端；
一个第三P型晶体管，它们具有提供有源极电压的第五源极，第五漏极，以及与所述第二输入端连接的第五栅极；
多个第四P型晶体管，它们具有与所述第五漏极连接的第六源极，与所述第二输出端连接的第六满极，以及与所述控制器连接以接收第三组数字控制信号的第六栅极；
一第三N型晶体管，其具有与地线连接的一第七源极，第七满极，以及与所述第二输入端连接的一第七栅极；以及
多个第四N型晶体管，它们具有与所述第七漏极相连的第八源极，与所述第二输出端连接的第八漏极，以及与所述控制器连接以接收第四组数字控制信号的第八栅极。
9．根据权利要求8所述的数字锁相环，其特征在于所述第一元件具有用于对应于第一和第二组数字控制信号改变延迟的第一分级，所述第二元件具有用于对应于第三和第四组数字控制信号改变延迟的与第一分级不同的第二分级。
10．一种与在前和在后延迟元件一起用在环形振荡器中的延迟元件，其特征在于所述延迟元件具有由一数字控制信号集合控制的一延迟，该数字控制信号集合包括第一和第二组数字控制信号，所述延迟元件包括：
与所述在前延迟元件连接的一输入端；
与所述在后延迟元件连接的一输出端；
多个第一P型晶体管，它们具有提供有源极电压的第一源极，第一漏极，以及用于接收第一组数字控制信号的第一栅极；
一个第二P型晶体管，其具有与所述第一满极连接的一第二源极，与所述输出端连接的一第二漏极，以及与所述输入端连接的第二栅极；
多个第一N型晶体管，它们具有与地线连接的第三源极，第三漏极，以及用于接收第二组数字控制信号的第三栅极；以及
一个第二N型晶体管，其具有与所述第三满极相连的一第四源极，与所述输出端连接的一第四漏极，以及与所述输入端连接的第四栅极。
11．根据权利要求10所述的延迟元件，其特征在于所述延迟为从具有规则分级的预定延迟时间中选择的一个延迟时间。
12．根据权利要求10所述的延迟元件，其特征在于所述延迟为从具有非规则分级的预定延迟时间中选择的一个延迟时间。
13．一种与在前和在后延迟元件一起用在环形振荡器中的延迟元件，其特征在于所述延迟元件具有由一数字控制信号集合控制的一延迟，该数字控制信号集合包括第一和第二组数字控制信号，所述延迟元件包括：
与所述在前延迟元件连接的一输入端；
与所述在后延迟元件连接的一输出端；
一个第三P型晶体管，其具有提供有源极电压的一第五源极，一第五漏极，以及与所述输入端连接的一第五栅极；
多个第四P型晶体管，它们具有与所述第四满极连接的第六源极，与所述输出端连接的第六满极，以及用于接收第三组数字控制信号的第六栅极；
一个第三N型晶体管，其具有与地线连接的一第七源极，第七漏极，以及与所述输入端的第七栅极；以及
多个第四N型晶体管，它们具有与所述第七漏极相连的第八源极，与所述输出端连接的第八满极，以及用于接收第四组数字控制信号的第八栅极。
14．根据权利要求13所述的延迟元件，其特征在于所述延迟为从具有规则分级的预定延迟时间中选择的一个延迟时间。
15．根据权利要求13所述的延迟元件，其特征在于所述延迟为从具有非规则分级的预定延迟时间中选择的一个延迟时间。
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