CN103475364A - 电流输出控制装置及方法、数字控制振荡装置、数字锁相环、频率合成器及数字频率锁定环 - Google Patents

电流输出控制装置及方法、数字控制振荡装置、数字锁相环、频率合成器及数字频率锁定环 Download PDF

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Abstract

一种电流输出控制装置，具备：电流单元排列部（200），具有多个电流单元（1～16），这些电流单元在第1端子（电流源）和第2端子（接地）之间分别并联连接，通过导通动作连接第1端子和第2端子，使流入第1端子和第2端子之间的控制电流（Ic）增加；以及代码转换部（解码器100），该代码转换部按照从外部输入的代码的变化，生成对电流单元（1～16）的导通截止进行控制的信号（行代码、列代码），并向电流单元排列部（200）输入，以便使连接第1端子和第2端子的电流单元（1～16）的数量变化。按照输入代码的变化，使输出的控制电流的电流值单调增加或单调减少，从而避免使用该控制电流控制振荡频率的DCO等的波动特性恶化。

Description

电流输出控制装置及方法、数字控制振荡装置、数字锁相环、频率合成器及数字频率锁定环
技术领域
本发明涉及按照输入的代码的变化控制输出电流值的电流输出控制装置、电流输出控制方法、数字控制振荡装置、数字锁相环（数字PLL）、频率合成器、数字FLL（Frequency Locked Loop：频率锁定环）及半导体装置，特别涉及适合于按照输入代码的变化高精度地动作的电流输出控制装置、电流输出控制方法、数字控制振荡装置、数字PLL、频率合成器、数字FLL及半导体装置。 
背景技术
近几年来，在便携式电话、通信装置及笔记本电脑等电子设备中，使用将PLL（Phase Locked Loop：锁相环）电路的控制信号数字化的数字PLL电路。数字PLL电路由于将模拟电路置换成数字电路，所以可以利用工艺规程的进步进一步节省空间及节电。 
例如用PLL控制的时钟信号被作为微处理器的系统时钟信号使用，而且具备微处理器的微型控制器（以下也称作“微机”）的消耗功率（消耗电流）正在进一步降低，因此使微机间歇动作的机会增加。使用模拟方式的PLL进行这种间歇动作时，将PLL关闭一次后，充电泵的电荷就被放掉，再次接通之际，需要从零开始充电，因而不利于降低消耗。 
关于数字PLL，例如专利文献1、2等公布了它的相关技术。在专利文献1、2中，公布了将PLL电路的控制信号全部数字化的ADPLL（All Digital PLL：全数字锁相环）电路。 
这种ADPLL的振荡电路的控制方法，也和以往的模拟PLL大不相同。就是说，在模拟PLL中使用根据以与基准时钟的相位差的量补充电荷的电容的电压电平确定振荡频率的电压控制型振荡电路（VCO:Voltage Controlled Oscillator）,而在ADPLL中通常使用根据数字代码的输入值确定振荡频率的数字控制振荡装置（DCO:Digital Controlled Oscillator）。 
专利文献1：日本特开2002－335155号公报； 
专利文献2：日本特开2011－205339号公报。
在ADPLL中，转换输入DCO的代码，切换DCO（数字控制振荡装置）的振荡频率。这种输入代码的转换，根据规定的时钟进行。 
因此，在转换输入代码时，由于时钟频率的变动而产生假信号脉冲（glitch）（不连续的噪声）时，DCO的振荡频率变动，波动特性（在这里为频率的稳定性）恶化。 
例如在专利文献1中，用IDAC使输出电流值变化，并使电流控制振荡电路的频率变化。具体地说，作为IDAC，使用结构如图7所示的部件，开关以2的n次方加权的晶体管，从而控制环状振荡电路的电流，使振荡频率变化，该环状振荡电路由反射镜电路与各晶体管连接。 
这种结构的电路中，切换频率的代码被输入根据晶体管的沟道宽度（W）/沟道长度（L）及连接数加权的各晶体管之际，由各比特的传播时间之差、开关的时机的不同而产生的假信号脉冲也被输入。 
其结果，有时选择了不应该选择的晶体管。这时，输出的电流值就异常，使用该电流值的环状振荡电路的振荡频率就不稳定，成为环状振荡电路中的波动特性恶化的一个原因。 
此外，还考虑了用电容除去切换数字值之际的假信号脉冲。但是因为需要另外追加电容，所以从电路的小型化和低成本化的观点上说，并不理想。 
另外，专利文献2公布了为了解决在DCO中进行Binary控制型的频率控制时的问题，即在高位比特的变化点中由于受到寄生电容、晶体管特性的偏移等影响容易产生开关所导致的噪声的问题，而将8比特的振荡器控制字码OTW[7：0]分割成为高位5比特和低位3比特，将高位5比特转换成用于进行5比特的Binary控制的OTWb[7：3] ，将低位3比特转换成用于进行Unary控制的OTWu[13：0]，从而控制振荡器的振荡频率的技术。 
可是，在专利文献2的这种技术中，不能够避免切换DCO的振荡频率之际，输入DCO的输入代码转换时假信号脉冲的产生，有时使DCO的振荡频率不稳定。 
发明内容
本发明就是为了解决上述问题而研制的，其目的在于能够使切换DCO的振荡频率时使用的控制电流的输出值稳定，避免切换DCO的振荡频率时的不稳定性恶化。 
为了达到上述目的，本发明的电流输出控制装置具备：电流单元排列部，该电流单元排列部具有多个电流单元电路，这些电流单元电路在第1端子和第2端子之间分别并联连接，并且根据输入的数字信号切换导通截止状态，在截止状态中断开所述第1端子和所述第2端子之间，而且在导通状态中连接所述第1端子和所述第2端子，使流入所述第1端子和所述第2端子之间的电流增加；代码转换部，该代码转换部按照从外部输入的代码的变化，生成使导通状态的所述电流单元电路的数量变化的数字信号，并向所述电流单元电路的每一个输入。 
依据本发明，因为按照从外部输入的代码的变化，使输出的控制电流的电流值单调增加或单调减少，所以能够避免使用该控制电流控制振荡频率的DCO等的波动特性恶化。 
附图说明
图1是表示具备实施方式涉及的电流输出控制装置的数字控制振荡装置的结构例的方框图； 
图2是表示实施方式涉及的数字控制振荡装置中的电流控制振荡电路的电路结构例的电路图；
图3是表示实施方式涉及的数字控制振荡装置中的电流单元电路的电路结构例的电路图；
图4是表示实施方式涉及的数字控制振荡装置中的电流单元电路的其它电路结构例的电路图；
图5是表示具备实施方式涉及的数字控制振荡装置的半导体装置的结构例的方框图；
图6是表示实施方式涉及的电流输出控制方法的处理动作例的流程图；
图7是表示现有的电流输出控制装置的电路结构例的电路图。
具体实施方式
下面，参照附图，讲述本发明的实施方式。图1示出具备本实施方式涉及的电流输出控制装置的数字控制振荡装置的结构，由解码器100及电流单元排列部（图中记为“电流单元MATRIX电路”）200构成电流输出控制装置，将电流控制振荡电路（图中记为“电流控制振荡电路（CCO）”）300与具备解码器100及电流单元排列部200的电流输出控制装置连接，从而构成数字控制振荡装置。 
电流单元排列部200具备多个电流单元，这些电流单元在用于电流控制振荡电路300中的时钟信号（CLK）的频率控制的控制电流流过的第1端子和用于接地的第2端子之间分别并联连接，通过导通动作连接第1端子和第2端子，使流入第1端子和第2端子之间的控制电流增加。 
解码器100生成对电流单元导通截止进行控制的数字信号，并向电流单元排列部200输入，以便按照从例如生成与相位比较器对电流控制振荡电路300输出的时钟信号和预定的基准时钟信号的相位差加以比较后的输出结果对应的代码的逻辑电路等外部装置输入的代码的变化，使电流单元排列部200具备的、连接第1端子和第2端子的电流单元的数量变化。 
另外，如用后面的图3及图4所详细表示的那样，以M行×N列（M、N为1以上的整数）排列电流单元电路，构成电流单元排列部200。 
解码器100生成数字信号，并向电流单元排列部200输入，以便随着输入的代码从最低位比特起依次成为高位（有效），而以从第1行到第M行的顺序，使各行的电流单元电路的每一个，从第1列起到第N列为止或从第N列起到第1列为止地只使规定的个数依次导通。 
另外，解码器100还生成数字信号，并向电流单元排列部200输入，以便随着输入的比特代码从最高位比特起依次成为低位（无效），而以从第M行到第1行的顺序，使各行的电流单元电路的每一个，从第N列起到第1列为止或从第1列起到第N列为止地只使规定的个数依次截止。 
下面，讲述构成数字控制振荡装置的解码器100、电流单元排列部200及电流控制振荡电路300的详细情况。 
解码器100将输入的代码分成N列的列代码和M行的行代码并转换后，向电流单元排列部200输出。电流单元排列部200输入由解码器100输出的列代码和行代码后，生成与各代码对应的电流值的电流，输入电流控制振荡电路300。电流控制振荡电路300生成与用电流单元排列部200生成后输入的电流的电流值对应的频率的时钟信号（CLK）并输出。 
电流控制振荡电路300被称作CCO（Current Controlled Oscillator：电流控制振荡器），如图2所示，由NMOS晶体管NMOSa、NMOSb和PMOS晶体管PMOSa、PMOSb在电源VDD和接地之间连接后构成环形振荡器300a。而且，作为环形振荡器300a的各电流源，由电流反射镜电路300b分配控制电流Ic，电流控制振荡电路300生成与控制电流Ic的值对应的频率的时钟信号CLK后，从输出端输出。 
电流单元排列部200采用图3所例示的结构，或在图4中作为电流单元排列部200a例示的结构，从解码器100输入多bit（比特）的数字输入信号（列代码、行代码）后，只有与输入信号对应的单元导通（ON），与导通的单元的数量对应的控制电流Ic流入电流端子Io和接地端子VSS之间。 
图3所示的电流单元排列部200是4行×4列的矩阵结构的排列，但并不局限于这种排列，也可以像图4所示的电流单元排列部200a那样，采用M行×N列的矩阵结构。此外，M=N也可以。 
电流单元排列部例如如果是图3所示的4行×4列结构的电流单元排列部200，解码器100就进行表1所示的那种解码，生成在输出代码上相邻的行代码及列代码对于输入代码而言各自只变化1比特的那种代码后输出。 
[表1] 
Figure DEST_PATH_IMAGE002
在图3所示的电流单元排列部200中，作为电流单元的结构，按照逻辑电路的组合的不同，分为以下3种类型。
在这里，如在图3中用虚线的圆圈围住所示的那样，将两个NMOS晶体管200b、200c串联连接而构成的电流单元1、5、9、13作为第1类型（图中记为“TYPE1”），而将向第1类型的电流单元的结构中追加AND电路200d和OR电路200e的逻辑电路后构成的电流单元2～4、10～12作为第2类型（图中记为“TYPE2”），进而将向第2类型的电流单元的结构中追加NOT电路200f后构成的电流单元6～8、14～16作为第3类型（图中记为“TYPE3”）。 
如图3及图4所示，第1类型的电流单元排列在所有的行中的第1列，第2类型的电流单元排列在从第2列起的各奇数行（图3的1、3行），第3类型的电流单元配置在从第2列起的各偶数行（图3的2、4行）。 
就是说，从第2列起排列第2类型的电流单元和第3类型的电流单元，在第1、3行等的奇数行中，排列第1列的第1类型的电流单元和从第2列起的第2类型的电流单元，在第2、4行等的偶数行中，排列第1列的第1类型的电流单元和从第2列起的第3类型的电流单元。 
而且，还如图3所示，配置在第1列的第1类型的各电流单元1、5、9、13由两个NMOS晶体管串联连接而构成，控制电流（即第1端子）侧的NMOS晶体管的栅极与输入从解码器100输出的各行的代码数据（row〈0〉～〈3〉）的行代码线连接，向接地（即第2端子）侧的NMOS晶体管的栅极输入偏置电压bias。 
另外，配置在奇数行的第2类型的电流单元2～4、10～12，其控制电流侧的NMOS晶体管的栅极与OR电路的输出端连接，OR电路的一个输入端与AND电路的输出端连接。 
而且，在配置在第1行的第2类型的电流单元2～4中，AND电路的一个输入端与输入该行（第1行）的行代码（row〈0〉）的行代码线连接，AND电路的另一个输入端与输入来自解码器100的列代码数据的列代码线中的该列的列代码（column〈0〉～〈2〉）的列代码线连接，OR电路的另一个输入端与输入该行的一个高位的偶数行的行代码（row〈1〉）的行代码线连接。 
同样，在配置在第3行的第2类型的电流单元10～12中，AND电路的一个输入端与输入该行（第3行）的行代码（row〈2〉）的行代码线连接，AND电路的另一个输入端与输入该列的列代码（column〈0〉～〈2〉）的列代码线连接，OR电路的另一个输入端与输入该行的一个高位的偶数行的行代码（row〈3〉）的行代码线连接。 
另外，配置在偶数行的第3类型的电流单元6～8、14～16，其控制电流侧的NMOS晶体管的栅极与OR电路的输出端连接，OR电路的一个输入端与AND电路的输出端连接，AND电路的一个输入端与NOT电路连接。 
而且，在配置在第2行的第3类型的电流单元6～8中，AND电路的一个输入端与输入该行（第2行）的行代码（row〈1〉）的行代码线连接，AND电路的另一个输入端经由NOT电路与输入该列的列代码（column〈0〉～〈2〉）的列代码线连接，OR电路的另一个输入端与输入该行的一个高位的奇数行的行代码（row〈2〉）的行代码线连接。 
另外，在配置在第4行的第3类型的电流单元14～16中，AND电路的一个输入端与输入该行（第4行）的行代码（row〈3〉）的行代码线连接，AND电路的另一个输入端经由NOT电路与输入该列的列代码（column〈0〉～〈2〉）的列代码线连接，OR电路的另一个输入端与接地电压（地线）连接。 
下面，讲述由这种电流单元结构构成的电流单元电路200的动作。 
首先，代码被输入解码器100后，就转换成为上述表1所示的那种代码，输出行代码（row〈0〉～〈3〉）及列代码（column〈0〉～〈2〉）。被转换的行代码及列代码输入电流单元电路200，在电流单元电路200中，与输入的代码对应的个数的电流单元导通（ON）。 
电流单元电路200中的各电流单元1～16，通过图2所示的电流控制振荡电路300中的反射镜电路300b，与构成电流控制振荡电路300的环形振荡器300a的各反相器连接，所以导通（ON）的电流单元的数量越多，流入各反相器的电流就越大，各反相器的延迟量越小，从而使电流控制振荡电路300中的振荡频率上升。 
在以往的电路中，输入代码转换时产生的假信号脉冲使振荡频率暂时性地变动，成为使波动特性恶化的原因。例如在上述表1中，如果在输入代码从“0111”变成“1000”之际，各电流单元的NMOS晶体管的开关动作产生偏移时，就不知道电流单元经过怎样的转变才导通（ON）。 
例如最糟糕时有可能从“0111”向“0000”变化，而且经过“1000” 这一转变，这时例如在用图7所示的专利文献1所述的结构的电流输出控制装置中，控制电流产生很大的变化，其结果在根据该控制电流进行频率振荡的振荡电路中，振荡频率就瞬间性地巨变。 
在本实施方式中，利用解码器100和电流单元电路200防止出现这种问题。 
例如在由图3所示的4行×4列的排列构成的电流单元电路200中，输入代码为“0111”时，解码器100如表1所示输出行代码“0011”、列代码“000”。 
这时在图3的电流单元电路200中，行代码row〈1〉及row〈0〉是“1”，排列在第1行和第2行的第1类型的电流单元1、5，作为开关元件动作的NMOS晶体管导通（ON），电流流动。 
另外，在排列在第1行的第2类型的各电流单元2～4中，行代码row〈1〉是“1”，经由OR电路，作为开关元件动作的NMOS晶体管导通（ON），电流流动。 
另外，在排列在第2行的各第3类型的电流单元6～8中，行代码row〈1〉也是“1”，列代码column〈2〉～column〈0〉为“0”，经由NOT电路后将“1”输入AND电路，所以作为开关元件动作的NMOS晶体管导通（ON），电流流动。 
与此相对，在排列在第3行和第4行的第1类型的电流单元9、13中，行代码row〈2〉和行代码row〈3〉是“0”，作为开关元件动作的NMOS晶体管成为截止（OFF），电流不流动。 
另外，在排列在第3行的第2类型的电流单元10～12中，行代码row〈3〉和行代码row〈2〉是“0” ，列代码column〈2〉～column〈0〉为“0”，所以作为开关元件动作的NMOS晶体管成为截止（OFF），电流不流动。 
另外，在排列在第4行的第3类型的电流单元14～16中，行代码row〈3〉也是“0”，列代码column〈2〉～column〈0〉的“0”即使用NOT电路翻转， AND电路的输出也成为低位，作为开关元件动作的NMOS晶体管成为截止（OFF），电流不流动。 
这样，与输入代码“0111”对应，电流单元1～16中的8个电流单元1～8成为导通（ON）状态。 
接着，输入代码从“0111”朝着“1000” 只转变1比特时，解码器100的输出如上述表1所示，行代码从“0011”变成“0111”，列代码则从“000”不变化地仍为“000”。 
这时，电流单元1～8由于去往作为开关元件动作的NMOS晶体管的栅极的输入没有变化，所以保持导通（ON）的状态。同样，电流单元13～16的输入也没有变化，所以保持截止状态。与此不同，电流单元9～12的输入发生变化。 
可是，输入有变化的电流单元9～12中，电流单元10～12由于行代码row〈3〉为“0”，行代码row〈2〉为“1”，列代码column〈2〉～〈0〉为“0”，所以去往作为开关元件动作的NMOS晶体管的栅极的输入没有变化，电流不流动。 
与此相对，只有电流单元9伴随着行代码row〈2〉变成“1”而向导通（ON）状态变化。其结果，与输入代码向“1000”转变之前（“0111”）相比，只有一个电流单元的电流增加。 
不局限于该例，依据本实施方式，就像输入代码从“0111”变成“1000”那样，输入代码发生1比特变化的相邻的输入代码转变时，由于从截止转变成为导通（或从导通转变成为截止）的电流单元始终只有1个，所以增减的控制电流值被控制成为只有一个电流单元的量。这样，就能够解决专利文献1中发生的开关时的时机不同的问题。 
此外，在以上讲述的例子中，使用排列成为4行×4列的电流单元进行讲述，但本发明并不局限于这种应用。 
例如如果是图4所示的电流单元排列部200a中的M行×N列排列的电流单元，所有的行的第1列全部使用第1类型的电流单元，其它的奇数行的电流单元使用第2类型，偶数行的电流单元使用第3类型的电流单元即可。 
就是说，在图4的电流单元排列部200a中，所有行的第1列全部使用两个NMOS晶体管200g、200h串联后构成的第1类型的电流单元，各奇数行（1，3，…）的第2列以后使用向第1类型的电流单元的结构中追加AND电路200i和OR电路200j的逻辑电路后构成的第2类型的电流单元，各偶数行（2，4，…）的第2列以后使用向第2类型的电流单元的结构中追加NOT电路200k后构成的第3类型的电流单元。 
这样，即使在图4所示的电流单元排列部200a中，也和图3所示的电流单元排列部200同样，第1类型的电流单元排列在所有行中的第1列，第2类型的电流单元排列在从第2列起的各奇数行，第3类型的电流单元排列在从第2列起的各偶数行。 
而且，解码器100将表1扩大地解码，以便使奇数行的列代码从LSB（最低位比特）起单调增加“1”的数， 直到全部导通（ON）为止，偶数行的列代码从MSB（最高位比特）起单调减少“1”的数，而且行代码在进行奇数行和偶数行的切换时，从LSB起单调增加“1”的数。 
这样，在具备图4所示的M行×N列的排列的电流单元的电流单元排列部200a中，输入代码进行1比特变化的相邻的输入代码转变时，从截止向导通转变（或从导通向截止转变）的电流单元就始终只有一个，增减的控制电流值被控制成为只有一个电流单元的量。 
此外，本实施方式中的电流输出控制装置，采用从外部输入解码器100的代码以1比特为单位变化，每当输入的代码变化1比特时，成为导通的电流单元电路200中的电流单元电路的数量只变化1的结构。但是，例如也可以采用每当输入比特代码变化1比特时，成为导通的电流单元电路200中的电流单元电路的数量只变化2的结构。 
将这种电流输出控制装置和如图1及图2所示的电流控制振荡电路300那样，按照使该电流输出控制装置变化的控制电流的增减情况改变振荡频率的电流控制振荡装置组合后，能够构成数字控制振荡装置。 
另外，作为数字控制振荡装置，可以取代电流控制振荡电路300那样的电流控制振荡装置，使用电流控制振荡电路构成。这时，设置按照该电流输出控制装置引起变化的控制电流的增减情况使电压值增减的电流电压转换电路，按照用该电流电压转换电路转换的电压值的增减，使电压控制振荡电路的振荡频率变化。 
另外，还可以使用这种数字控制振荡装置和对来自该数字控制振荡装置的输出信号的频率和基准输入信号的频率的相位加以比较的相位比较器（例如时间到数字转换器），构成数字PLL。 
另外，还可以使用这种数字控制振荡装置、对来自、该数字控制振荡装置的输出信号进行分频的分频器、以及对用分频器分频的输出信号（时钟信号）的频率和基准输入信号的频率的相位加以比较的相位比较器，构成频率合成器。 
另外，还可以使用这种数字控制振荡装置和对来自该数字控制振荡装置的输出信号的频率和基准输入信号的频率加以比较的频率比较器，构成数字FLL。 
进而，可以具备上述数字PLL或频率合成器或数字FLL中的至少某一个，并具备一个以上的周边电路以及使用输出的时钟信号控制周边电路的动作的中央处理装置，构成半导体装置，这些周边电路使用其具备的数字PLL或频率合成器或数字FLL中的某一个输出的时钟信号，进行规定的动作。 
图5示出具备图1所示的结构的数字控制振荡装置500（图中记为“DCO”）及相位比较器（图中记为“TDPD”）505的数字PLL501的结构，和具备该数字PLL501的半导体装置502的结构。 
在半导体装置502中设置一以上的n个周边电路5031～503n和中央处理装置504。这些周边电路5031～503n根据数字PLL501输出的时钟信号，进行规定的动作。中央处理装置504将PLL501输出的时钟信号作为系统时钟使用，控制各周边电路5031～503n的动作。此外，中央处理装置504还经由控制线506与数字PLL501连接，例如根据相位比较器505的比较结果生成输入代码，输入数字控制振荡装置500中的解码器（100）。 
这种半导体装置502可以在便携式电话、通信装置及个人计算机等电子设备中使用。 
此外在图5中，采用在中央处理装置504中根据相位比较器505的比较结果生成输入代码，输入数字控制振荡装置500中的解码器（100）的结构。但是例如也可以采用在数字控制振荡装置500内设置根据相位比较器505的比较结果生成输入代码后输入解码器（100）的逻辑电路的结构。 
图6表示图1中的数字控制振荡电路的本实施方式涉及的电流输出控制方法的动作步骤例，步骤601在解码器100中将输入代码转换成为行代码及列代码后，向电流单元电路200输出；步骤602在电流单元电路200中按照输入的行代码及列代码进行电流单元的导通截止控制，使控制电流的值增减。 
步骤603在电流控制振荡电路300中生成与由电流单元电路200增减了的控制电流对应的频率的时钟信号后输出。 
步骤604按照电流控制振荡电路300输出的时钟信号和基准时钟的频率比较结果，由中央处理装置生成输入代码，输入解码器100。 
综上所述，依据本实施方式，能够按照从外部输入的代码的变化，使输出的控制电流的电流值单调增加或单调减少。这样，可以避免使用该控制电流控制振荡频率的DCO等的波动特性的恶化。进而，还能够提高使用这种DCO的数字PLL或数字FLL以及使用该数字PLL或数字FLL的便携式电话等电子设备的性能。 
此外，本发明并不局限于使用各图讲述的实施方式例，在不违背其宗旨的范围内可以有各种变更。例如在本例中，如图3所示采用在矩阵上排列电流单元的结构。但是作为本实施方式的电流输出控制装置，也可以将各电流单元并列地排成一列，在解码器100中按照输入的代码的变化，生成单独地导通截止控制各电流单元的每一个的信号。 
另外在本例中，在电流单元的开关元件及恒电流源中，使用了N型的MOS晶体管。但是如果使解码器的逻辑翻转，也可以使用P型的MOS晶体管。这时，电流控制振荡电路（CCO）只要变更成为用N型MOS晶体管接收通过电流单元的P型MOS晶体管地流动的电流即可，不局限于附图所示的结构。 
另外在本例中，作为电流单元的电路结构使用第1类型～第3类型等3个例子，进行了讲述。但除此以外，例如也可以采用4个类型的电流单元的电路结构，并不局限于第1类型～第3类型等3个。 
另外，作为电流单元的电路结构，采用第1类型～第3类型等3个时，例如也可以使解码器的“1”和“0”相反，采用3种别的电路结构。 
另外在本实施方式中，使代码每次变化1比特，但是例如也可以每次变化2比特、3比特及4比特等，只要使其每次变化规定的比特即可，并不局限于使其每次变化1比特。 
另外在本实施方式中，采用生成数字信号后，向电流单元电路的每一个输入，以便随着输入的代码从最低位比特起依次成为高位（有效），使导通状态的电流单元电路的个数增多的结构。但是例如也可以取代最低位比特，随着从规定位置的比特起依次成为高位（有效），使导通状态的电流单元电路的个数增多地生成数字信号。 
另外作为比特，不是使高位有效、低位无效，而是使低位有效、高位无效后，还可以采用随着输入的代码从最低位比特起依次成为低位（有效），使导通状态的电流单元电路的个数增多，或者随着输入的代码从最高位比特起依次成为高位（无效），使导通状态的电流单元电路的个数减少地生成数字信号的结构。 
符号说明 
1、5、9、13 电流单元（第1类型）；2～4、10～12 电流单元（第2类型）；6～8、14～16 电流单元（第3类型）；100 解码器；200，200a 电流单元排列部（电流单元MATRIX电路）；200b，200c，200g，200h NMOS晶体管；200d，200i AND电路；200e，200j OR电路；200f，200k NOT电路；300 电流控制振荡电路（电流控制振荡电路（CCO））；300a 环形振荡器；300b 电流反射镜电路；500 数字控制振荡装置（DCO）；501 数字PLL；502 半导体装置；5031～503n 周边电路；504 中央处理装置；505 相位比较器（TDPD）；506 控制线；CLK 时钟信号；column〈0〉～〈n〉 列代码；Ic 控制电流；Io 电流端子（第1端子）；NMOSa、NMOSb NMOS晶体管；PMOSa、PMOSb PMOS晶体管；row〈0〉～〈M〉 行代码；VSS 接地端子（第2端子）。

Claims (12)

1. 一种电流输出控制装置，其中包括：
电流单元排列部，该电流单元排列部具有多个电流单元电路，这些电流单元电路在第1端子和第2端子之间分别并联连接，并且根据输入的信号切换导通截止状态，在截止状态中断开所述第1端子和所述第2端子之间，而且在导通状态中连接所述第1端子和所述第2端子，使流入所述第1端子和所述第2端子之间的电流增加；和
代码转换部，该代码转换部按照从外部输入的代码的变化，生成使导通状态的所述电流单元电路的数量变化的信号，输入所述电流单元电路的每一个。
2. 如权利要求1所述的电流输出控制装置，其中，
所述代码转换部生成所述信号，并向所述电流单元电路的每一个输入，以便使导通状态的所述电流单元电路的个数随着输入的所述代码从规定的位置起依次成为有效而增多。
3. 如权利要求1所述的电流输出控制装置，其中，
所述电流单元排列部，以M行×N列排列所述电流单元电路：
所述代码转换部生成所述信号，并向所述电流单元电路的每一个输入，以便随着输入的所述代码从最低位比特起依次成为有效，而从第1行起到第M行的顺序，使各行的所述电流单元电路的每一个，从第1列起到第N列为止地只使规定的个数依次导通。
4. 如权利要求3所述的电流输出控制装置，其中，
所述代码转换部具备解码器部，该解码器部将输入的所述代码转换成为M行的行代码信号和N列的列代码信号；
所述解码器部随着输入的所述代码从最低位比特起依次成为有效，而对于奇数行的列代码信号，使从最低位比特起依次成为有效的数量以规定数单位增加，直到全部成为有效为止，对于偶数行的列代码信号，使从最高位比特起依次成为有效的数量以所述规定数单位减少，对于行代码信号，在进行奇数行和偶数行的切换时，使有效的数从1个最低位比特起依次增加；
作为所述电流单元排列部的所述电流单元电路，具备：
M个第1类型的电流单元电路，各自具备第1晶体管和第2晶体管，该第1晶体管的漏极与所述第1端子连接、来自所述代码转换部的信号输入其栅极，该第2晶体管的漏极与所述第1晶体管的源极连接、源极与所述第2端子连接、栅极始终被施加偏置电压；
（M/2）×（N－1）个第2类型的电流单元电路，各自具备所述第1晶体管、所述第2晶体管、输出端与所述第1晶体管的栅极连接的OR电路、以及输出端与所述OR电路的一个输入端连接的AND电路；以及
（M/2）×（N－1）个第3类型的电流单元电路，各自具备所述第1晶体管、所述第2晶体管、输出端与所述第1晶体管的栅极连接的OR电路、输出端与所述OR电路的一个输入端连接的AND电路、以及输出端与所述AND电路的一个输入端连接的NOT电路，
在所有行的第1列配置所述M个第1类型的电流单元电路，将来自所述解码器部的M行的代码信号输入各个所述第1晶体管的栅极，
在每个奇数行第2列以后配置所述（M/2）×（N－1）个第2类型的电流单元电路，将来自所述解码器部的该行的代码信号输入各个所述AND电路的一个输入端，将该列的代码信号输入另一个输入端，将比该行高一位的行的代码信号输入各个所述OR电路的另一个输入端，
在每个偶数行第2列以后配置所述（M/2）×（N－1）个第3类型的电流单元电路，将来自所述解码器部的该行的代码信号输入各个所述AND电路的一个输入端，将该列的代码信号输入所述NOT电路的输入端，将比该行高一位的行的代码信号输入各个所述OR电路的另一个输入端。
5. 如权利要求1～4的任一项所述的电流输出控制装置，其中，
从所述外部输入的代码以1比特单位变化，每当所述代码变化1比特时，连接所述第1端子和所述第2端子的所述电流单元电路的数量只变化1。
6. 一种数字控制振荡装置，其中包括：
权利要求1～5的任一项所述的电流输出控制装置，和
电流控制振荡电路，该电流控制振荡电路按照所述电流输出控制装置变化的所述电流的增减，使时钟信号的振荡频率变化。
7. 一种数字控制振荡装置，其中包括：
权利要求1～5的任一项所述的电流输出控制装置；
电流电压转换电路，该电流电压转换电路按照所述电流输出控制装置变化的所述电流的增减，使电压值增减；和
电压控制振荡电路，该电压控制振荡电路按照所述转换电路引起的所述电压值的增减，使时钟信号的振荡频率变化。
8. 一种数字锁相环，其中包括：
权利要求6或7所述的数字控制振荡装置；和
相位比较器，该相位比较器对来自所述数字控制振荡装置的时钟信号的频率和基准输入信号的频率的相位加以比较。
9. 一种频率合成器，其中包括：
权利要求6或7所述的数字控制振荡装置；
分频器，该分频器对来自所述数字控制振荡装置的时钟信号进行分频；和
相位比较器，该相位比较器对用所述分频器分频的时钟信号的频率和基准输入信号的频率的相位加以比较。
10. 一种数字频率锁定环，其中包括：
权利要求6或7所述的数字控制振荡装置；和
频率比较器，该频率比较器对来自所述数字控制振荡装置的时钟信号的频率和基准输入信号的频率加以比较。
11. 一种电流输出控制方法，其中包含以下步骤：
按照从外部输入的代码的变化，生成使具有多个电流单元电路的电流单元排列部中的、导通状态的所述电流单元电路的数量变化的信号，并向所述电流单元电路的每一个输入，这些电流单元电路在第1端子和第2端子之间分别并联连接，并且根据输入的信号切换导通截止状态，在截止状态中断开所述第1端子和所述第2端子之间，而且在导通状态中连接所述第1端子和所述第2端子，使流入所述第1端子和所述第2端子之间的电流增加；以及
利用所述电流单元排列部，根据输入的所述信号，使导通状态的所述电流单元电路的数量变化。
12. 一种半导体装置，其中，
包括权利要求8所述的数字锁相环、权利要求9所述的频率合成器及权利要求10所述的数字频率锁定环中的至少某一个；同时包括：
一个以上的周边电路，这些周边电路使用从所具备的所述数字锁相环、所述频率合成器及所述数字频率锁定环中的某一个输出的时钟信号，进行规定的动作；以及
中央处理装置，该中央处理装置使用所述输出的时钟信号，控制所述周边电路的动作。
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