JP2013255072A - 電流出力制御装置、電流出力制御方法、デジタル制御発振装置、デジタルｐｌｌ、周波数シンセサイザ、デジタルｆｌｌ、及び半導体装置 - Google Patents

電流出力制御装置、電流出力制御方法、デジタル制御発振装置、デジタルｐｌｌ、周波数シンセサイザ、デジタルｆｌｌ、及び半導体装置 Download PDF

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Abstract

【課題】入力コードの変化に応じて、出力する制御電流の電流値を単調増加もしくは単調減少させることで、当該制御電流を用いて発振周波数を制御するＤＣＯ等のジッタ特性の悪化を回避させる。
【解決手段】第１の端子（電流源）と第２の端子（接地）との間に各々並列に接続され、オン動作により第１の端子と第２の端子とを接続して第１の端子と第２の端子間に流れる制御電流Ｉｃを増加させる複数の電流セル１〜１６を有する電流セル配列部２００と、外部から入力されるコードの変化に応じて、第１の端子と第２の端子とを接続する電流セル１〜１６の数を変化させるよう電流セル１〜１６のオンオフを制御する信号（行コード、列コード）を生成して電流セル配列部２００に入力するコード変換部（デコーダ１００）と、備えた電流出力制御装置。
【選択図】図１

Description

本発明は、入力されたコードの変化に応じて出力電流値を制御する電流出力制御装置、電流出力制御方法、デジタル制御発振装置、デジタルＰＬＬ、周波数シンセサイザ、デジタルＦＬＬ、及び半導体装置に係り、特に、入力コードの変化に対応して精度良く動作するのに好適な電流出力制御装置、電流出力制御方法、デジタル制御発振装置、デジタルＰＬＬ、周波数シンセサイザ、デジタルＦＬＬ、及び半導体装置に関するものである。
近年、携帯電話、通信装置、及びパーソナルコンピュータ等の電子機器では、ＰＬＬ（Phase Locked Loop）回路の制御信号をデジタル化したデジタルＰＬＬ回路が用いられている。デジタルＰＬＬ回路は、アナログ回路をデジタル回路に置換しているため、プロセスの進歩により省スペース化、及び省電力化が可能となる。
例えば、ＰＬＬで制御されるクロック信号は、マイクロプロセッサのシステムクロック信号として使用されている。そして、マイクロプロセッサを備えたマイクロコントローラ（以下マイコンともいう）の低消費電力（低消費電流）化が進んでおり、そのために、マイコンを間欠動作させる機会が増加している。このような間欠動作をアナログ方式のＰＬＬを用いて行う場合、一度ＰＬＬをオフするとチャージポンプの電荷が放電されてしまい、再度オンした際には、ゼロから容量をチャージする必要があり、低消費の妨げとなる。
デジタルＰＬＬに関しては、例えば、特許文献１，２等に開示されている。特許文献１，２においては、ＰＬＬ回路の制御信号を全てデジタル化したＡＤＰＬＬ（All Digital ＰＬＬ）回路が開示されている。
このようなＡＤＰＬＬは、発振回路の制御方法に関しても、従来のアナログＰＬＬと大きな違いがある。すなわち、アナログＰＬＬにおいては、基準クロックとの位相差分だけ電荷がチャージされた容量の電圧レベルによって発振周波数が定まる電圧制御型発振回路（ＶＣＯ：Voltage Controlled Oscillator）を用いるが、ＡＤＰＬＬでは、デジタルコードの入力値によって発振周波数が定まるデジタル制御発振装置（ＤＣＯ：Digital Controlled Oscillator）を用いるのが一般的である。
特開２００２−３３５１５５号公報 特開２０１１−２０５３３９号公報
ＡＤＰＬＬでは、ＤＣＯ（デジタル制御発振装置）の発振周波数の切り換えは、ＤＣＯに入力するコードを変換することで行なわれる。このような入力コードの変換は所定のクロックに基づいて行なわれる。
そのため、入力コードの変換時に、クロック周波数の変動によりグリッチ（不連続なノイズ）が発生した場合、ＤＣＯの発振周波数が変動してしまい、ジッタ特性（ここでは周波数の安定性）が悪化する。
例えば、特許文献１においては、ＩＤＡＣを用いて出力電流値を変化させて、電流制御発振回路の周波数を変化させている。具体的には、ＩＤＡＣとして、図７に示す構成のものを用いており、２のｎ乗で重み付けされたトランジスタをスイッチングすることで、各トランジスタとカレントミラー回路で接続されたリング発振回路の電流を制御して発振周波数を変化させている。
このような構成の回路では、トランジスタのチャネル幅（Ｗ）／チャネル長（Ｌ）や接続数によって重み付けされた各トランジスタに、発振周波数を切り換えるコードが入力される際に、各ビットの伝播時間の差や、スイッチのタイミングの違いによって生じるグリッチも入力される。
その結果、選択されるべきトランジスタではないトランジスタが選択されてしまう場合がある。この場合、出力される電流値が異常となり、当該電流値を用いたリング発振回路の発振周波数が不安定となってしまい、リング発振回路におけるジッタ特性の悪化の一因となる。
なお、デジタル値を切り換える際のグリッチを容量で取り去ってしまうとことも考えられるが、新規に容量を追加する必要があるため、回路の小型化及び低コスト化の観点から好ましいものではない。
また、特許文献２では、ＤＣＯにおいてＢｉｎａｒｙ制御型の周波数制御を行なう場合における問題、すなわち、上位ビットの変化点において、寄生容量やトランジスタ特性のズレなどの影響でスイッチングによるノイズが発生しやすいという問題を解決するために、８ビットの発振器制御ワードＯＴＷ［７：０］を、上位５ビットと下位３ビットに分割し、上位５ビットを５ビットのＢｉｎａｒｙ制御を行うためのＯＴＷｂ［７：３］に、下位３ビットを、Ｕｎａｒｙ制御を行うためのＯＴＷｕ［１３：０］に変換して、発振器の発振周波数を制御することが開示されている。
しかしながら、このような特許文献２の技術では、ＤＣＯの発振周波数を切り換える際にＤＣＯに入力する入力コードの変換時におけるグリッジの発生を回避することができず、ＤＣＯの発振周波数を不安定化させる場合がある。
本発明は、上記問題点を解決するためになされたものであり、ＤＣＯの発振周波数の切り換えに用いる制御電流の出力値を安定させ、ＤＣＯの発振周波数の切り換え時におけるジッタ特性の悪化を回避することを可能とすることを目的としている。
上記目的を達成するため、本発明の電流出力制御装置は、第１の端子と第２の端子との間に各々並列に接続されると共に、入力されたデジタル信号によりオンオフ状態が切り換えられ、オフ状態で前記第１の端子と前記第２の端子間を遮断し、かつオン状態で前記第１の端子と前記第２の端子とを接続して前記第１の端子と前記第２の端子間に流れる電流を増加させる電流セル回路を複数有する電流セル配列部と、外部から入力されるコードの変化に応じてオン状態の前記電流セル回路の数を変化させるデジタル信号を生成して前記電流セル回路の各々に入力するコード変換部と、備えている。
本発明によれば、外部から入力されるコードの変化に応じて、出力する制御電流の電流値を単調増加もしくは単調減少させているので、当該制御電流を用いて発振周波数を制御するＤＣＯ等のジッタ特性の悪化を回避させることができる。
実施の形態に係る電流出力制御装置を備えたデジタル制御発振装置の構成例を示すブロック図である。 実施の形態に係るデジタル制御発振装置における電流制御発振回路の回路構成例を示す回路図である。 実施の形態に係るデジタル制御発振装置における電流セル回路の回路構成例を示す回路図である。 実施の形態に係るデジタル制御発振装置における電流セル回路の他の回路構成例を示す回路図である。 実施の形態に係るデジタル制御発振装置を備えた半導体装置の構成例を示すブロック図である。 実施の形態に係る電流出力制御方法の処理動作例を示すフローチャートである。 従来の電流出力制御装置の回路構成例を示す回路図である。
以下、図を用いて本発明の実施の形態について説明する。図１は、本実施の形態に係る電流出力制御装置を備えたデジタル制御発振装置の構成を示しており、デコーダ１００、及び電流セル配列部（図中、「電流セルＭＡＴＲＩＸ回路」と記載）２００により電流出力制御装置を構成し、デコーダ１００、及び電流セル配列部２００を備えた電流出力制御装置に電流制御発振回路（図中、「電流制御発振回路（ＣＣＯ）」と記載）３００を接続することでデジタル制御発振装置が構成されている。
電流セル配列部２００は、電流制御発振回路３００におけるクロック信号（ＣＬＫ）の周波数制御に用いられる制御電流が流れる第１の端子と接地のための第２の端子との間に各々並列に接続され、オン動作により第１の端子と第２の端子とを接続して第１の端子と第２の端子との間に流れる制御電流を増加させる複数の電流セルを備えている。
デコーダ１００は、例えば、電流制御発振回路３００から出力されたクロック信号と予め定められた基準クロック信号との位相差を比較する位相比較器の出力結果に応じたコードを生成するロジック回路等の外部装置から入力されるコードの変化に応じて、電流セル配列部２００に備えられた、第１の端子と第２の端子とを接続する電流セルの数を変化させるよう電流セルのオンオフを制御するデジタル信号を生成して電流セル配列部２００に入力する。
また、電流セル配列部２００は、後述する図３及び図４で詳細に示されるように、電流セル回路をＭ行×Ｎ列（Ｍ，Ｎは１以上の整数）で配列して構成されている。
デコーダ１００は、入力されたコードが最下位ビットから順にハイ（有効）となるのに従って、１行目からＭ行目の順で、各行の電流セル回路の各々を１列目からＮ列目まで、または、Ｎ列目から１列目まで、所定の個数だけ順にオンさせるようデジタル信号を生成して電流セル配列部２００に入力する。
また、デコーダ１００は、入力されたビットコードが最上位ビットから順にロー（無効）となるのに従って、Ｍ行目から１行目の順で、各行の電流セル回路の各々をＮ列目から１列目まで、または、１列目からＮ列目まで、所定の個数だけ順にオフさせるようデジタル信号を生成して電流セル配列部２００に入力する。
以下、デジタル制御発振装置を構成するデコーダ１００、電流セル配列部２００、及び電流制御発振回路３００の詳細を説明する。
デコーダ１００は、入力されたコードをＮ列の列コードとＭ行の行コードに分けて変換して電流セル回路２００に出力し、電流セル回路２００は、デコーダ１００から出力されてきた列コードと行コードを入力して、各コードに応じた電流値の電流を生成して電流制御発振回路３００に入力し、電流制御発振回路３００は、電流セル回路２００で生成されて入力された電流の電流値に応じた周波数のクロック信号（ＣＬＫ）を生成して出力する。
電流制御発振回路３００は、ＣＣＯ（Current Controlled Oscillator）と呼ばれ、図２に示すように、電源ＶＤＤと接地間にＮＭＯＳトランジスタＮＭＯＳａ,ＮＭＯＳｂとＰＭＯＳトランジスタＰＭＯＳａ,ＰＭＯＳｂが接続されてリングオシレータ３００ａが構成されている。そして、リングオシレータ３００ａの各電流源として、カレントミラー回路３００ｂによって制御電流Ｉｃが分配されており、電流制御発振回路３００は、制御電流Ｉｃの値に応じた周波数のクロック信号ＣＬＫを生成して出力端から出力する。
電流セル配列部２００は、図３に例示する構成もしくは図４に電流セル配列部２００ａとして例示する構成となっており、多ｂｉｔ（ビット）のデジタル入力信号（列コード、行コード）がデコーダ１００から入力されると、入力信号に応じたセルのみがＯＮ（オン）となり、オンとなったセルの数に応じた制御電流Ｉｃが電流端子Ｉ０と接地端子ＶＳＳとの間に流れる。
図３に示す電流セル配列部２００は、４行×４列のマトリクス構成の配列であるが、このような配列に限るものではなく、図４に示す電流セル配列部２００ａのように、Ｍ行×Ｎ列のマトリクス構成として良い。なお、Ｍ＝Ｎであっても良い。
デコーダ１００は、電流セル配列部が例えば図３に示す４行×４列構成の電流セル配列部２００であれば、表１に示すようなデコードを行うことにより、出力コードで隣り合う行コード及び列コードが、入力コードに対して１ビットずつしか変化しないようなコードを生成して出力する。
Figure 2013255072
図３に示す電流セル配列部２００では、電流セルの構成として、論理回路の組み合わせの違いにより以下のように３種類のタイプに分けている。
ここでは、図３において破線の丸で囲んで示すように、２つのＮＭＯＳトランジスタ２００ｂ,２００ｃが直列に接続して構成された電流セル１，５，９，１３を第１タイプ（図中、「ＴＹＰＥ１」と記載）とし、また、第１タイプの電流セルの構成にＡＮＤ回路２００ｄとＯＲ回路２００ｅのロジック回路を追加した構成の電流セル２〜４，１０〜１２を第２タイプ（図中、「ＴＹＰＥ２」と記載）とし、さらに、第２タイプの電流セルの構成にＮＯＴ回路２００ｆを追加した構成の電流セル６〜８，１４〜１６を第３タイプ（図中、「ＴＹＰＥ３」と記載）とする。
図３及び図４に示すように、第１タイプの電流セルは全ての行における１列目に配列され、第２タイプの電流セルは、２列目からの各奇数行（図３の１，３行）に配列され、第３タイプの電流セルは、２列目からの各偶数行（図３の２，４行）に配置されている。
すなわち、２列目からは、第２タイプの電流セルと第３タイプの電流セルが配列され、１，３行目等の奇数行においては、第１列目の第１タイプの電流セルと第２列目からの第２タイプの電流セルとが配列され、２，４行目等の偶数行においては、第１列目の第１タイプの電流セルと第２列目からの第３タイプの電流セルとが配列されている。
そして、図３に示すように、１列目に配置された第１タイプの各電流セル１，５，９，１３は、２つのＮＭＯＳトランジスタが直列に接続して構成され、制御電流（すなわち第１の端子）側のＮＭＯＳトランジスタのゲートが、デコーダ１００から出力される各行のコードデータ（ｒｏｗ＜０＞〜＜３＞）が入力される行コード線に接続され、接地（すなわち第２の端子）側のＮＭＯＳトランジスタのゲートにはバイアス電圧ｂｉａｓが入力されている。
また、奇数行に配置された第２タイプの電流セル２〜４，１０〜１２は、制御電流側のＮＭＯＳトランジスタのゲートにＯＲ回路の出力端が接続され、ＯＲ回路の一方の入力端にＡＮＤ回路の出力端が接続されている。
そして、第１行目に配列された第２タイプの電流セル２〜４では、ＡＮＤ回路の一方の入力端が当該行（第１行目）の行コード（ｒｏｗ＜０＞）が入力される行コード線に接続され、ＡＮＤ回路の他方の入力端が、デコーダ１００からの列コードデータが入力される列コード線における当該列の列コード（ｃｏｌｕｍｎ＜０＞〜＜２＞）が入力される列コード線に接続され、ＯＲ回路の他方の入力端が、当該行の１つ上位の偶数行の行コード（ｒｏｗ＜１＞）が入力される行コード線に接続されている。
同様に、第３行目に配列された第２タイプの電流セル１０〜１２では、ＡＮＤ回路の一方の入力端が当該行（第３行目）の行コード（ｒｏｗ＜２＞）が入力される行コード線に接続され、ＡＮＤ回路の他方の入力端が、当該列の列コード（ｃｏｌｕｍｎ＜０＞〜＜２＞）が入力される列コード線に接続され、ＯＲ回路の他方の入力端が、当該行の１つ上位の偶数行の行コード（ｒｏｗ＜３＞）が入力される行コード線に接続されている。
また、偶数行に配置された第３タイプの電流セル６〜８，１４〜１６は、制御電流側のＮＭＯＳトランジスタのゲートにＯＲ回路の出力端が接続され、ＯＲ回路の一方の入力端にＡＮＤ回路の出力端が接続され、ＡＮＤ回路の一方の入力端にＮＯＴ回路が接続されている。
そして、第２行目に配列された第３タイプの電流セル６〜８では、ＡＮＤ回路の一方の入力端が当該行（第２行目）の行コード（ｒｏｗ＜１＞）が入力される行コード線に接続され、ＡＮＤ回路の他方の入力端が、ＮＯＴ回路を介して、当該列の列コード（ｃｏｌｕｍｎ＜０＞〜＜２＞）が入力される列コード線に接続され、ＯＲ回路の他方の入力端が、当該行の１つ上位の奇数行である行コード（ｒｏｗ＜２＞）が入力される行コード線に接続されている。
また、第４行目に配列された第３タイプの電流セル１４〜１６では、ＡＮＤ回路の一方の入力端が当該行（第４行目）の行コード（ｒｏｗ＜３＞）が入力される行コード線に接続され、ＡＮＤ回路の他方の入力端が、ＮＯＴ回路を介して、当該列の列コード（ｃｏｌｕｍｎ＜０＞〜＜２＞）が入力される列コード線に接続され、ＯＲ回路の他方の入力端は、接地電圧（グラウンド）に接続されている。
以下、このような電流セル構成からなる電流セル回路２００の動作について説明する。
まず、デコーダ１００にコードが入力されると、上述の表１に示すようなコードに変換されて行コード（ｒｏｗ＜０＞〜＜３＞）及び列コード（ｃｏｌｕｍｎ＜０＞〜＜２＞）が出力される。変換された行コード及び列コードは、電流セル回路２００に入力され、電流セル回路２００においては、入力されたコードに応じた個数の電流セルがＯＮ（オン）する。
電流セル回路２００における各電流セル１〜１６は、図２に示す電流制御発振回路３００におけるカレントミラー回路３００ｂを通して、電流制御発振回路３００のリングオシレータ３００ａを構成する各インバータに接続されているため、ＯＮ（オン）する電流セルの数が多いほど各インバータに流れる電流が増え、各インバータの遅延量が少なくなり、電流制御発振回路３００における発振周波数が上昇する。
従来の回路では、入力コードの変換時に生じるグリッチが一時的に発振周数を変動させ、ジッタ特性を悪化させる原因になっていた。例えば、上述の表１において、入力コードが「０１１１」から「１０００」に変動する際、各電流セルのＮＭＯＳトランジスタのスイッチング動作にずれが生じると、どのような遷移を経て電流セルがＯＮ（オン）するか分からない。
例えば、最悪の場合「０１１１」から「００００」へ、そして「１０００」という遷移を経る可能性があり、その際、例えば、図７で示した特許文献１に記載の構成の電流出力制御装置では制御電流が大きく変化してしまい、その結果、当該制御電流に基づいた周波数の発振を行なう発振回路において、瞬間的に発振周波数が大きく変動してしまう。
本実施の形態では、デコーダ１００と電流セル回路２００によって、このような問題が発生することを防いでいる。
例えば、図３に示す４行×４列の配列からなる電流セル回路２００では、入力コードが「０１１１」の場合、デコーダ１００は、表１に示す通り、行コード「００１１」、列コード「０００」を出力する。
この場合、図３の電流セル回路２００においては、行コードｒｏｗ＜１＞及びｒｏｗ＜０＞は「１」であり、第１行目と第２行目に配列された第１タイプの電流セル１，５では、スイッチング素子として動作するＮＭＯＳトランジスタがＯＮ（オン）して電流が流れる。
また、第１行目に配列された第２タイプの各電流セル２〜４では、行コードｒｏｗ＜１＞が「１」であり、ＯＲ回路を介して、スイッチング素子として動作するＮＭＯＳトランジスタがＯＮ（オン）して電流が流れる。
また、第２行目に配列された各第３タイプの電流セル６〜８においても、行コードｒｏｗ＜１＞が「１」、列コードｃｏｌｕｍｎ＜２＞〜ｃｏｌｕｍｎ＜０＞が「０」でＮＯＴ回路を介して「１」がＡＮＤ回路に入力されるので、スイッチング素子として動作するＮＭＯＳトランジスタがＯＮ（オン）して電流が流れる。
これに対して、第３行目と第４行目に配列された第１タイプの電流セル９，１３では、行コードｒｏｗ＜２＞と行コードｒｏｗ＜３＞が「０」であり、スイッチング素子として動作するＮＭＯＳトランジスタがＯＦＦ（オフ）となり電流が流れない。
また、第３行目に配列された第２タイプの電流セル１０〜１２では、行コードｒｏｗ＜３＞と行コードｒｏｗ＜２＞が「０」であり、列コードｃｏｌｕｍｎ＜２＞〜ｃｏｌｕｍｎ＜０＞が「０」であるので、スイッチング素子として動作するＮＭＯＳトランジスタがＯＦＦ（オフ）となり電流が流れない。
また、第４行目に配列された第３タイプの電流セル１４〜１６においても、行コードｒｏｗ＜３＞が「０」であり、列コードｃｏｌｕｍｎ＜２＞〜ｃｏｌｕｍｎ＜０＞の「０」がＮＯＴ回路で反転されても、ＡＮＤ回路の出力はローとなり、スイッチング素子として動作するＮＭＯＳトランジスタがＯＦＦ（オフ）となり電流が流れない。
このようにして、入力コード「０１１１」に対応して、電流セル１〜１６のうちの８個の電流セル１〜８がＯＮ（オン）状態となる。
次に、入力コードが「０１１１」から「１０００」へ１ビット分だけ遷移した場合、デコーダ１００の出力は、上述の表１に示すように、行コードが「００１１」から「０１１１」と遷移するが、列コードは「０００」から「０００」と変化がない。
この場合、電流セル１〜８に関しては、スイッチング素子として動作するＮＭＯＳトランジスタのゲートへの入力に変化が無いためＯＮ（オン）の状態を保つ。同様に、電流セル１３〜１６に関しても、入力に変化がなくＯＦＦ状態を保つ。これに対して、電流セル９〜１２に関しては、入力に変化が生じている。
しかしながら、入力に変化のある電流セル９〜１２のうち、電流セル１０〜１２は、行コードｒｏｗ＜３＞が「０」で、行コードｒｏｗ＜２＞が「１」、列コードｃｏｌｕｍｎ＜２＞〜＜０＞が「０」であるので、スイッチング素子として動作するＮＭＯＳトランジスタのゲートへの入力に変化は無く、電流は流れない。
これに対して、電流セル９のみが、行コードｒｏｗ＜２＞が「１」に変化するのに伴い、ＯＮ（オン）状態へと変化する。この結果、入力コード「１０００」への遷移前（「０１１１」）と比較して、電流セル１個分だけの電流が増加することになる。
この例に限らず、本実施の形態によれば、入力コードが「０１１１」から「１０００」といったように、入力コードが１ビット変化する隣り合う入力コードの遷移時には、ＯＦＦからＯＮ（またはＯＮからＯＦＦ）へと遷移する電流セルは常に１つのみであるため、増減する制御電流値は、１つの電流セル分だけに制御されている。このことにより、特許文献１において発生するスイッチング時のタイミング問題を解消することが出来る。
なお、上述の説明の例では、４行×４列に配列された電流セルを用いて説明したが、本発明はこれに限らず適用することが可能である。
例えば、図４に示す電流セル配列部２００ａにおけるＭ行×Ｎ列の配列の電流セルであれば、全ての行の１列目は全て第１タイプの電流セルを用い、その他の奇数行の電流セルは第２タイプ、偶数行の電流セルは第３タイプの電流セルを用いれば良い。
すなわち、図４の電流セル配列部２００ａにおいては、全ての行の１列目は全て、２つのＮＭＯＳトランジスタ２００ｇ,２００ｈが直列に接続して構成された第１タイプの電流セルを用い、各奇数行（１，３，…）の２列目以降は、第１タイプの電流セルの構成にＡＮＤ回路２００ｉとＯＲ回路２００ｊのロジック回路を追加した構成の第２タイプの電流セルを用い、各偶数行（２，４，…）の２列目以降は、第２タイプの電流セルの構成にＮＯＴ回路２００ｋを追加した構成の第３タイプの電流セルを用いる。
このように、図４に示す電流セル配列部２００ａにおいても、図３に示す電流セル配列部２００と同様に、第１タイプの電流セルは全ての行における１列目に配列され、第２タイプの電流セルは、２列目からの各奇数行に配列され、第３タイプの電流セルは、２列目からの各偶数行に配置されている。
そして、デコーダ１００は、表１を拡張させて、奇数行の列コードは、全てＯＮ（オン）するまではＬＳＢ（最下位ビット）から「１」の数を単調に増加させ、偶数行の列コードは、ＭＳＢ（最上位ビット）から「１」の数を単調に減少させ、そして、行コードは、奇数行と偶数行の切り換わり時に、「１」の数がＬＳＢから単調に増加するようデコードする。
これにより、図４に示すＭ行×Ｎ列の配列の電流セルを備えた電流セル配列部２００ａにおいても、入力コードが１ビット変化する隣り合う入力コードの遷移時には、ＯＦＦからＯＮ（またはＯＮからＯＦＦ）へと遷移する電流セルは常に１つのみとなり、増減する制御電流値は、１つの電流セル分だけに制御される。
なお、本実施の形態における電流出力制御装置では、デコーダ１００に外部から入力されるコードは１ビット単位で変化し、入力されたコードが１ビット変化する毎に、オンとなる電流セル回路２００における電流セル回路の数が１だけ変化する構成としているが、例えば、入力ビットコードが１ビット変化する毎に、オンとなる電流セル回路２００における電流セル回路の数が２だけ変化する構成とすることでも良い。
このような電流出力制御装置を、図１及び図２に示す電流制御発振回路３００のように、当該電流出力制御装置が変化させた制御電流の増減に応じて発振周波数を変化させる電流制御発振装置と組み合わせることにより、デジタル制御発振装置を構成することができる。
また、デジタル制御発振装置としては、電流制御発振回路３００のような電流制御発振装置の代わりに、電圧制御発振回路を用いて構成することができる。この場合、当該電流出力制御装置により変化した制御電流の増減に応じて電圧値を増減させる電流電圧変換回路を設けて、当該電流電圧変換回路で変換された電圧値の増減に応じて電圧制御発振回路の発振周波数を変化させる。
また、このようなデジタル制御発振装置と、当該デジタル制御発振装置からの出力信号の周波数と基準入力信号の周波数の位相比較を行なう位相比較器（例えばタイムツーデジタルコンバータ）を用いることにより、デジタルＰＬＬを構成することができる。
また、このようなデジタル制御発振装置と、デジタル制御発振装置からの出力信号を分周する分周器と、分周器で分周された出力信号（クロック信号）の周波数と基準入力信号の周波数の位相比較を行なう位相比較器と、を用いることで周波数シンセサイザを構成することができる。
また、このようなデジタル制御発振装置と、当該デジタル制御発振装置からの出力信号の周波数と基準入力信号の周波数の比較を行なう周波数比較器と、を用いることでデジタルＦＬＬを構成することができる。
さらに、上述のデジタルＰＬＬ、または、周波数シンセサイザ、あるいは、デジタルＦＬＬの少なくともいずれか１つを備え、備えたデジタルＰＬＬ、または、周波数シンセサイザ、あるいは、デジタルＦＬＬのいずれかから出力されるクロック信号を用いて所定の動作を行なう１以上の周辺回路と、出力されるクロック信号を用いて周辺回路の動作を制御する中央処理装置とを備えることにより、半導体装置を構成することができる。
図５は、図１に示す構成のデジタル制御発振装置５００（図中、「ＤＣＯ」と記載）及び位相比較器（図中、「ＴＤＰＤ」と記載）５０５を備えたデジタルＰＬＬ５０１の構成と、当該デジタルＰＬＬ５０１を備えた半導体装置５０２の構成を示している。
半導体装置５０２には、デジタルＰＬＬ５０１から出力されるクロック信号に基づいて所定の動作を行なう１以上ｎ個の周辺回路５０３１〜５０３ｎと、デジタルＰＬＬ５０１から出力されるクロック信号をシステムクロックとして用いて各周辺回路５０３１〜５０３ｎの動作を制御する中央処理装置５０４とが設けられている。なお、中央処理装置５０４は、制御線５０６を介してデジタルＰＬＬ５０１に接続されており、例えば位相比較器５０５の比較結果に基づいて入力コードを生成して、デジタル制御発振装置５００におけるデコーダ（１００）に入力する。
このような半導体装置５０２は、携帯電話、通信装置、及びパーソナルコンピュータ等の電子機器で用いられる。
なお、図５では、中央処理装置５０４において、位相比較器５０５の比較結果に基づく入力コードを生成してデジタル制御発振装置５００におけるデコーダ（１００）に入力する構成としているが、例えば、デジタル制御発振装置５００内に、位相比較器５０５の比較結果に基づく入力コードを生成してデコーダ（１００）に入力するロジック回路を設ける構成としても良い。
図６は、図１におけるデジタル制御発振回路の本実施の形態に係る電流出力制御方法の動作手順例を示しており、ステップ６０１では、デコーダ１００において、入力コードを行コード及び列コードに変換して電流セル回路２００に出力し、ステップ６０２では、電流セル回路２００において、入力された行レコード及び列レコードに応じて電流セルのオンオフ制御を行ない、制御電流の値を増減させる。
ステップ６０３では、電流制御発振回路３００において、電流セル回路２００により増減された制御電流に応じた周波数のクロック信号を生成して出力する。
ステップ６０４では、電流制御発振回路３００から出力されたクロック信号と基準クロックとの周波数比較結果に応じて中央処理装置により入力コードを生成して、デコーダ１００に入力する。
以上、説明したように、本実施の形態によれば、外部から入力されるコードの変化に応じて、出力する制御電流の電流値を単調増加もしくは単調減少させている。これにより、当該制御電流を用いて発振周波数を制御するＤＣＯ等のジッタ特性の悪化を回避することができる。さらに、このようなＤＣＯを用いたデジタルＰＬＬまたはデジタルＦＬＬ、及び当該デジタルＰＬＬまたはデジタルＦＬＬを用いた携帯電話等の電子機器の性能の向上を図ることができる。
なお、本発明は、各図を用いて説明した実施の形態例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。例えば、本例では、図３に示すように、電流セルをマトリクス上に配列した構成としているが、本実施の形態の電流出力制御装置として、各電流セルを１列で並列に並べ、デコーダ１００において、入力されるコードの変化に応じて各電流セルの各々を個別にオンオフ制御する信号を生成することでも良い。
また、本例では、電流セルのスイッチ素子及び定電流源にはＮ型のＭＯＳトランジスタを用いたが、デコーダの論理を反転させればＰ型のＭＯＳトランジスタを用いてもかまわない。その際、電流制御発振回路（ＣＣＯ）は、電流セルのＰ型ＭＯＳトランジスタを通して流れる電流をＮ型ＭＯＳトランジスタで受けるように変更すれば良く、図に示される構成に限定されるものではない。
また、本例では、電流セルの回路構成として第１タイプ〜第３タイプの３つの例を用いて説明したが、それ以外、例えば４つのタイプの電子セルの回路構成としても良く、第１タイプ〜第３タイプの３つに限定されるものではない。
また、電流セルの回路構成として第１タイプ〜第３タイプの３つとした場合であって、例えば、デコードの「１」と「０」を逆にすることで、３種類で別の回路構成とすることでも良い。
また、本実施の形態では、１ビットずつ変化させているが、例えば、２ビット、３ビット、及び４ビット等、所定のビットずつ変化させる等でも良く、１ビットずつ変化させることに限定されるものではない。
また、本実施の形態では、入力されたコードが最下位ビットから順にハイ（有効）となるのに従って、オン状態の電流セル回路の個数が多くなるようにデジタル信号を生成して電流セル回路の各々に入力する構成としているが、例えば、最下位ビットの代わりに、所定位置のビットから順にハイ（有効）となるのに従って、オン状態の電流セル回路の個数が多くなるようにデジタル信号を生成することでも良い。
また、ビットとしてハイを有効、ローを無効とするのではなく、ローを有効、ハイを無効とすることにより、入力されたコードが最下位ビットから順にロー（有効）となるのに従って、オン状態の電流セル回路の個数が多くなるよう、また、入力されたコードが最上位ビットから順にハイ（無効）となるのに従ってオン状態の電流セル回路の個数が少なくなるよう、デジタル信号を生成する構成とすることでも良い。
１，５，９，１３ 電流セル（第１タイプ）
２〜４，１０〜１２ 電流セル（第２タイプ）
６〜８，１４〜１６ 電流セル（第３タイプ）
１００ デコーダ
２００，２００ａ 電流セル配列部（電流セルＭＡＴＲＩＸ回路）
２００ｂ，２００ｃ,２００ｇ，２００ｈ ＮＭＯＳトランジスタ
２００ｄ,２００ｉ ＡＮＤ回路
２００ｅ,２００ｊ ＯＲ回路
２００ｆ,２００ｋ ＮＯＴ回路
３００ 電流制御発振回路（電流制御発振回路（ＣＣＯ））
３００ａ リングオシレータ
３００ｂ カレントミラー回路
５００ デジタル制御発振装置（ＤＣＯ）
５０１ デジタルＰＬＬ
５０２ 半導体装置
５０３１〜５０３ｎ 周辺回路
５０４ 中央処理装置
５０５ 位相比較器（ＴＤＰＤ）
５０６ 制御線
ＣＬＫ クロック信号
ｃｏｌｕｍｎ＜０＞〜＜Ｎ＞ 列コード
Ｉｃ 制御電流
Ｉ０ 電流端子（第１の端子）
ＮＭＯＳａ,ＮＭＯＳｂ ＮＭＯＳトランジスタ
ＰＭＯＳａ,ＰＭＯＳｂ ＰＭＯＳトランジスタ
ｒｏｗ＜０＞〜＜Ｍ＞ 行コード
ＶＳＳ 接地端子（第２の端子）

Claims (12)

  1. 第１の端子と第２の端子との間に各々並列に接続されると共に、入力された信号によりオンオフ状態が切り換えられ、オフ状態で前記第１の端子と前記第２の端子間を遮断し、オン状態で前記第１の端子と前記第２の端子とを接続して前記第１の端子と前記第２の端子間に流れる電流を増加させる電流セル回路を複数有する電流セル配列部と、
    外部から入力されるコードの変化に応じてオン状態の前記電流セル回路の数を変化させる信号を生成して前記電流セル回路の各々に入力するコード変換部と、
    備えた電流出力制御装置。
  2. 前記コード変換部は、入力された前記コードが所定の位置から順に有効となるのに従って、オン状態の前記電流セル回路の個数が多くなるように前記信号を生成して前記電流セル回路の各々に入力する
    請求項１記載の電流出力制御装置。
  3. 前記電流セル配列部は、前記電流セル回路をＭ行×Ｎ列で配列し、
    前記コード変換部は、入力された前記コードが最下位ビットから順に有効となるのに従って、１行目からＭ行目の順で、各行の前記電流セル回路の各々を１列目からＮ列目まで所定の個数だけ順にオンさせるよう前記信号を生成して前記電流セル回路の各々に入力する
    請求項１記載の電流出力制御装置。
  4. 前記コード変換部は、入力された前記コードを、Ｍ行の行コード信号とＮ列の列コード信号に変換するデコーダ部を備え、
    前記デコーダ部は、入力された前記コードが最下位ビットから順に有効となるのに従って、奇数行の列コード信号に対しては、全て有効となるまで最下位ビットから順に有効の数を所定数単位で増加させ、偶数行の列コード信号に対しては、最上位ビットから順に有効の数を前記所定数単位で減少させ、行コード信号に対しては、奇数行と偶数行の切り換わり時に、有効の数を１つ最下位ビットから順に増加させ、
    前記電流セル配列部の前記電流セル回路として、
    ドレインが前記第１の端子に接続され、ゲートに前記コード変換部からの信号が入力される第１のトランジスタと、ドレインが前記第１のトランジスタのソースに接続され、ソースが前記第２の端子に接続され、ゲートに常時バイアス電圧が付加される第２のトランジスタとを備えたＭ個の第１タイプの電流セル回路と、
    前記第１のトランジスタ、前記第２のトランジスタ、前記第１のトランジスタのゲートに出力端が接続されたＯＲ回路、及び前記ＯＲ回路の一方の入力端に出力端が接続されたＡＮＤ回路を備えた（Ｍ／２）×（Ｎ−１）個の第２タイプの電流セル回路と、
    前記第１のトランジスタ、前記第２のトランジスタ、前記第１のトランジスタのゲートに出力端が接続されたＯＲ回路、前記ＯＲ回路の一方の入力端に出力端が接続されたＡＮＤ回路、及び前記ＡＮＤ回路の一方の入力端に出力端が接続されたＮＯＴ回路を備えた（Ｍ／２）×（Ｎ−１）個の第３タイプの電流セル回路と、を備え、
    前記Ｍ個の第１タイプの電流セル回路を全行の第１列目に配置して、各々の前記第１のトランジスタのゲートに前記デコーダ部からのＭ行のコード信号を入力し、
    前記（Ｍ／２）×（Ｎ−１）個の第２タイプの電流セル回路を、奇数行ごと第２列目以降に配置して、各々の前記第ＡＮＤ回路の一方の入力端に前記デコーダ部からの当該行のコード信号を入力して他方の入力端に当該列のコード信号を入力し、各々の前記ＯＲ回路の他方の入力端に当該行より１つ上位の行のコード信号を入力し、
    前記（Ｍ／２）×（Ｎ−１）個の第３タイプの電流セル回路を、偶数行ごと第２列目以降に配置して、各々の前記第ＡＮＤ回路の一方の入力端に前記デコーダ部からの当該行のコード信号を入力して前記ＮＯＴ回路の入力端に当該列のコード信号を入力し、各々の前記ＯＲ回路の他方の入力端に当該行より１つ上位の行のコード信号を入力する
    請求項３記載の電流出力制御装置。
  5. 前記外部から入力されるコードは１ビット単位で変化し、前記コードが１ビット変化する毎に、前記第１の端子と前記第２の端子とを接続する前記電流セル回路の数が１だけ変化する
    請求項１から請求項４のいずれか１項に記載の電流出力制御装置。
  6. 請求項１から請求項５のいずれか１項に記載の電流出力制御装置と、
    前記電流出力制御装置が変化させた前記電流の増減に応じてクロック信号の発振周波数を変化させる電流制御発振回路と、
    を備えたデジタル制御発振装置。
  7. 請求項１から請求項５のいずれか１項に記載の電流出力制御装置と、
    前記電流出力制御装置が変化させた前記電流の増減に応じて電圧値を増減させる電流電圧変換回路と、
    前記変換回路による前記電圧値の増減に応じてクロック信号の発振周波数を変化させる電圧制御発振回路と、
    を備えたデジタル制御発振装置。
  8. 請求項６または請求項７記載のデジタル制御発振装置と、
    前記デジタル制御発振装置からのクロック信号の周波数と基準入力信号の周波数の位相比較を行なう位相比較器と、
    を備えたデジタルＰＬＬ。
  9. 請求項６または請求項７記載のデジタル制御発振装置と、
    前記デジタル制御発振装置からのクロック信号を分周する分周器と、
    前記分周器で分周されたクロック信号の周波数と基準入力信号の周波数の位相比較を行なう位相比較器と、
    を備えた周波数シンセサイザ。
  10. 請求項６または請求項７記載のデジタル制御発振装置と、
    前記デジタル制御発振装置からのクロック信号の周波数と基準入力信号の周波数の比較を行なう周波数比較器と、
    を備えたデジタルＦＬＬ。
  11. 第１の端子と第２の端子との間に各々並列に接続されると共に、入力された信号によりオンオフ状態が切り換えられ、オフ状態で前記第１の端子と前記第２の端子間を遮断し、オン状態で前記第１の端子と前記第２の端子とを接続して前記第１の端子と前記第２の端子間に流れる電流を増加させる電流セル回路を複数有する電流セル配列部における、オン状態の前記電流セル回路の数を、外部から入力されるコードの変化に応じて変化させる信号を生成して前記電流セル回路の各々に入力するステップと、
    前記電流セル配列部により、入力された前記信号に基づいて、オン状態の前記電流セル回路の数を変化させるステップと、
    を含む電流出力制御方法。
  12. 請求項８記載のデジタルＰＬＬ、請求項９記載の周波数シンセサイザ、及び請求項１０記載のデジタルＦＬＬの少なくともいずれか１つを備えると共に、
    備えた前記デジタルＰＬＬ、前記周波数シンセサイザ、及び前記デジタルＦＬＬのいずれかから出力されたクロック信号を用いて所定の動作を行なう１以上の周辺回路と、
    前記出力されたクロック信号を用いて前記周辺回路の動作を制御する中央処理装置と、
    を備えた半導体装置。
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