CN104734694B - 一种时钟相位校正电路 - Google Patents

Abstract

本发明属于时钟校正技术领域，提供了一种时钟相位校正电路。该电路是由译码电路对目标相位的数字表达信号进行编译，得到相应的数字控制信号，该数字控制信号控制电流合成电路输出相应的偏置电压，相位合成电路接收参考时钟，并在偏置电压的调控下合成所需的时钟相位。由于是采用数字控制信号实现时钟校正，从而可方便及任意角度调节校正采样时钟，并构建各种数据时钟恢复方案，简化了系统设计复杂度，相对于现有技术，避免了采用锁相环的模拟器件，提高了时钟提取或补偿的精确度，从而可提高通信信号的传输质量和传输速度，特别适用于高速串行通信系统中对时钟信号的提取或校正。

Description

一种时钟相位校正电路

技术领域

本发明属于时钟校正技术领域，尤其涉及一种时钟相位校正电路。

背景技术

目前，在数据通信系统中，随着数据传输速率的逐步提高，采样时钟的同步传递越来越困难，这就需要将时钟信号通过特殊的编码方式嵌入到数据信号中。因此，当前的高速串行通信系统的接口电路（如：PCIE接口电路、USB接口电路）中，均使用一组差分线来同时传输时钟信号和数据信号。

为了从数据信号中提取时钟信号，现有技术提供了一种时钟与数据恢复系统，该系统是使用锁相环直接从数据信号中提取恢复出时钟信号。具体来说，该系统包括一锁相环，该锁相环包括鉴相器、鉴频器、滤波器、压控振荡器、分频器和数据恢复定时器；分频器对系统恢复得到的时钟信号进行分频处理，鉴频器比较参考时钟与分频器输出的时钟信号，并产生一误差信号，该误差信号经过滤波器产生一控制电压，该控制电压使得压控振荡器的频率振荡在预设频率并输出系统恢复得到的时钟信号，之后鉴相器比较输入的数据信号与系统恢复得到的时钟信号相位关系，当数据信号与系统恢复得到的时钟信号相位锁定时，数据恢复定时器对数据信号进行恢复。

但前述系统在实际工作过程中，由于锁相环采用的滤波器为模拟滤波器，因而恢复得到的时钟信号会由于滤波器的模拟特性存在一定程度的偏差抖动，同时锁相环中各器件的失配、工艺偏差等因素，也会造成恢复得到的时钟信号存在偏差。当数据信号的传输速率较低时，此类偏差一般是可以接受的，但当数据信号的传输速率达到GHZ以上时，整个数据信号的宽度缩小到几百ps，例如，对PCIE2.0接口电路，其传输的数据信号的宽度仅为400ps，此时，失配和抖动带来的影响难以忽略。

发明内容

本发明实施例的目的在于提供一种时钟相位校正电路，旨在解决现有高速串行通信系统采用的时钟与数据恢复系统是使用锁相环直接从数据信号中提取恢复出时钟信号，其由于锁相环本身的原因而使得恢复得到的时钟信号存在偏差的问题。

本发明实施例是这样实现的，一种时钟相位校正电路，所述时钟相位校正电路包括：

译码电路，用于对所需得到的目标相位的数字表达信号进行编译后，拆分得到高位控制信号、中位控制信号和低位控制信号；

电流合成电路，用于在所述中位控制信号的控制下生成第一电流、第二电流和第三电流，之后在所述低位控制信号的控制下对所述第一电流按照权重进行组合，之后在所述高位控制信号的控制下选择偏置通道，并将组合后的电流与所述第二电流合成后转换得到第一偏置电压、将组合后的电流与所述第三电流合成后转换得到第二偏置电压，所述第一偏置电压与所述第二偏置电压为一对差分信号；

相位合成电路，用于接收具有不同时钟相位的参考时钟，并根据所述第一偏置电压和所述第二偏置电压，对相应时钟相位的参考时钟进行放大后，输出相位校正后的时钟信号。

本发明实施例提供的时钟相位校正电路是由译码电路对目标相位的数字表达信号进行编译，得到相应的数字控制信号，该数字控制信号控制电流合成电路输出相应的偏置电压，相位合成电路接收参考时钟，并在偏置电压的调控下合成所需的时钟相位。由于是采用数字控制信号实现时钟校正，从而可方便及任意角度调节校正采样时钟，并构建各种数据时钟恢复方案，简化了系统设计复杂度，相对于现有技术，避免了采用锁相环的模拟器件，提高了时钟提取或补偿的精确度，从而可提高通信信号的传输质量和传输速度，特别适用于高速串行通信系统中对时钟信号的提取或校正。

附图说明

图1是本发明实施例提供的时钟相位校正电路的结构图；

图2是图1中电流合成电路的结构图；

图3是图2中低位电流阵列的电路图；

图4是图2中主电流阵列的电路图；

图5是图4中主电流输出单元的电路图；

图6是图2中主电路的电路图；

图7是图6中第一差分电压输出单元的电路图；

图8是图2中相位合成电路的电路图；

图9是图8中第一相位合成单元的电路图。

具体实施方式

为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。

针对现有技术存在的问题，本发明提出了一种时钟相位校正电路。该电路是由译码电路对目标相位的数字表达信号进行编译，得到相应的数字控制信号，该数字控制信号控制电流合成电路输出相应的偏置电压，相位合成电路接收参考时钟，并在偏置电压的调控下合成所需的时钟相位。

图1示出了本发明实施例提供的时钟相位校正电路的结构，为了便于说明，仅示出了与本发明实施例相关的部分。

详细而言，本发明实施例提供的时钟相位校正电路包括：译码电路1，用于对所需得到的目标相位的数字表达信号进行编译后，拆分得到高位控制信号、中位控制信号和低位控制信号；电流合成电路2，用于在中位控制信号的控制下生成第一电流、第二电流和第三电流，之后在低位控制信号的控制下对第一电流按照权重进行组合，之后在高位控制信号的控制下选择偏置通道，并将组合后的电流与第二电流合成后转换得到第一偏置电压、将组合后的电流与第三电流合成后转换得到第二偏置电压，第一偏置电压与第二偏置电压为一对差分信号；相位合成电路3，用于接收具有不同时钟相位的参考时钟，并根据第一偏置电压和第二偏置电压，对相应时钟相位的参考时钟进行放大后，输出相位校正后的时钟信号。

本发明实施例中，所需得到的目标相位是指由外部的高速通信系统或时钟数据恢复系统等，根据内部检测机制得到的希望校正的目标相位，其数字表达信号的格式例如可以是<ABCDEFGH>，则高位控制信号可以是<AB>、中位控制信号可以是<CDEF>、低位控制信号可以是<GH>。

本发明实施例中，相位合成电路3接收到的参考时钟可以包括八个相位不同的参考时钟，且相邻参考时钟的相位间隔为45度，即是说，八个参考时钟的相位分别为0度、45度、90度、135度、180度、225度、270度、315度。

图2示出了图1中电流合成电路2的结构。

具体地，电流合成电路2可以包括：主电流阵列22，用于在中位控制信号的控制下生成并输出第一电流、第二电流和第三电流；低位电流阵列21，用于在低位控制信号的控制下对第一电流按照权重进行组合，输出组合后的电流；主电路23，用于在高位控制信号的控制下选择偏置通道，并将低位电流阵列21输出的组合后的电流与主电流阵列22输出的第二电流合成后，转换得到第一偏置电压，并将低位电流阵列21输出的组合后的电流与主电流阵列22输出的第三电流合成后，转换得到第二偏置电压。

图3示出了图2中低位电流阵列21的电路。

具体地，低位电流阵列21可以包括：N型的第一MOS管Q1、N型的第二MOS管Q2、N型的第三MOS管Q3、N型的第四MOS管Q4、N型的第五MOS管Q5、N型的第六MOS管Q6、N型的第七MOS管Q7、N型的第八MOS管Q8、N型的第九MOS管Q9、N型的第十MOS管Q10、N型的第十一MOS管Q11、N型的第十二MOS管Q12。

其中，第一MOS管Q1的漏极、第四MOS管Q4的漏极、第七MOS管Q7的漏极和第十MOS管Q10的漏极相互连接并共同作为低位电流阵列21的第一输出端a而连接主电路23；第二MOS管Q2的漏极、第五MOS管Q5的漏极、第八MOS管Q8的漏极和第十一MOS管Q11的漏极相互连接并共同作为低位电流阵列21的第二输出端b而连接主电路23；第一MOS管Q1的源极、第二MOS管Q2的源极和第三MOS管Q3的漏极相互连接，第四MOS管Q4的源极、第五MOS管Q5的源极和第六MOS管Q6的漏极相互连接，第七MOS管Q7的源极、第八MOS管Q8的源极和第九MOS管Q9的漏极相互连接，第十MOS管Q10的源极、第十一MOS管Q11的源极和第十二MOS管Q12的漏极相互连接；第三MOS管Q3、第六MOS管Q6、第九MOS管Q9和第十二MOS管Q12为共源共栅连接，第三MOS管Q3的源极作为低位电流阵列21的输入端而连接主电流阵列22的第一输出端s，且第三MOS管Q3、第六MOS管Q6、第九MOS管Q9和第十二MOS管Q12的宽度之比为4：2：1：1，则第三MOS管Q3的漏极电流、第六MOS管Q6的漏极电流、第九MOS管Q9的漏极电流和第十二MOS管Q12的漏极电流之比为4：2：1：1；各MOS管的栅极电平由低位控制信号控制，且第一MOS管Q1和第二MOS管Q2的栅极电平为一对相反的控制信号，第四MOS管Q4和第五MOS管Q5的栅极电平为一对相反的控制信号，第七MOS管Q7和第八MOS管Q8的栅极电平为一对相反的控制信号，第十MOS管Q10和第十一MOS管Q11的栅极电平为一对相反的控制信号，例如，当第一MOS管Q1的栅极电平为高电平时，第二MOS管Q2的栅极电平为低电平，当第一MOS管Q1的栅极电平为低电平时，第二MOS管Q2的栅极电平为高电平。

图4示出了图2中主电流阵列22的电路。

具体地，主电流阵列22可以包括：八个结构相同的主电流输出单元221、N型的第十三MOS管Q13、N型的第十四MOS管Q14。

其中，各主电流输出单元221分别的第一输出端相互连接，并共同作为主电流阵列22的第一输出端s而连接低位电流阵列21的输入端；各主电流输出单元221分别的第二输出端相互连接，并共同连接第十三MOS管Q13的源极；各主电流输出单元221分别的第三输出端相互连接，并共同连接第十四MOS管Q14的源极；第十三MOS管Q13的栅极与第十四MOS管Q14的栅极连接，并由中位控制信号控制栅极电平；第十三MOS管Q13的漏极作为主电流阵列22的第二输出端m而连接低位电流阵列21的第一输出端a，并共同连接主电路23的第一输入端d；第十四MOS管Q14的漏极作为主电流阵列22的第三输出端n而连接低位电流阵列21的第二输出端b，并共同连接主电路23的第二输入端c。

结合图3和图4所示，假设以0表示MOS管的关断状态，1表示MOS管的导通状态，主电流阵列22的第一输出端s的单元输出电流为s，随着MOS管宽度的增加，相应的电流成倍增加，以2s、4s……表示，主电流阵列22的第二输出端m的电流为m，主电流阵列22的第三输出端n的电流为n，则第一MOS管Q1、第二MOS管Q2、第四MOS管Q4、第五MOS管Q5、第七MOS管Q7、第八MOS管Q8、第十MOS管Q10、第十一MOS管Q11的导通/关断状态，以及主电路23的第一输入端d和主电路23的第二输入端c的输入电流之间的关系如下表一所示：

表一

Q1	Q2	Q4	Q5	Q7	Q8	Q10	Q11	d	c
										0	1	0	1	0	1	0	1	m	n+8s
1	0	0	1	0	1	0	1	m+4s	n+4s
										0	1	1	0	0	1	0	1	m+2s	n+6s
1	0	1	0	0	1	0	1	m+6s	n+2s
										0	1	0	1	1	0	0	1	m+s	n+7s
1	0	0	1	1	0	0	1	m+5s	n+3s
										0	1	1	0	1	0	0	1	m+3s	n+5s
1	0	1	0	1	0	0	1	m+7s	n+s
										0	1	0	1	0	1	1	0	m+s	n+7s
1	0	0	1	0	1	1	0	m+5s	n+3s
										0	1	1	0	0	1	1	0	m+3s	n+5s
1	0	1	0	0	1	1	0	m+7s	n+s
										0	1	0	1	1	0	1	0	m+2s	n+6s
1	0	0	1	1	0	1	0	m+6s	n+2s
										0	1	1	0	1	0	1	0	m+4s	n+4s
1	0	1	0	1	0	1	0	m+8s	n

由于图4中各主电流输出单元221的结构均相同，以下图5以其中一个主电流输出单元221为例，示出了主电流输出单元221的电路。

具体地，主电流输出单元221可以包括：分别由中位控制信号控制开合状态的第一开关K1、第二开关K2、第三开关K3、第四开关K4、第五开关K5、第六开关K6、第七开关K7、第八开关K8、第九开关K9、第十开关K10、第十一开关K11、第十二开关K12、第一电流源A1、第二电流源A2。

其中，第一开关K1和第二开关K2串联后的第一端、与第七开关K7和第八开关K8串联后的第一端连接，并共同作为主电流输出单元221的第一输出端s1；第三开关K3的第一端和第五开关K5的第一端连接，并共同作为主电流输出单元221的第二输出端m1；第四开关K4的第一端和第六开关K6的第一端连接，并共同作为主电流输出单元221的第三输出端n1；第一开关K1和第二开关K2串联后的第二端连接第三开关K3的第二端和第四开关K4的第二端，并共同连接第九开关K9的第一端和第十一开关K11的第一端；第七开关K7和第八开关K8串联后的第二端连接第五开关K5的第二端和第六开关K6的第二端，并共同连接第十二开关K12的第一端和第十开关K10的第一端；第九开关的第二端连接第十开关K10的第二端，并共同连接第一电流源A1的正极，第一电流源A1的负极接地；第十一开关K11的第二端连接第十二开关K12的第二端，并共同连接第二电流源A2的正极，第二电流源A2的负极接地。

另外，为了与图3所示的电路配合工作，第九开关K9的开合控制信号与第十开关K10的开合控制信号相反、第十一开关K11的开合控制信号与第十二开关K12的开合控制信号相反，且第九开关K9的开合控制信号和第十二开关K12的开合控制信号即为图3中第三MOS管Q3、第六MOS管Q6、第九MOS管Q9、第十二MOS管Q12的开关控制信号；第一开关K1的开合控制信号和第三开关K3的开合控制信号相反，第二开关K2的开合控制信号和第四开关K4的开合控制信号相反，第五开关K5的开合控制信号和第八开关K8的开合控制信号相反，第六开关K6的开合控制信号和第七开关K7的开合控制信号相反。

图5所示的电路在工作时，通过对第九开关K9与第十二开关K12的开合状态的交叉控制，即可使得两个电流源的电流分别流向不同的支路。假设以0表示开关的断开状态，以1表示开关的闭合状态，第一电流源A1的输出电流为I1，第二电流源A2的输出电流为I2，第四开关K4所在支路为A支路，第三开关K3所在支路为B支路，第一开关K1和第二开关K2所在支路为C支路，则第一开关K1、第二开关K2、第九开关K9、第十二开关K12分别的开合状态、与两个电流源的电流流向之间的关系如下表二所示：

表二

K9	K12	K2	K1	电流流向
					0	0	0	1	I1流向A支路
0	0	1	0	I1流向B支路
					0	0	1	1	I1流向C支路
1	X	0	1	I2流向A支路
					1	X	1	0	I2流向B支路
1	X	1	1	I2流向C支路

另外，本发明实施例中，各主电流输出单元221中的第一电流源A1和第二电流源A2的尺寸不同，使得各主电流输出单元221中第一电流源A1和第二电流源A2的电流大小互不相同。例如，可使得各主电流输出单元221中的第一电流源A1和第二电流源A2的尺寸关系如下表三所示：

表三

这样，由八个结构相同的主电流输出单元221可构成一电流阵列网络，各主电流输出单元221的开合控制信号独立，通过独立控制信号的组合，即可形成一电流搜索网络，根据外部给定的开合控制信号，便可搜索出不同的电流给主电路23供电。

图6示出了图2中主电路23的电路。

具体地，主电路23可以包括四组结构相同的偏置对电路，每一偏置对电路构成一偏置通道，且每一偏置对电路包括结构相同的第一差分电压输出单元231和第二差分电压输出单元232。

其中，各偏置对电路中第一差分电压输出单元231分别的输入端相互连接，并共同作为主电路23的第一输入端d而连接主电流阵列22的第二输出端m和低位电流阵列21的第一输出端a；各偏置对电路中第一差分电压输出单元231分别的输出端连接相位合成电路3并输出相应的第一偏置电压；各偏置对电路中第二差分电压输出单元232分别的输入端相互连接，并共同作为主电路23的第二输入端c而连接主电流阵列22的第三输出端n和低位电流阵列21的第二输出端b；各偏置对电路中第二差分电压输出单元232分别的输出端连接相位合成电路3并输出相应的第二偏置电压。同时，各偏置对电路中第一差分电压输出单元231分别的控制端和各偏置对电路中第二差分电压输出单元232分别的控制端连接译码电路1，并在高位控制信号的控制下选择偏置通道。

这样，根据所选择偏置通道的不同，主电路23可生成四对差分信号分别为：V0+和V0-、V1+和V1-、V2+和V2-、V3+和V3-。

由于图6中各偏置对电路的结构相同，且第一差分电压输出单元231与第二差分电压输出单元232的结构相同，图7将以第一差分电压输出单元231为例进行说明。

具体地，第一差分电压输出单元231可以包括：分别由高位控制信号控制开合状态的第十三开关K13、第十四开关K14、第十五开关K15、N型的第十七MOS管Q17、N型的第十八MOS管Q18，以及第三电流源A3、第四电流源A4、N型的第十五MOS管Q15、N型的第十六MOS管Q16、电流镜电路2311、逻辑加电路2312。

其中，第十三开关K13的第一端作为第一差分电压输出单元231的输入端，第十三开关K13的第二端连接第三电流源A3的正极以及第十四开关K14的第一端，第三电流源A3的负极接地，第十四开关K14的第二端连接逻辑加电路2312的第一输入端；第四电流源A4的正极连接逻辑加电路2312的第二输入端，第四电流源A4的负极接地；逻辑加电路2312的输出端连接电流镜电路2311的第一端以及第十五开关K15的第一端，第十五开关K15的第二端连接第十三开关K13的第一端；电流镜电路2311的第二端连接第十五MOS管Q15的漏极，第十五MOS管Q15的源极连接第十六MOS管Q16的漏极，第十六MOS管Q16的源极连接第十七MOS管Q17的漏极，第十七MOS管Q17的源极连接第十八MOS管Q18的漏极，第十八MOS管Q18的源极接地；第十五MOS管Q15的栅极连接第十六MOS管Q16的栅极以及第十五MOS管Q15的漏极，第十五MOS管Q15的漏极作为第一差分电压输出单元231的输出端；第十七MOS管Q17的栅极和第十八MOS管Q18的栅极分别由高位控制信号控制开合状态。

其中，第十三开关K13和第十五开关K15的开合控制信号相同，第十三开关K13和第十四开关K14的开合控制信号相反。该电路在工作时，在同一时间仅有一个偏置通道选通，用以接收主电流阵列22和低位电流阵列21的输出。若电路工作正常，高位控制信号控制第十三开关K13和第十五开关K15闭合，则主电流阵列22和低位电流阵列21的输出电流与第四电流源A4的输出电流经逻辑加电路2312加和后，流入电流镜电路2311，电流镜电路2311产生一个合适的输出电压，此时，第十四开关K14是关断的，第三电流源A3的输出电流并不流入电流镜电路2311；若电路工作异常，高位控制信号控制第十三开关K13和第十五开关K15关断，第十四开关K14闭合，此时只有两个电流源的输出电流会流入电流镜电路2311中，从而产生一个恒定的输出电压。

图8示出了是图2中相位合成电路3的电路。

具体地，相位合成电路3可以包括：结构相同的第一相位合成单元31、第二相位合成单元32、第三相位合成单元33、第四相位合成单元34、P型的第十九MOS管Q19、P型的第二十MOS管Q20、第一电阻R1、第二电阻R2、第三电阻R3、第四电阻R4、第五电阻R5、第六电阻R6。

其中，第一相位合成单元31、第二相位合成单元32、第三相位合成单元33、第四相位合成单元34分别与主电路23中的四组偏置对电路一一对应连接，用以接收主电路23输出的相应的差分信号对；第一相位合成单元31还接收第一参考时钟和第二参考时钟、第二相位合成单元32还接收第三参考时钟和第四参考时钟、第三相位合成单元33还接收第五参考时钟和第六参考时钟、第四相位合成单元34还接收第七参考时钟和第八参考时钟；第一相位合成单元31、第二相位合成单元32、第三相位合成单元33、第四相位合成单元34分别的第一输出端e相互连接，并共同连接第十九MOS管Q19的漏极；第一相位合成单元31、第二相位合成单元32、第三相位合成单元33、第四相位合成单元34分别的第二输出端f相互连接，并共同连接第二十MOS管Q20的漏极；第十九MOS管Q19的源极和第二十MOS管Q20的源极共同连接一直流电VCC；第十九MOS管Q19的栅极通过相互串联的第一电阻R1、第二电阻R2和第三电阻R3连接第十九MOS管Q19的漏极，第二十MOS管Q20的栅极通过相互串联的第四电阻R4、第五电阻R5和第六电阻R6连接第二十MOS管Q20的漏极。

优选地，第一参考时钟的相位为0度，第二参考时钟的相位为180度，第三参考时钟的相位为45度，第四参考时钟的相位为225度，第五参考时钟的相位为90度，第六参考时钟的相位为270度，第七参考时钟的相位为135度，第八参考时钟的相位为315度。

本发明实施例中，相位合成电路3根据系统时钟的基准相位配置四组相位区间，每组相位区间由主电路23中的一个偏置对电路实现，且偏置互补反相，以完成一个差分时钟的相位校正。

由于图8中第一相位合成单元31、第二相位合成单元32、第三相位合成单元33、第四相位合成单元34的结构均相同，图9以第一相位合成单元31为例进行说明。

具体地，第一相位合成单元31可以包括：N型的第二十一MOS管Q21、N型的第二十二MOS管Q22、N型的第二十三MOS管Q23、N型的第二十四MOS管Q24、N型的第二十五MOS管Q25、N型的第二十六MOS管Q26。

其中，第二十一MOS管Q21的漏极和第二十四MOS管Q24的漏极连接，并共同作为第一相位合成单元31的第一输出端e；第二十二MOS管Q22的漏极和第二十五MOS管Q25的漏极连接，并共同作为第一相位合成单元31的第二输出端f；第二十一MOS管Q21的栅极和第二十五MOS管Q25的栅极连接，并共同连接主电路23中相应偏置对电路的第一差分电压输出单元231的输出端；第二十二MOS管Q22的栅极和第二十四MOS管Q24的栅极连接，并共同连接主电路23中相应偏置对电路的第二差分电压输出单元232的输出端；第二十一MOS管Q21的源极和第二十二MOS管Q22的源极连接，并共同连接第二十三MOS管Q23的漏极，第二十三MOS管Q23的源极接地，第二十三MOS管Q23的栅极连接第一参考时钟；第二十四MOS管Q24的源极和第二十五MOS管Q25的源极连接，并共同连接第二十六MOS管Q26的漏极，第二十六MOS管Q26的源极接地，第二十六MOS管Q26的栅极连接第二参考时钟。

本发明实施例提供的时钟相位校正电路是由译码电路对目标相位的数字表达信号进行编译，得到相应的数字控制信号，该数字控制信号控制电流合成电路输出相应的偏置电压，相位合成电路接收参考时钟，并在偏置电压的调控下合成所需的时钟相位。由于是采用数字控制信号实现时钟校正，从而可方便及任意角度调节校正采样时钟，并构建各种数据时钟恢复方案，简化了系统设计复杂度，相对于现有技术，避免了采用锁相环的模拟器件，提高了时钟提取或补偿的精确度，从而可提高通信信号的传输质量和传输速度，特别适用于高速串行通信系统中对时钟信号的提取或校正。

本领域普通技术人员可以理解实现上述实施例方法中的全部或部分步骤是可以通过程序来控制相关的硬件完成，所述的程序可以在存储于一计算机可读取存储介质中，所述的存储介质，如ROM/RAM、磁盘、光盘等。

以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims (8)

1.一种时钟相位校正电路，其特征在于，所述时钟相位校正电路包括：

译码电路，用于对所需得到的目标相位的数字表达信号进行编译后，拆分得到高位控制信号、中位控制信号和低位控制信号；

电流合成电路，用于在所述中位控制信号的控制下生成第一电流、第二电流和第三电流，之后在所述低位控制信号的控制下对所述第一电流按照权重进行组合，之后在所述高位控制信号的控制下选择偏置通道，并将组合后的电流与所述第二电流合成后转换得到第一偏置电压、将组合后的电流与所述第三电流合成后转换得到第二偏置电压，所述第一偏置电压与所述第二偏置电压为一对差分信号；

相位合成电路，用于接收具有不同时钟相位的参考时钟，并根据所述第一偏置电压和所述第二偏置电压，对相应时钟相位的参考时钟进行放大后，输出相位校正后的时钟信号；

所述电流合成电路包括：

主电流阵列，用于在所述中位控制信号的控制下生成并输出第一电流、第二电流和第三电流；

低位电流阵列，用于在所述低位控制信号的控制下对所述第一电流按照权重进行组合，输出组合后的电流；

主电路，用于在所述高位控制信号的控制下选择偏置通道，并将所述低位电流阵列输出的组合后的电流与所述主电流阵列输出的所述第二电流合成后，转换得到第一偏置电压，并将所述低位电流阵列输出的组合后的电流与所述主电流阵列输出的所述第三电流合成后，转换得到第二偏置电压；

所述主电流阵列包括：八个结构相同的主电流输出单元、N型的第十三MOS管、N型的第十四MOS管；

各主电流输出单元分别的第一输出端相互连接，并共同作为所述主电流阵列的第一输出端而连接所述低位电流阵列的输入端，各主电流输出单元分别的第二输出端相互连接，并共同连接所述第十三MOS管的源极，各主电流输出单元分别的第三输出端相互连接，并共同连接所述第十四MOS管的源极，所述第十三MOS管的栅极与所述第十四MOS管的栅极连接，并由所述中位控制信号控制栅极电平，所述第十三MOS管的漏极作为所述主电流阵列的第二输出端而连接所述低位电流阵列的第一输出端，并共同连接所述主电路的第一输入端，所述第十四MOS管的漏极作为所述主电流阵列的第三输出端而连接所述低位电流阵列的第二输出端，并共同连接所述主电路的第二输入端。

2.如权利要求1所述的时钟相位校正电路，其特征在于，所述低位电流阵列包括：N型的第一MOS管、N型的第二MOS管、N型的第三MOS管、N型的第四MOS管、N型的第五MOS管、N型的第六MOS管、N型的第七MOS管、N型的第八MOS管、N型的第九MOS管、N型的第十MOS管、N型的第十一MOS管、N型的第十二MOS管；

所述第一MOS管的漏极、所述第四MOS管的漏极、所述第七MOS管的漏极和所述第十MOS管的漏极相互连接并共同作为所述低位电流阵列的第一输出端而连接所述主电路，所述第二MOS管的漏极、所述第五MOS管的漏极、所述第八MOS管的漏极和所述第十一MOS管的漏极相互连接并共同作为所述低位电流阵列的第二输出端而连接所述主电路，所述第一MOS管的源极、所述第二MOS管的源极和所述第三MOS管的漏极相互连接，所述第四MOS管的源极、所述第五MOS管的源极和所述第六MOS管的漏极相互连接，所述第七MOS管的源极、所述第八MOS管的源极和所述第九MOS管的漏极相互连接，所述第十MOS管的源极、所述第十一MOS管的源极和所述第十二MOS管的漏极相互连接，所述第三MOS管、所述第六MOS管、所述第九MOS管和所述第十二MOS管为共源共栅连接，所述第三MOS管的源极作为所述低位电流阵列的输入端而连接所述主电流阵列的第一输出端；

所述第三MOS管、所述第六MOS管、所述第九MOS管和所述第十二MOS管的宽度之比为4：2：1：1，各MOS管的栅极电平由所述低位控制信号控制，且所述第一MOS管和所述第二MOS管的栅极电平为一对相反的控制信号，所述第四MOS管和所述第五MOS管的栅极电平为一对相反的控制信号，所述第七MOS管和所述第八MOS管的栅极电平为一对相反的控制信号，所述第十MOS管和所述第十一MOS管的栅极电平为一对相反的控制信号。

3.如权利要求1所述的时钟相位校正电路，其特征在于，所述主电流输出单元包括：分别由所述中位控制信号控制开合状态的第一开关、第二开关、第三开关、第四开关、第五开关、第六开关、第七开关、第八开关、第九开关、第十开关、第十一开关、第十二开关、第一电流源、第二电流源；

所述第一开关和所述第二开关串联后的第一端、与所述第七开关和所述第八开关串联后的第一端连接，并共同作为所述主电流输出单元的第一输出端，所述第三开关的第一端和所述第五开关的第一端连接，并共同作为所述主电流输出单元的第二输出端，所述第四开关的第一端和所述第六开关的第一端连接，并共同作为所述主电流输出单元的第三输出端，所述第一开关和所述第二开关串联后的第二端连接所述第三开关的第二端和所述第四开关的第二端，并共同连接所述第九开关的第一端和所述第十一开关的第一端，所述第七开关和所述第八开关串联后的第二端连接所述第五开关的第二端和所述第六开关的第二端，并共同连接所述第十二开关的第一端和所述第十开关的第一端，所述第九开关的第二端连接所述第十开关的第二端，并共同连接所述第一电流源的正极，所述第一电流源的负极接地，所述第十一开关的第二端连接所述第十二开关的第二端，并共同连接所述第二电流源的正极，所述第二电流源的负极接地；

所述第九开关的开合控制信号与所述第十开关的开合控制信号相反、所述第十一开关的开合控制信号与所述第十二开关的开合控制信号相反，所述第一开关的开合控制信号和所述第三开关的开合控制信号相反，所述第二开关的开合控制信号和所述第四开关的开合控制信号相反，所述第五开关的开合控制信号和所述第八开关的开合控制信号相反，所述第六开关的开合控制信号和所述第七开关的开合控制信号相反。

4.如权利要求1所述的时钟相位校正电路，其特征在于，所述主电路包括四组结构相同的偏置对电路，每一偏置对电路构成一所述偏置通道，且每一偏置对电路包括结构相同的第一差分电压输出单元和第二差分电压输出单元；

各偏置对电路中所述第一差分电压输出单元分别的输入端相互连接，并共同作为所述主电路的第一输入端而连接所述主电流阵列的第二输出端和所述低位电流阵列的第一输出端，各偏置对电路中所述第一差分电压输出单元分别的输出端连接所述相位合成电路并输出相应的第一偏置电压，各偏置对电路中所述第二差分电压输出单元分别的输入端相互连接，并共同作为所述主电路的第二输入端而连接所述主电流阵列的第三输出端和所述低位电流阵列的第二输出端，各偏置对电路中所述第二差分电压输出单元分别的输出端连接所述相位合成电路并输出相应的第二偏置电压，各偏置对电路中所述第一差分电压输出单元分别的控制端和各偏置对电路中所述第二差分电压输出单元分别的控制端连接所述译码电路，并在所述高位控制信号的控制下选择所述偏置通道。

5.如权利要求4所述的时钟相位校正电路，其特征在于，所述第一差分电压输出单元包括：分别由所述高位控制信号控制开合状态的第十三开关、第十四开关、第十五开关、N型的第十七MOS管、N型的第十八MOS管，以及第三电流源、第四电流源、N型的第十五MOS管、N型的第十六MOS管、电流镜电路、逻辑加电路；

所述第十三开关的第一端作为所述第一差分电压输出单元的输入端，所述第十三开关的第二端连接所述第三电流源的正极以及所述第十四开关的第一端，所述第三电流源的负极接地，所述第十四开关的第二端连接所述逻辑加电路的第一输入端，所述第四电流源的正极连接所述逻辑加电路的第二输入端，所述第四电流源的负极接地，所述逻辑加电路的输出端连接所述电流镜电路的第一端以及所述第十五开关的第一端，所述第十五开关的第二端连接所述第十三开关的第一端，所述电流镜电路的第二端连接所述第十五MOS管的漏极，所述第十五MOS管的源极连接所述第十六MOS管的漏极，所述第十六MOS 管的源极连接所述第十七MOS管的漏极，所述第十七MOS管的源极连接所述第十八MOS管的漏极，所述第十八MOS管的源极接地，所述第十五MOS管的栅极连接所述第十六MOS管的栅极以及所述第十五MOS管的漏极，所述第十五MOS管的漏极作为所述第一差分电压输出单元的输出端，所述第十七MOS管的栅极和所述第十八MOS管的栅极连接，并同时由所述高位控制信号控制开合状态；

所述第十三开关和所述第十五开关的开合控制信号相同，所述第十三开关和所述第十四开关的开合控制信号相反。

6.如权利要求4所述的时钟相位校正电路，其特征在于，所述相位合成电路包括：结构相同的第一相位合成单元、第二相位合成单元、第三相位合成单元、第四相位合成单元，P型的第十九MOS管、P型的第二十MOS管、第一电阻、第二电阻、第三电阻、第四电阻、第五电阻、第六电阻；

所述第一相位合成单元、第二相位合成单元、第三相位合成单元、第四相位合成单元分别与所述主电路中的四组偏置对电路一一对应连接，所述第一相位合成单元、第二相位合成单元、第三相位合成单元、第四相位合成单元分别的第一输出端相互连接，并共同连接所述第十九MOS管的漏极，所述第一相位合成单元、第二相位合成单元、第三相位合成单元、第四相位合成单元分别的第二输出端相互连接，并共同连接所述第二十MOS管的漏极，所述第十九MOS管的源极和所述第二十MOS管的源极共同连接一直流电，所述第十九MOS管的栅极通过相互串联的所述第一电阻、第二电阻和第三电阻连接所述第十九MOS管的漏极，所述第二十MOS管的栅极通过相互串联的所述第四电阻、第五电阻和第六电阻连接所述第二十MOS管的漏极；

所述第一相位合成单元、第二相位合成单元、第三相位合成单元、第四相位合成单元分别用以接收所述主电路输出的相应的差分信号对，所述第一相位合成单元还接收第一参考时钟和第二参考时钟、所述第二相位合成单元还接收第三参考时钟和第四参考时钟、所述第三相位合成单元还接收第五参考时钟和第六参考时钟、所述第四相位合成单元还接收第七参考时钟和第八参考时钟。

7.如权利要求6所述的时钟相位校正电路，其特征在于，所述第一参考时钟的相位为0度，所述第二参考时钟的相位为180度，所述第三参考时钟的相位为45度，所述第四参考时钟的相位为225度，所述第五参考时钟的相位为90度，所述第六参考时钟的相位为270度，所述第七参考时钟的相位为135度，所述第八参考时钟的相位为315度。

8.如权利要求6所述的时钟相位校正电路，其特征在于，所述第一相位合成单元包括：N型的第二十一MOS管、N型的第二十二MOS管、N型的第二十三MOS管、N型的第二十四MOS管、N型的第二十五MOS管、N型的第二十六MOS管；

所述第二十一MOS管的漏极和所述第二十四MOS管的漏极连接，并共同作为所述第一相位合成单元的第一输出端，所述第二十二MOS管的漏极和所述第二十五MOS管的漏极连接，并共同作为所述第一相位合成单元的第二输出端，所述第二十一MOS管的栅极和所述第二十五MOS管的栅极连接，并共同连接所述主电路中相应偏置对电路的所述第一差分电压输出单元的输出端，所述第二十二MOS管的栅极和所述第二十四MOS管的栅极连接，并共同连接所述主电路中相应偏置对电路的所述第二差分电压输出单元的输出端，所述第二十一MOS管的源极和所述第二十二MOS管的源极连接，并共同连接所述第二十三MOS管的漏极，所述第二十三MOS管的源极接地，所述第二十三MOS管的栅极连接所述第一参考时钟，所述第二十四MOS管的源极和所述第二十五MOS管的源极连接，并共同连接所述第二十六MOS管的漏极，所述第二十六MOS管的源极接地，所述第二十六MOS管的栅极连接所述第二参考时钟。