CN207706157U - 用于采样保持器的四相25%占空比时钟发生电路 - Google Patents

Abstract

本实用新型涉及时钟发生电路，实施例具体公开一种四相25％占空比时钟发生电路，该电路包括依次连接的四相时钟产生电路、整形电路和运算电路，通过四相时钟产生电路产生四相位时钟信号，通过整形电路将正弦波信号转换为方波信号，通过运算电路对输入波形进行与和与非运算，产生四相25％占空比时钟信号。该电路满足了主从式采样保持电路对时钟的要求，避免状态转换对采样精度的影响，又能用于四通道时域交织采样保持电路，控制每个通道轮流采样，实现了采样率倍增的目的。

Description

用于采样保持器的四相25%占空比时钟发生电路

技术领域

本实用新型涉及时钟发生电路，具体涉及一种四相25％占空比时钟发生电路。

背景技术

采样保持电路作为ADC(analog-to-digital converter,模数转换器)的前端，在ADC进行转换时保持信号恒定不变，可以减小时钟抖动和采样时间失配带来的误差，可以降低对ADC带宽的要求。主从式采样保持电路由主从master-slave两级组成，master处于保持状态时，master的输出保持恒定，slave对此恒定输出进行采样； master处于采样状态时，master对输入信号进行采样，slave处于保持状态，输出保持恒定。由此可见，主从式采样保持电路，master级和slave级交替进入保持状态，将采样输出与输入信号隔离开，降低了信号馈通的影响。在工作时，master和slave 两级的状态转换需要间隔一定的时间，否则，当slave进入采样状态时，master还未进入保持状态，输出信号会随输入信号变化，影响采样精度。同理，在master进入保持状态时，slave还处在保持状态，输出信号保持上一次的采样结果，同样也会影响采样精度。解决问题的方法是，将master和slave的时钟信号设置为非交叠时钟，保证它们的状态转换不会对彼此产生影响。

单个的采样保持电路很难做到几十G的采样率。但是，把多个完全相同的采样保持电路并列起来，在多相时钟的控制下依次进行采样，这样可以实现采样率的倍增。多相时钟发生器是时域交织结构的关键部分，一般以四相时钟电路居多。综上，设计四相25％占空比时钟发生器既能满足主从式采样保持电路对时钟的要求，又能满足时域交织结构的需要，具有很强的应用价值。

现有技术采用延时的方法来产生相位差，而延时器件受工艺的影响难以做到精确延时，从而产生不可控的相位差，用于采样电路时会产生采样时间失配，造成采样误差。有的方案采用QVCO(Quadrature voltage controlled oscillator，正交压控振荡器)的方法来产生四相时钟，这种方法产生的时钟相位差稳定，但由于采用了电感，造成面积消耗增加，功耗随之增加。

此外，目前的方案一般只注重多相和非交叠两个方面，产生的信号多为正弦时钟信号。而正弦波信号具有较长的上升时间，尤其是低频时，斜率太小，上升时间长，用在采样电路中时，会导致建立时间过长，影响采样速度。

综上，本实用新型旨在以较低的功耗，较小的面积为代价实现相位差稳定的四相时钟电路。同时，将正弦波转换为方波信号，减小建立时间，削弱对采样速率的影响。

实用新型内容

有鉴于此，本申请提供一种四相25％占空比时钟发生电路，既可以满足主从式采样保持电路对时钟的要求，又可以作为四路时域交织采样保持电路的时钟发生器。

为解决以上技术问题，本实用新型提供的技术方案是一种用于采样保持器的四相25％占空比时钟发生电路，包括依次连接的四相时钟产生电路、整形电路和运算电路；所述整形电路包括第一整形电路、第二整形电路、第三整形电路和第四整形电路；所述运算电路包括第一与非门、第二与非门、第三与非门、第四与非门、第一与门、第二与门、第三与门和第四与门；其中，

差分时钟信号正端连接所述四相时钟产生电路的正输入端，差分时钟信号负端连接所述四相时钟产生电路的负输入端，所述四相时钟产生电路的第一输出端、第二输出端、第三输出端和第四输出端依次输出0度相位时钟信号、90度相位时钟信号、180度相位时钟信号和270度相位时钟信号；

所述四相时钟产生电路的第一输出端连接第一整形电路正输入端，所述四相时钟产生电路的第三输出端连接第一整形电路负输入端，所述第一整形电路正输出端为A1，所述第一整形电路负输出端A2；所述四相时钟产生电路的第二输出端连接第二整形电路正输入端，所述四相时钟产生电路的第四输出端连接第二整形电路负输入端，所述第二整形电路正输出端为B1，所述第二整形电路负输出端为B2；所述四相时钟产生电路的第三输出端连接第三整形电路正输入端，所述四相时钟产生电路的第一输出端连接第三整形电路负输入端，所述第三整形电路正输出端为C1，所述第三整形电路负输出端为C2；所述四相时钟产生电路的第四输出端连接第四整形电路正输入端，所述四相时钟产生电路的第二输出端连接第四整形电路负输入端，所述第四整形电路正输出端为D1，所述第四整形电路负输出端为D2；

A1、B1分别连接所述第一与非门输入端，所述第一与非门输出为25％占空比 0度相位时钟信号负端；A2、B2分别连接所述第二与非门输入端，所述第二与非门输出为25％占空比180度相位时钟信号负端；B1、C1分别连接所述第三与非门输入端，所述第三与非门输出为25％占空比90度相位时钟信号负端；B2、C2分别连接所述第四与非门输入端，所述第四与非门输出为25％占空比270度相位时钟信号负端；C1、D1分别连接第一与门输入端，第一与门输出为25％占空比180度相位时钟信号正端；C2、D2分别连接所述第二与门输入端，所述第二与门输出为25％占空比0度相位时钟信号正端；A1、D1分别连接所述第三与门输入端，所述第三与门输出为25％占空比270度相位时钟信号正端；A2、D2分别连接所述第四与门输入端，所述第四与门输出为25％占空比90度相位时钟信号正端。

优选地，所述第一整形电路、第二整形电路、第三整形电路和第四整形电路均为相同的电路，包括：正输入端，负输入端，正输出端，负输出端，电阻R1-R10， NPN三极管Q1-Q4、Q7、Q8、Q11和Q12，NMOS管Q5、Q6、Q9和Q10，电源 VCC，接地端GND，预设偏置电压1，预设偏置电压2，预设偏置电压3和预设偏置电压4；其中，

正输入端同时连接R1一端和Q1基极，R1另一端连接VCC，Q1集电极连接 VCC，Q1射极同时连接R3一端和Q3的基极，R3另一端分别连接Q5漏极和R4 一端，Q5源极连接GND，Q5栅极连接预设偏置电压1；

负输入端同时连接R2一端和Q2基极，R2另一端连接VCC，Q2集电极连接 VCC，Q2射极同时连接R4另一端和Q4基极，Q3射极和Q4射极连接并同时连接到Q6漏极，Q6源极连接GND，Q6栅极连接预设偏置电压2；

Q3集电极同时连接R5一端和Q11基极，R5另一端连接VCC，Q11集电极与 VCC连接，Q11射极同时连接R7一端和Q7基极，R7另一端同时连接Q9漏极和 R8一端，Q9源极连接GND，Q9栅极连接偏置电压3，Q7集电极同时连接R9一端和正输出端，R9另一端连接VCC；

Q4集电极同时连接R6一端和Q12基极，R6另一端连接VCC，Q12集电极与 VCC连接，Q12射极同时连接R8另一端和Q8基极，Q8集电极分别连接R10一端和负输出端，R10另一端连接VCC，Q7发射极和Q8发射极连接并同时连接Q10 漏极，Q10源极连接GND，Q10栅极连接预设偏置电压4。

优选地，所述四相时钟产生电路为无源结构，包括由依次连接的电容C11、电阻R11、电容C12、电阻R12、电容C13、电阻R13、电容C14、电阻R14组成的闭环电路；

差分时钟信号负输入端连接到电容C11和电阻R11之间电路，差分时钟信号正输入端连接到电容C13与电阻R13之间电路，接地端sub！连接到电容C12与电阻 R12之间电路，接地端sub！还连接到电容C14与电阻R14之间电路；

闭环电路第一输出端连接到电容C11与电阻R14之间电路，闭环电路第二输出端连接到电阻R11与电容C12之间电路，闭环电路第三输出端连接到电阻R12与电容C13之间电路，闭环电路第四输出端连接到电阻R13与电容C14之间电路。

优选地，所述四相时钟产生电路为无源结构，包括n阶闭环电路，每一阶闭环电路相同，n大于或者等于1，其中，

第1阶闭环电路包括由依次连接的电容C11、电阻R11、电容C12、电阻R12、电容C13、电阻R13、电容C14、电阻R14组成的闭环电路；

差分时钟信号负输入端连接到电容C11和电阻R11之间电路，差分时钟信号正输入端连接到电容C13与电阻R13之间电路，接地端sub！连接到电容C12与电阻 R12之间电路，接地端sub！还连接到电容C14与电阻R14之间电路；

第1阶闭环电路第一输出端连接到电容C11与电阻R14之间电路，第1阶闭环电路第二输出端连接到电阻R11与电容C12之间电路，第1阶闭环电路第三输出端连接到电阻R12与电容C13之间电路，第1阶闭环电路第四输出端连接到电阻R13 与电容C14之间电路；

第2阶闭环电路包括由依次连接的电容C21、电阻R21、电容C22、电阻R22、电容C23、电阻R23、电容C24、电阻R24组成的闭环电路；

第1阶闭环电路第一输出端连接到电容C21和电阻R21之间电路，第1阶闭环电路第二输出端连接到电容C22与电阻R22之间电路，第1阶闭环电路第三输出端连接到电容C23与电阻R23之间电路，第1阶闭环电路第一输出端连接到电容C24 与电阻R24之间电路；

第2阶闭环电路第一输出端连接到电容C21与电阻R24之间电路，第2阶闭环电路第二输出端连接到电阻R21与电容C22之间电路，第2阶闭环电路第三输出端连接到电阻R22与电容C23之间电路，第2阶闭环电路第四输出端连接到电阻R23 与电容C24之间电路；

以此类推，第n阶闭环电路包括由依次连接的电容Cn1、电阻Rn1、电容Cn2、电阻Rn2、电容Cn3、电阻Rn3、电容Cn4、电阻Rn4组成的闭环电路；

第n-1阶闭环电路第一输出端连接到电容Cn1和电阻Rn1之间电路，第n-1阶闭环电路第二输出端连接到电容Cn2与电阻Rn2之间电路，第n-1阶闭环电路第三输出端连接到电容Cn3与电阻Rn3之间电路，第n-1阶闭环电路第四输出端连接到电容Cn4与电阻Rn4之间电路；

第n阶闭环电路第一输出端连接到电容Cn1与电阻Rn4之间电路，第n阶闭环电路第二输出端连接到电阻Rn1与电容Cn2之间电路，第n阶闭环电路第三输出端连接到电阻Rn2与电容Cn3之间电路，第n阶闭环电路第四输出端连接到电阻Rn3 与电容Cn4之间电路。

优选地，所述第一与非门、第二与非门、第三与非门和第四与非门均为相同的电路，包括：第一输入端，第二输入端，PMOS管Q13和Q14，NMOS管Q15和 Q16，第一输出端，电源VCC，接地端GND，其中，

第一输入端分别连接Q13栅极和Q16栅极，第二输入端分别连接Q14栅极和 Q15栅极，Q13源极连接VCC，Q13漏极分别连接Q14漏极、Q15漏极和输出端， Q14源极连接VCC，Q15源极连接Q16漏极，Q16源极连接GND。

优选地，所述第一与非门、第二与非门、第三与非门和第四与非门的电路还包括由PMOS管Q17和NMOS管Q19组成的第一反相器电路，以及由PMOS管Q18 和NMOS管Q20组成的第二反相器电路，其中，第一输出端分别连接Q17栅极和 Q19栅极，Q17源极连接VCC，Q17漏极分别连接Q19漏极、Q18栅极和Q20栅极，Q19源极连接GND，Q18源极连接VCC，Q18漏极分别连接Q20漏极和第二输出端，Q20源极连接GND。

优选地，所述与第一与门、第二与门、第三与门和第四与门均为相同的电路，包括：第一输入端，第二输入端，PMOS管Q21、Q22和Q23，NMOS管Q24、 Q25和Q26，输出端，电源VCC，接地端GND，其中，

第一输入端分别连接Q21栅极和Q25栅极，第二输入端分别连接Q24栅极和 Q22栅极，Q21源极连接VCC，Q21漏极分别连接Q26栅极、Q23栅极、Q22漏极和Q24漏极，Q24源极连接Q25漏极，Q25源极连接GND，Q22源极连接VCC， Q23源极连接VCC，Q23漏极分别连接Q26漏极和输出端，Q26源极连接GND。

本申请与现有技术相比，其有益效果详细说明如下：本申请提供的四相25％占空比时钟发生电路包括依次连接的四相时钟产生电路、整形电路和运算电路，通过四相时钟产生电路产生四相位时钟信号，通过整形电路将正弦波信号转换为方波信号，通过运算电路对输入波形进行与和与非运算，产生四相25％占空比时钟信号。该电路满足了主从式采样保持电路对时钟的要求，避免状态转换对采样精度的影响，又能用于四通道时域交织采样保持电路，控制每个通道轮流采样，实现了采样率倍增的目的。

附图说明

图1为本实用新型实施例四相25％占空比时钟发生电路结构图；

图2为本实用新型实施例整形电路电路图；

图3为本实用新型实施例四相时钟产生电路电路图；

图4为本实用新型实施例另一种四相时钟产生电路电路图；

图5为本实用新型实施例与非门电路图；

图6为本实用新型实施例另一种与非门电路图；

图7为本实用新型实施例与门电路图。

具体实施方式

为了使本领域的技术人员更好地理解本实用新型的技术方案，下面结合附图和具体实施例对本实用新型作进一步的详细说明。

如图1所示，本实用新型提供一种用于采样保持器的四相25％占空比时钟发生电路，依次连接的四相时钟产生电路、整形电路和运算电路；所述整形电路包括第一整形电路、第二整形电路、第三整形电路和第四整形电路；所述运算电路包括第一与非门、第二与非门、第三与非门、第四与非门、第一与门、第二与门、第三与门和第四与门。

其中，差分时钟信号正端IN_P连接四相时钟产生电路的正输入端，差分时钟信号负端IN_N连接四相时钟产生电路的负输入端，四相时钟产生电路的第一输出端out1、第二输出端out2、第三输出端out3和第四输出端out4依次输出0度相位时钟信号、90度相位时钟信号、180度相位时钟信号和270度相位时钟信号。

四相时钟产生电路的第一输出端out1连接第一整形电路正输入端，四相时钟产生电路的第三输出端out3连接第一整形电路负输入端，第一整形电路正输出端为 A1，第一整形电路负输出端A2；四相时钟产生电路的第二输出端out2连接第二整形电路正输入端，四相时钟产生电路的第四输出端out4连接第二整形电路负输入端，第二整形电路正输出端为B1，第二整形电路负输出端为B2；四相时钟产生电路的第三输出端out3连接第三整形电路正输入端，四相时钟产生电路的第一输出端out1 连接第三整形电路负输入端，第三整形电路正输出端为C1，第三整形电路负输出端为C2；四相时钟产生电路的第四输出端out4连接第四整形电路正输入端，四相时钟产生电路的第二输出端out2连接第四整形电路负输入端，第四整形电路正输出端为D1，所述第四整形电路负输出端为D2。

A1、B1分别连接第一与非门输入端，第一与非门输出信号out1_n为25％占空比0度相位时钟信号负端；A2、B2分别连接第二与非门输入端，第二与非门输出信号out3_n为25％占空比180度相位时钟信号负端；B1、C1分别连接第三与非门输入端，第三与非门输出信号out2_n为25％占空比90度相位时钟信号负端；B2、 C2分别连接第四与非门输入端，第四与非门输出信号out4_n为25％占空比270度相位时钟信号负端；C1、D1分别连接第一与门输入端，第一与门输出信号out3_p 为25％占空比180度相位时钟信号正端；C2、D2分别连接第二与门输入端，第二与门输出信号out1_p为25％占空比0度相位时钟信号正端；A1、D1分别连接第三与门输入端，第三与门输出信号out4_p为25％占空比270度相位时钟信号正端； A2、D2分别连接第四与门输入端，第四与门输出信号out2_p为25％占空比90度相位时钟信号正端。

如图2所示，第一整形电路、第二整形电路、第三整形电路和第四整形电路均为相同的电路，该电路包括：正输入端vip，负输入端vin，正输出端vop，负输出端von，电阻R1-R10，NPN三极管Q1-Q4、Q7、Q8、Q11和Q12，NMOS管Q5、 Q6、Q9和Q10，电源VCC，接地端GND，预设偏置电压1，预设偏置电压2，预设偏置电压3和预设偏置电压4；

其中，正输入端vip同时连接R1一端和Q1基极，R1另一端连接VCC，Q1 集电极连接VCC，Q1射极同时连接R3一端和Q3的基极，R3另一端分别连接Q5 漏极和R4一端，Q5源极连接GND，Q5栅极连接预设偏置电压1；

负输入端vin同时连接R2一端和Q2基极，R2另一端连接VCC，Q2集电极连接VCC，Q2射极同时连接R4另一端和Q4基极，Q3射极和Q4射极连接并同时连接到Q6漏极，Q6源极连接GND，Q6栅极连接预设偏置电压2；

Q3集电极同时连接R5一端和Q11基极，R5另一端连接VCC，Q11集电极与 VCC连接，Q11射极同时连接R7一端和Q7基极，R7另一端同时连接Q9漏极和 R8一端，Q9源极连接GND，Q9栅极连接偏置电压3，Q7集电极同时连接R9一端和正输出端vop，R9另一端连接VCC；

Q4集电极同时连接R6一端和Q12基极，R6另一端连接VCC，Q12集电极与 VCC连接，Q12射极同时连接R8另一端和Q8基极，Q8集电极分别连接R10一端和负输出端von，R10另一端连接VCC，Q7发射极和Q8发射极连接并同时连接 Q10漏极，Q10源极连接GND，Q10栅极连接预设偏置电压4。其中预设偏置电压 1、预设偏置电压2、预设偏置电压3和预设偏置电压4根据电路实际的需要接不同的偏置电压。

整形电路结构为差分信号输入差分信号输出，由两级反相放大器组成，输入正弦波信号，输出为方波信号。图中vip、vin为差分输入端，vop、von为差分输出端。四相时钟产生电路的0°、180°相位时钟信号分别接入第一整形电路正负输入端，90°、 270°相位时钟信号分别接入第二整形电路正负输入端，180°、0°相位时钟信号分别接入第三整形电路正负输入端，270°、90°相位时钟信号分别接入第四整形电路正负输入端。其中，R1和R2是上拉电阻，满足匹配和静态电压偏置的要求。Q5/Q6/Q9/Q10 是电流源，提供偏置电流。Q1(Q2)是射极跟随器，它的输出与输入是同相位，它用于驱动Q3(Q4)，同时为Q3(Q4)提供合适的静态工作点。Q3(Q4)是共射极放大器，它的输入与输出相位相反，它的放大倍数足够大，可以将信号高电平钳制在电源电压。Q3(Q4)的输出接Q5(Q6)的基极。Q11(Q12)组成的射极跟随器与Q1(Q2) 完全相同，Q7(Q8)组成的射极跟随器与Q3(Q4)完全相同。经过两次反相放大(Q3/Q4放大一次，Q7/Q8放大一次)，输入的正弦波信号就变成了方波信号。

如图3和图4所示，四相时钟产生电路为无源结构，由电容电阻组成，图中所有的电阻值相等，均为R,所有的电容也相等，均为C。利用的是RC移相的原理，可以根据需要确定其阶数。其中图3为一阶闭环电路，包括由依次连接的电容C11、电阻R11、电容C12、电阻R12、电容C13、电阻R13、电容C14、电阻R14组成的闭环电路；

其中，差分时钟信号负输入端IN_N连接到电容C11和电阻R11之间电路，差分时钟信号正输入端IN_P连接到电容C13与电阻R13之间电路，接地端sub！连接到电容C12与电阻R12之间电路，接地端sub！还连接到电容C14与电阻R14之间电路；

闭环电路第一输出端OUT1连接到电容C11与电阻R14之间电路，闭环电路第二输出端OUT2连接到电阻R11与电容C12之间电路，闭环电路第三输出端OUT3 连接到电阻R12与电容C13之间电路，闭环电路第四输出端OUT4连接到电阻R13 与电容C14之间电路。

如图4所示，四相时钟产生电路阶数越高，带宽越宽，但占用面积越大，3阶时带宽和面积都可以兼顾到。本实用新型实施例的四相时钟产生电路包括3阶闭环电路，每一阶闭环电路相同；

其中，第1阶闭环电路包括由依次连接的电容C11、电阻R11、电容C12、电阻R12、电容C13、电阻R13、电容C14、电阻R14组成的闭环电路；

差分时钟信号负输入端IN_N连接到电容C11和电阻R11之间电路，差分时钟信号正输入端IN_P连接到电容C13与电阻R13之间电路，接地端sub！连接到电容 C12与电阻R12之间电路，接地端sub！还连接到电容C14与电阻R14之间电路；

第1阶闭环电路第一输出端连接到电容C11与电阻R14之间电路，第1阶闭环电路第二输出端连接到电阻R11与电容C12之间电路，第1阶闭环电路第三输出端连接到电阻R12与电容C13之间电路，第1阶闭环电路第四输出端连接到电阻R13 与电容C14之间电路；

第2阶闭环电路包括由依次连接的电容C21、电阻R21、电容C22、电阻R22、电容C23、电阻R23、电容C24、电阻R24组成的闭环电路；

第1阶闭环电路第一输出端连接到电容C21和电阻R21之间电路，第1阶闭环电路第二输出端连接到电容C22与电阻R22之间电路，第1阶闭环电路第三输出端连接到电容C23与电阻R23之间电路，第1阶闭环电路第四输出端连接到电容C24 与电阻R24之间电路；

第2阶闭环电路第一输出端连接到电容C21与电阻R24之间电路，第2阶闭环电路第二输出端连接到电阻R21与电容C22之间电路，第2阶闭环电路第三输出端连接到电阻R22与电容C23之间电路，第2阶闭环电路第四输出端连接到电阻R23 与电容C24之间电路；

第3阶闭环电路包括由依次连接的电容C31、电阻R31、电容C32、电阻R32、电容C33、电阻R33、电容C34、电阻R34组成的闭环电路；

第2阶闭环电路第一输出端连接到电容C31和电阻R31之间电路，第2阶闭环电路第二输出端连接到电容C32与电阻R32之间电路，第2阶闭环电路第三输出端连接到电容C33与电阻R33之间电路，第2阶闭环电路第四输出端连接到电容C34 与电阻R34之间电路；

第3阶闭环电路第一输出端OUT1连接到电容C31与电阻R34之间电路，第3 阶闭环电路第二输出端OUT2连接到电阻R31与电容C32之间电路，第3阶闭环电路第三输出端OUT3连接到电阻R32与电容C33之间电路，第3阶闭环电路第四输出端OUT4连接到电阻R33与电容C34之间电路。四个输出端OUT1、OUT2、OUT3 和OUT4分别输出0°、90°、180°、270°相位时钟信号，两两之间相差90°。

如图5所示，第一与非门、第二与非门、第三与非门和第四与非门均为相同的电路，包括：第一输入端IN1，第二输入端IN2，PMOS管Q13和Q14，NMOS管 Q15和Q16，第一输出端OUT1，电源VCC，接地端GND，其中，

第一输入端IN1分别连接Q13栅极和Q16栅极，第二输入端IN2分别连接Q14 栅极和Q15栅极，Q13源极连接VCC，Q13漏极分别连接Q14漏极、Q15漏极和第一输出端OUT1，Q14源极连接VCC，Q15源极连接Q16漏极，Q16源极连接 GND。

图6所示，更优的方式，本实用新型实施例采用的第一与非门、第二与非门、第三与非门和第四与非门的电路还包括由PMOS管Q17和NMOS管Q19组成的第一反相器电路，以及由PMOS管Q18和NMOS管Q20组成的第二反相器电路，其中，第一输出端OUT1分别连接Q17栅极和Q19栅极，Q17源极连接VCC，Q17 漏极分别连接Q19漏极、Q18栅极和Q20栅极，Q19源极连接GND，Q18源极连接VCC，Q18漏极分别连接Q20漏极和第二输出端OUT2，Q20源极连接GND。增加了两个反相器电路提高了电路的驱动能力。

如图7所示，第一与门、第二与门、第三与门和第四与门的电路均相同，包括：第一输入端IN1，第二输入端IN2，PMOS管Q21、Q22和Q23，NMOS管Q24、 Q25和Q26，输出端OUT，电源VCC，接地端GND，其中，第一输入端IN1分别连接Q21栅极和Q25栅极，第二输入端IN2分别连接Q24栅极和Q22栅极，Q21 源极连接VCC，Q21漏极分别连接Q26栅极、Q23栅极、Q22漏极和Q24漏极， Q24源极连接Q25漏极，Q25源极连接GND，Q22源极连接VCC，Q23源极连接 VCC，Q23漏极分别连接Q26漏极和输出端OUT，Q26源极连接GND。

运算电路的作用是通过对输入波形进行与和与非运算，产生25％占空比信号。该运算电路中与门的输入是占空比为50％，相位相差90度的两路信号，它们经过与门以后可以产生占空比为25％的信号。同样的两路信号若是输入到与非门中，则输出的信号占空比也为25％，但相位翻转了180度。这样，与门和与非门的输出就构成了差分信号，提供给后面的模块使用。

以上仅是本实用新型的优选实施方式，应当指出的是，上述优选实施方式不应视为对本实用新型的限制，本实用新型的保护范围应当以权利要求所限定的范围为准。对于本技术领域的普通技术人员来说，在不脱离本实用新型的精神和范围内，还可以做出若干改进和润饰，这些改进和润饰也应视为本实用新型的保护范围。

Claims (7)

1.一种用于采样保持器的四相25％占空比时钟发生电路，其特征在于，包括依次连接的四相时钟产生电路、整形电路和运算电路；所述整形电路包括第一整形电路、第二整形电路、第三整形电路和第四整形电路；所述运算电路包括第一与非门、第二与非门、第三与非门、第四与非门、第一与门、第二与门、第三与门和第四与门；其中，

差分时钟信号正端连接所述四相时钟产生电路的正输入端，差分时钟信号负端连接所述四相时钟产生电路的负输入端，所述四相时钟产生电路的第一输出端、第二输出端、第三输出端和第四输出端依次输出0度相位时钟信号、90度相位时钟信号、180度相位时钟信号和270度相位时钟信号；

所述四相时钟产生电路的第一输出端连接第一整形电路正输入端，所述四相时钟产生电路的第三输出端连接第一整形电路负输入端，所述第一整形电路正输出端为A1，所述第一整形电路负输出端A2；所述四相时钟产生电路的第二输出端连接第二整形电路正输入端，所述四相时钟产生电路的第四输出端连接第二整形电路负输入端，所述第二整形电路正输出端为B1，所述第二整形电路负输出端为B2；所述四相时钟产生电路的第三输出端连接第三整形电路正输入端，所述四相时钟产生电路的第一输出端连接第三整形电路负输入端，所述第三整形电路正输出端为C1，所述第三整形电路负输出端为C2；所述四相时钟产生电路的第四输出端连接第四整形电路正输入端，所述四相时钟产生电路的第二输出端连接第四整形电路负输入端，所述第四整形电路正输出端为D1，所述第四整形电路负输出端为D2；

A1、B1分别连接所述第一与非门输入端，所述第一与非门输出为25％占空比0度相位时钟信号负端；A2、B2分别连接所述第二与非门输入端，所述第二与非门输出为25％占空比180度相位时钟信号负端；B1、C1分别连接所述第三与非门输入端，所述第三与非门输出为25％占空比90度相位时钟信号负端；B2、C2分别连接所述第四与非门输入端，所述第四与非门输出为25％占空比270度相位时钟信号负端；C1、D1分别连接第一与门输入端，第一与门输出为25％占空比180度相位时钟信号正端；C2、D2分别连接所述第二与门输入端，所述第二与门输出为25％占空比0度相位时钟信号正端；A1、D1分别连接所述第三与门输入端，所述第三与门输出为25％占空比270度相位时钟信号正端；A2、D2分别连接所述第四与门输入端，所述第四与门输出为25％占空比90度相位时钟信号正端。

2.根据权利要求1所述的用于采样保持器的四相25％占空比时钟发生电路，其特征在于，所述第一整形电路、第二整形电路、第三整形电路和第四整形电路均为相同的电路，包括：正输入端，负输入端，正输出端，负输出端，电阻R1-R10，NPN三极管Q1-Q4、Q7、Q8、Q11和Q12，NMOS管Q5、Q6、Q9和Q10，电源VCC，接地端GND，预设偏置电压1，预设偏置电压2，预设偏置电压3和预设偏置电压4；其中，

正输入端同时连接R1一端和Q1基极，R1另一端连接VCC，Q1集电极连接VCC，Q1射极同时连接R3一端和Q3的基极，R3另一端分别连接Q5漏极和R4一端，Q5源极连接GND，Q5栅极连接预设偏置电压1；

负输入端同时连接R2一端和Q2基极，R2另一端连接VCC，Q2集电极连接VCC，Q2射极同时连接R4另一端和Q4基极，Q3射极和Q4射极连接并同时连接到Q6漏极，Q6源极连接GND，Q6栅极连接预设偏置电压2；

Q3集电极同时连接R5一端和Q11基极，R5另一端连接VCC，Q11集电极与VCC连接，Q11射极同时连接R7一端和Q7基极，R7另一端同时连接Q9漏极和R8一端，Q9源极连接GND，Q9栅极连接偏置电压3，Q7集电极同时连接R9一端和正输出端，R9另一端连接VCC；

Q4集电极同时连接R6一端和Q12基极，R6另一端连接VCC，Q12集电极与VCC连接，Q12射极同时连接R8另一端和Q8基极，Q8集电极分别连接R10一端和负输出端，R10另一端连接VCC，Q7发射极和Q8发射极连接并同时连接Q10 漏极，Q10源极连接GND，Q10栅极连接预设偏置电压4。

3.根据权利要求1所述的用于采样保持器的四相25％占空比时钟发生电路，其特征在于，所述四相时钟产生电路为无源结构，包括由依次连接的电容C11、电阻R11、电容C12、电阻R12、电容C13、电阻R13、电容C14、电阻R14组成的闭环电路；

差分时钟信号负输入端连接到电容C11和电阻R11之间电路，差分时钟信号正输入端连接到电容C13与电阻R13之间电路，接地端sub！连接到电容C12与电阻R12之间电路，接地端sub！还连接到电容C14与电阻R14之间电路；

闭环电路第一输出端连接到电容C11与电阻R14之间电路，闭环电路第二输出端连接到电阻R11与电容C12之间电路，闭环电路第三输出端连接到电阻R12与电容C13之间电路，闭环电路第四输出端连接到电阻R13与电容C14之间电路。

4.根据权利要求1所述的用于采样保持器的四相25％占空比时钟发生电路，其特征在于，所述四相时钟产生电路为无源结构，包括n阶闭环电路，每一阶闭环电路相同，n大于或者等于1，其中，

第1阶闭环电路包括由依次连接的电容C11、电阻R11、电容C12、电阻R12、电容C13、电阻R13、电容C14、电阻R14组成的闭环电路；

差分时钟信号负输入端连接到电容C11和电阻R11之间电路，差分时钟信号正输入端连接到电容C13与电阻R13之间电路，接地端sub！连接到电容C12与电阻R12之间电路，接地端sub！还连接到电容C14与电阻R14之间电路；

第1阶闭环电路第一输出端连接到电容C11与电阻R14之间电路，第1阶闭环电路第二输出端连接到电阻R11与电容C12之间电路，第1阶闭环电路第三输出端连接到电阻R12与电容C13之间电路，第1阶闭环电路第四输出端连接到电阻R13与电容C14之间电路；

第2阶闭环电路包括由依次连接的电容C21、电阻R21、电容C22、电阻R22、电容C23、电阻R23、电容C24、电阻R24组成的闭环电路；

第1阶闭环电路第一输出端连接到电容C21和电阻R21之间电路，第1阶闭环电路第二输出端连接到电容C22与电阻R22之间电路，第1阶闭环电路第三输出端连接到电容C23与电阻R23之间电路，第1阶闭环电路第四输出端连接到电容C24与电阻R24之间电路；

第2阶闭环电路第一输出端连接到电容C21与电阻R24之间电路，第2阶闭环电路第二输出端连接到电阻R21与电容C22之间电路，第2阶闭环电路第三输出端连接到电阻R22与电容C23之间电路，第2阶闭环电路第四输出端连接到电阻R23与电容C24之间电路；

以此类推，第n阶闭环电路包括由依次连接的电容Cn1、电阻Rn1、电容Cn2、电阻Rn2、电容Cn3、电阻Rn3、电容Cn4、电阻Rn4组成的闭环电路；

第n-1阶闭环电路第一输出端连接到电容Cn1和电阻Rn1之间电路，第n-1阶闭环电路第二输出端连接到电容Cn2与电阻Rn2之间电路，第n-1阶闭环电路第三输出端连接到电容Cn3与电阻Rn3之间电路，第n-1阶闭环电路第四输出端连接到电容Cn4与电阻Rn4之间电路；

第n阶闭环电路第一输出端连接到电容Cn1与电阻Rn4之间电路，第n阶闭环电路第二输出端连接到电阻Rn1与电容Cn2之间电路，第n阶闭环电路第三输出端连接到电阻Rn2与电容Cn3之间电路，第n阶闭环电路第四输出端连接到电阻Rn3与电容Cn4之间电路。

5.根据权利要求1所述的用于采样保持器的四相25％占空比时钟发生电路，其特征在于，所述第一与非门、第二与非门、第三与非门和第四与非门均为相同的电路，包括：第一输入端，第二输入端，PMOS管Q13和Q14，NMOS管Q15和Q16，第一输出端，电源VCC，接地端GND，其中，

第一输入端分别连接Q13栅极和Q16栅极，第二输入端分别连接Q14栅极和Q15栅极，Q13源极连接VCC，Q13漏极分别连接Q14漏极、Q15漏极和输出端，Q14源极连接VCC，Q15源极连接Q16漏极，Q16源极连接GND。

6.根据权利要求5所述的用于采样保持器的四相25％占空比时钟发生电路，其特征在于，所述第一与非门、第二与非门、第三与非门和第四与非门的电路还包括由PMOS管Q17和NMOS管Q19组成的第一反相器电路，以及由PMOS管Q18和NMOS管Q20组成的第二反相器电路，其中，第一输出端分别连接Q17栅极和Q19栅极，Q17源极连接VCC，Q17漏极分别连接Q19漏极、Q18栅极和Q20栅极，Q19源极连接GND，Q18源极连接VCC，Q18漏极分别连接Q20漏极和第二输出端，Q20源极连接GND。

7.根据权利要求1所述的用于采样保持器的四相25％占空比时钟发生电路，其特征在于，所述第一与门、第二与门、第三与门和第四与门均为相同的电路，包括：第一输入端，第二输入端，PMOS管Q21、Q22和Q23，NMOS管Q24、Q25和Q26，输出端，电源VCC，接地端GND，其中，

第一输入端分别连接Q21栅极和Q25栅极，第二输入端分别连接Q24栅极和Q22栅极，Q21源极连接VCC，Q21漏极分别连接Q26栅极、Q23栅极、Q22漏极和Q24漏极，Q24源极连接Q25漏极，Q25源极连接GND，Q22源极连接VCC，Q23源极连接VCC，Q23漏极分别连接Q26漏极和输出端，Q26源极连接GND。