CN110971233B - 一种时域交织adc多相时钟产生电路 - Google Patents

Abstract

本发明公开了一种时域交织ADC多相时钟产生电路，包括信号转换模块，用于根据第一、第二输入信号产生第一、第二、第三和第四输出信号；第一、第二分频模块，用于对第一输出信号和第二输出信号、第三输出信号和第四输出信号进行分频处理得到第一分频信号、第二分频信号；信号耦合模块，用于对第一、第二分频信号进行互耦合处理得到分频耦合信号；多通道时钟信号模块，用于根据预设信号处理规则对分频耦合信号进行信号处理得到多通道时钟信号；驱动电路模块，用于对多通道时钟信号进行校正处理得到最终多相时钟信号。本发明通过在第一分频模块和第二分频模块输出端进行互耦合处理，从而增强信号了分频信号的连续性，使得信号之间的时序关系更加良好。

Description

一种时域交织ADC多相时钟产生电路

技术领域

本发明属于ADC模数转换器技术领域，具体涉及一种时域交织ADC多相时钟产生电路。

背景技术

模数转换器(Analog-to-Digital Converter，简称ADC)的高速率与高精度一直是人们的不懈追求。模数转换器作为模拟电路和数字电路沟通的桥梁，其性能提升一直面临许多挑战。在高速信号处理领域，工艺等因素已经极大程度的限制了模数转换器的转换速率。

近年来，随着模数转换器领域的发展，对模数转换器的时钟采样频率需求也越来越高，单通道模数转换器的时钟频率现在很难根据工艺进步而得到提升，所以应用于多通道模数转换器的时域交织结构可以很好的解决此问题。对于时域交织结构的多相时钟而言，可以成倍的提升模数转换器的采样率，根据对时域交织时钟的需求来确定时钟的数量，时钟的占空比与交叠情况等。

但是，目前单通道模数转换器使用广泛，而多通道模数转换器结构电路设计复杂，存在信号之间时序连续性问题，导致时钟的占空比、高电平交叠控制灵活性较差。

发明内容

为了解决现有技术中存在的上述问题，本发明提供了一种时域交织ADC多相时钟产生电路。

本发明实施例提供了一种时域交织ADC多相时钟产生电路，该时域交织ADC多相时钟产生电路包括：

信号转换模块、第一分频模块、第二分频模块、信号耦合模块、多通道时钟信号模块、驱动电路模块，其中，

所述信号转换模块，用于根据第一输入信号、第二输入信号产生第一输出信号、第二输出信号、第三输出信号和第四输出信号；

所述第一分频模块，连接所述信号转换模块，用于对所述第一输出信号和所述第二输出信号进行分频处理得到第一分频信号；

所述第二分频模块，连接所述信号转换模块，用于对所述第三输出信号和所述第四输出信号进行分频处理得到第二分频信号；

所述信号耦合模块，连接所述第一分频模块、所述第二分频模块，用于对所述第一分频信号、所述第二分频信号进行互耦合处理得到分频耦合信号；

所述多通道时钟信号模块，连接所述第一分频模块、所述第二分频模块、所述信号耦合模块，用于根据预设信号处理规则对所述分频耦合信号进行信号处理得到多通道时钟信号；

所述驱动电路模块，连接所述多通道时钟信号模块，用于对所述多通道时钟信号进行校正处理得到最终所述多相时钟信号。

在本发明的一个实施例中，所述信号转换模块包括第一反相器组1～第一反相器组6、电容C1～C6、信号移相器组，其中，

所述第一反相器组1的输入端与第一信号输入端连接，所述第一反相器组2的输入端与第二信号输入端连接，所述电容C1的两端分别连接所述第一反相器组1的输出端与所述信号移相器组的第一输入端，所述电容C2的两端分别连接所述第一反相器组2的输出端与所述信号移相器组的第二输入端，所述电容C3～C6的两端分别与所述信号移相器组的第一输出端～第四输出端、所述第一反相器组3～第一反相器组4的输入端连接，所述第一反相器组3～第一反相器组4的输出端分别与所述信号转换模块的第一输出端～第四输出端连接。

在本发明的一个实施例中，所述第一反相器组1～第一反相器组6分别包括若干个第一反相器，所述若干个第一反相器依次串联，第N个所述第一反相器包括电阻R1、晶体管M1、晶体管M2，N为大于0的整数，其中，

所述电阻R1的一端与所述晶体管M1的栅极、所述晶体管M2的栅极、第N个所述第一反相器的输入端连接，所述电阻R1的另一端与所述晶体管M1的漏极、所述晶体管M2的漏极、第N个所述第一反相器的输出端连接，所述晶体管M1的源极接VDD，所述晶体管M2的源极接GND。

在本发明的一个实施例中，所述信号移相器组包括若干个信号移相器，所述若干个信号移相器依次串联，第M个所述信号移相器包括电阻R2～R5、电容C7～C10，M为大于0的整数，其中，

所述电阻R2～R3的一端、所述电容C7～C8的一端均与第M个所述信号移相器的第一输入端连接，所述电阻R4～R5的一端、所述电容C9～C10的一端均与第M个所述信号移相器的第二输入端连接，所述电阻R2的另一端、所述电容C10的另一端均与第M个所述信号移相器的第一输出端连接，所述电阻R3的另一端、所述电容C7的另一端均与第M个所述信号移相器的第二输出端连接，所述电阻R4的另一端、所述电容C8的另一端均与第M个所述信号移相器的第三输出端连接，所述电阻R5的另一端、所述电容C9的另一端均与第M个所述信号移相器的第四输出端连接。

在本发明的一个实施例中，所述第一分频模块、第二分频模块均分别包括P个第一CML逻辑电路，P为2ⁿ，n为大于0的整数，其中，

第一个所述第一CML逻辑电路的第三输入端与第P个所述第一CML逻辑电路的第二输出端连接，第一个所述第一CML逻辑电路的第四输入端与第P个所述第一CML逻辑电路的第一输出端连接，第p₁个所述第一CML逻辑电路的第三输入端与第p₁-1个所述第一CML逻辑电路的第一输出端连接，第p₁个所述第一CML逻辑电路的第四输入端与第p₁-1个所述第一CML逻辑电路的第二输出端连接，1＜p₁≤P，对于所述第一分频模块，第p₂个所述第一CML逻辑电路的第一输入端与所述信号转换模块的第一输出端连接，第p₂个所述第一CML逻辑电路的第二输入端与所述信号转换模块的第二输出端连接，0＜p₂＜P且为奇数，第p₂+1个所述第一CML逻辑电路的第一输入端与所述信号转换模块的第二输出端连接，第p₂+1个所述第一CML逻辑电路的第二输入端与所述信号转换模块的第一输出端连接，对于所述第二分频模块，第p₂个所述第一CML逻辑电路的第一输入端与所述信号转换模块的第三输出端连接，第p₂个所述第一CML逻辑电路的第二输入端与所述信号转换模块的第四输出端连接，0＜p₂＜P且为奇数，第p₂+1个所述第一CML逻辑电路的第一输入端与所述信号转换模块的第四输出端连接，第p₂+1个所述第一CML逻辑电路的第二输入端与所述信号转换模块的第三输出端连接。

在本发明的一个实施例中，所述第一CML逻辑电路包括电阻R6～R7、晶体管M3～M8，其中，

所述晶体管M3的漏极与所述晶体管M5的源极、所述晶体管M6的源极连接，所述晶体管M4的漏极与所述晶体管M7的源极、所述晶体管M8的源极连接，所述晶体管M5的漏极与所述晶体管M7的漏极、所述晶体管M8的栅极、所述电阻R6的一端连接，所述晶体管M6的漏极与所述晶体管M7的栅极、所述晶体管M8的漏极、所述电阻R7的一端连接，所述电阻R6的另一端、所述电阻R7的另一端均接VDD，所述晶体管M3的源极与所述晶体管M4的源极均接GND。

在本发明的一个实施例中，所述信号耦合模块包括4P个电阻R，其中，

第m₁个所述电阻R的一端与所述第一分频模块的第(m₁+1)/2输出端连接，第m₁个所述电阻R的另一端与所述第二分频模块的第(m₁+1)/2输出端连接，0＜m₁＜4P且m₁为奇数，第m₂个所述电阻R的一端与所述第一分频模块的第(m₂+2)/2输出端连接，第m₂个所述电阻R的另一端与所述第二分频模块的第m₂/2输出端连接，0＜m₂＜4P且m₂为耦数，第4P个所述电阻R的一端与所述第一分频模块的第一输出端连接，第4P个所述电阻R的另一端与所述第二分频模块的第2P输出端连接。

在本发明的一个实施例中，所述多通道时钟信号模块中根据预设信号处理规则对所述分频耦合信号进行信号处理得到多通道时钟信号，包括：

所述预设信号处理规则为判断所述分频耦合信号中第a分频耦合信号和第b分频耦合信号之间是否存在满足预设占空比的与逻辑关系，其中，0＜a，b≤4P且0＜b-a<2P，所述分频耦合信号包括第一分频耦合信号～第4P分频耦合信号；

若存在满足所述预设占空比的与逻辑关系，则对所述第一分频耦合信号～第4P分频耦合信号进行信号处理得到多通道时钟信号。

在本发明的一个实施例中，所述驱动电路模块包括第二反相器组1～第二反相器组4P，其中，

所述第二反相器组1～第二反相器组4P的输入端分别与所述多通道时钟信号模块的第一输出端～第4P输出端连接，所述第二反相器组1～第二反相器组4P的输出端分别与所述多相时钟信号的输出端连接。

在本发明的一个实施例中，所述第二反相器组1～第二反相器组4P分别包括若干个第二反相器，所述若干个第二反相器依次串联，第L个所述第二反相器包括晶体管M9、晶体管M10，L为大于0的整数，其中，

所述晶体管M9的栅极、所述晶体管M10的栅极均与第L个所述第二反相器的输入端连接，所述晶体管M9的漏极、所述晶体管M10的漏极均与第L个所述第二反相器的输出端连接，所述晶体管M9的源极接VDD，所述晶体管M10的源极接GND。

与现有技术相比，本发明的有益效果：

本发明通过在第一分频模块和第二分频模块的输出端进行互耦合处理，从而增强信号了分频信号的连续性，使得信号之间的时序关系更加良好，同时多通道时钟信号模块根据预设信号处理规则可以实现时钟的占空比可调、高电平交叠可调，且控制灵活。

以下将结合附图及实施例对本发明做进一步详细说明。

附图说明

图1为本发明实施例提供的一种时域交织ADC多相时钟产生电路的结构示意图；

图2为本发明实施例提供的一种时域交织ADC多相时钟产生电路中信号转换模块的结构示意图；

图3为本发明实施例提供的一种时域交织ADC多相时钟产生电路中第一反相器组1～第一反相器组6中第一反相器的电路示意图；

图4为本发明实施例提供的一种时域交织ADC多相时钟产生电路中信号移相器组中信号移相器的电路示意图；

图5为本发明实施例提供的一种时域交织ADC多相时钟产生电路中信号移相器组中信号移相器级联的电路示意图；

图6为本发明实施例提供的一种时域交织ADC多相时钟产生电路中信号移相器组中信号移相器的输入波形示意图；

图7为本发明实施例提供的一种时域交织ADC多相时钟产生电路中信号移相器组中信号移相器的输出波形示意图；

图8为本发明实施例提供的一种时域交织ADC多相时钟产生电路中第一分频模块的结构示意图；

图9为本发明实施例提供的一种时域交织ADC多相时钟产生电路中第一分频模块的二分频结构示意图；

图10为本发明实施例提供的一种时域交织ADC多相时钟产生电路中第一分频模块实现二分频时的输入输出信号波形示意图；

图11为本发明实施例提供的一种时域交织ADC多相时钟产生电路中第二分频模块的结构示意图；

图12为本发明实施例提供的一种时域交织ADC多相时钟产生电路中第二分频模块的二分频结构示意图；

图13为本发明实施例提供的一种时域交织ADC多相时钟产生电路中第一CML逻辑电路的电路示意图；

图14为本发明实施例提供的一种时域交织ADC多相时钟产生电路中信号耦合模块的电路示意图；

图15为本发明实施例提供的一种时域交织ADC多相时钟产生电路中实现二分频对应的信号耦合模块的电路示意图；

图16为本发明实施例提供的一种时域交织ADC多相时钟产生电路中第一分频模块、第二分频模块实现二分频后经过信号耦合模块后的输出波形示意图；

图17为本发明实施例提供的一种时域交织ADC多相时钟产生电路中多通道时钟信号模块的结构示意图；

图18为本发明实施例提供的一种时域交织ADC多相时钟产生电路中多通道时钟信号模块中第二CML逻辑电路的结构示意图；

图19为本发明实施例提供的一种时域交织ADC多相时钟产生电路中多通道时钟信号模块产生25％占空比时输入输出波形示意图；

图20本发明实施例提供的一种时域交织ADC多相时钟产生电路中多通道时钟信号模块实现8通道时钟信号的结构示意图；

图21为本发明实施例提供的一种时域交织ADC多相时钟产生电路中多通道时钟信号模块产生的8通道、12.5％占空比时非交叠多通道信号输出波形示意图；

图22为本发明实施例提供的另一种时域交织ADC多相时钟产生电路中多通道时钟信号模块产生的8通道、25％占空比时交叠多通道信号输出波形示意图；

图23为本发明实施例提供的一种时域交织ADC多相时钟产生电路中驱动电路模块的结构示意图；

图24为本发明实施例提供的一种时域交织ADC多相时钟产生电路中第二反相器组的第二反相器的电路示意图。

具体实施方式

下面结合具体实施例对本发明做进一步详细的描述，但本发明的实施方式不限于此。

实施例一

请参见图1，图1为本发明实施例提供的一种时域交织ADC多相时钟产生电路的结构示意图。本实施例提供了一种时域交织ADC多相时钟产生电路，该时域交织ADC多相时钟产生电路包括信号转换模块、第一分频模块、第二分频模块、信号耦合模块、多通道时钟信号模块、驱动电路模块，其中，

信号转换模块，用于根据第一输入信号、第二输入信号产生第一输出信号、第二输出信号、第三输出信号和第四输出信号；

第一分频模块，连接信号转换模块，用于对第一输出信号和第二输出信号进行分频处理得到第一分频信号；

第二分频模块，连接信号转换模块，用于对第三输出信号和第四输出信号进行分频处理得到第二分频信号；

信号耦合模块，连接第一分频模块、第二分频模块，用于对第一分频信号、第二分频信号进行互耦合处理得到分频耦合信号；

多通道时钟信号模块，连接第一分频模块、第二分频模块、信号耦合模块，用于根据预设信号处理规则对分频耦合信号进行信号处理得到多通道时钟信号；

驱动电路模块，连接多通道时钟信号模块，用于对多通道时钟信号进行校正处理得到多相时钟信号。

具体而言，目前大多模数转换器的时钟采样频率通过单通道模数转换器实现，而时钟采样频率需求越来越高，单通道模数转换器时钟采样频率已无法满足需要。而多通道模数转换器结构电路设计复杂，灵活性较差，无法很好的控制实现模数转换器的时钟采样频率达到近太赫兹。基于上述问题，本实施例提出了一种时域交织ADC多相时钟产生电路，该电路通过信号转换模块产生第一输出信号、第二输出信号、第三输出信号和第四输出信号，由第一分频模块对第一输出信号和第二输出信号进行分频处理得到第一分频信号，第二分频模块对第三输出信号和第四输出信号进行分频处理得到第二分频信号，通过信号耦合模块对第一分频信号和第二分频信号进行耦合处理得到分频耦合信号，之后多通道时钟信号模块通过预设信号处理规则实现对分频耦合信号的多通道处理，从而得到多通道时钟信号，该多通道时钟信号具有相同的占空比，最后通过驱动电路模块对多通道时钟信号进行校正得到最终的多相时钟信号。

本实施例通过在第一分频模块和第二分频模块的输出端进行互耦合处理，从而增强信号了分频信号的连续性，使得信号之间的时序关系更加良好，同时多通道时钟信号模块根据预设信号处理规则可以实现时钟的占空比可调、高电平交叠可调，控制灵活。

进一步地，信号转换模块包括第一反相器组1～第一反相器组6、电容C1～C6、信号移相器组。

具体而言，为了减少输入信号的数目，本实施例通过信号转换模块实现对输入信号的转换，具体地，请参见图2，图2为本发明实施例提供的一种时域交织ADC多相时钟产生电路中信号转换模块的结构示意图，可见，信号转换模块中：第一反相器组1的输入端与第一信号输入端连接，第一反相器组2的输入端与第二信号输入端连接，电容C1的两端分别连接第一反相器组1的输出端与信号移相器组的第一输入端，电容C2的两端分别连接第一反相器组2的输出端与信号移相器组的第二输入端，电容C3～C6的两端分别与信号移相器组的第一输出端～第四输出端、第一反相器组3～第一反相器组4的输入端连接，第一反相器组3～第一反相器组4的输出端分别与信号转换模块的第一输出端～第四输出端连接。本实施例由于在高频情况下，第一输入信号VIN_N和第二输入信号VIN_P为一对正弦差分输入信号，该正弦波输入信号摆幅较小，需要对信号转换模块的输入端和输出端进行放大处理，例如对于输入端，本实施例采用第一反相器组1～第一反相器组2分别实现对第一输入信号VIN_N、第二输入信号VIN_P的放大，然后通过电容C1～C2将电路的交流信号共模拉到共模电压0，再通过信号移相器组产生两对具有π/2相位差的正弦差分信号，对于输出端，电容C3～C6均对信号移相器组起到隔离直流电压的作用，使得信号移相器组工作在共模电压0下，而通过第一反相器组3～第一反相器组6恢复信号摆幅，将第一输出信号CLK_P-、第二输出信号CLK_P、第三输出信号CLK_N-和第四输出信号CLK_N共模拉到共模电压VDD/2，实现对第一输出信号CLK_P-、第二输出信号CLK_P、第三输出信号CLK_N-和第四输出信号CLK_N的放大。因此，本实施例信号转换模块最终由一对正弦差分输入信号产生两对具有π/2相位差(在时域上也就是周期T的四分之一)，共模电压在VDD/2，且摆幅较大的同频率正弦差分信号，从而作为后续分频电路的输入信号。

本实施例信号转换模块的第一反相器组1～第一反相器组6分别包括若干个第一反相器，若干个第一反相器依次串联，请参见图3，图3为本发明实施例提供的一种时域交织ADC多相时钟产生电路中第一反相器组1～第一反相器组6中第一反相器的电路示意图，第N个第一反相器包括电阻R1、晶体管M1、晶体管M2，N为大于0的整数，其中，电阻R1的一端与晶体管M1的栅极、晶体管M2的栅极、第N个第一反相器的输入端连接，电阻R1的另一端与晶体管M1的漏极、晶体管M2的漏极、第N个第一反相器的输出端连接，晶体管M1的源极接VDD，晶体管M2的源极接GND。本实施例第一反相器引入电阻R1，使得晶体管M1、晶体管M2偏置在饱和区，实现大信号共模到VDD/2，而对于小信号则起到放大器的作用，同时共模到VDD/2。其中，第一反相器组1～第一反相器组6中串联的第一反相器个数为偶数，且第一反相器组1～第一反相器组2中串联的第一反相器的个数相等，记为A，第一反相器组3～第一反相器组6中串联的第一反相器的个数相等，记为B，A与B不一定相等，具体根据实际设计需要；串联的第一反相器中，对于晶体管M1宽长比逐级加倍，对于晶体管M1宽长比逐级加倍，比如三级第一反相器串联，第二级第一反相器中的晶体管M1宽长比是第一级第一反相器中的晶体管M1宽长比的2倍，第三级第一反相器中的晶体管M1宽长比是第二级第一反相器中的晶体管M1宽长比的2倍，同理，第二级第一反相器中的晶体管M2宽长比是第一级第一反相器中的晶体管M2宽长比的2倍，第三级第一反相器中的晶体管M2宽长比是第二级第一反相器中的晶体管M2宽长比的2倍。

优选地，晶体管M1为P型MOS管，晶体管M2为N型MOS管。

本实施例信号转换模块的信号移相器组包括M个信号移相器，M为大于0的整数，M个信号移相器依次串联，请参见图4，图4为本发明实施例提供的一种时域交织ADC多相时钟产生电路中信号移相器组中信号移相器的电路示意图，第M个信号移相器包括电阻R2～R5、电容C7～C10，其中，电阻R2～R3的一端、电容C7～C8的一端均与第M个信号移相器的第一输入端连接，电阻R4～R5的一端、电容C9～C10的一端均与第M个信号移相器的第二输入端连接，电阻R2的另一端、电容C10的另一端均与第M个信号移相器的第一输出端连接，电阻R3的另一端、电容C7的另一端均与第M个信号移相器的第二输出端连接，电阻R4的另一端、电容C8的另一端均与第M个信号移相器的第三输出端连接，电阻R5的另一端、电容C9的另一端均与第M个信号移相器的第四输出端连接。本实施例信号移相器采用无源移相结构，图4中电阻与电容参数的设置要符合公式f＝1/(2πRC)，f为频率，R为电阻值，C为电容值。若对于信号的带宽要求很高，可以通过多级信号移相器的串联形成信号移相器组来达到带宽要求，具体串联的级数根据实际设计需要。例如增益要平稳控制在32～64GHz内，可以通过两级信号移相器串联，请参见图5，图5为本发明实施例提供的一种时域交织ADC多相时钟产生电路中信号移相器组中信号移相器级联的电路示意图，其他多级串联结构参考图5，使得第一级中电阻R2～R5与电容C7～C10参数设置满足输出频率为32GHz，第二级中电阻R2～R5与电容C7～C10参数设置满足输出频率为64GHz。请参见图6、图7，图6为本发明实施例提供的一种时域交织ADC多相时钟产生电路中信号移相器组中信号移相器的输入波形示意图，图7为本发明实施例提供的一种时域交织ADC多相时钟产生电路中信号移相器组中信号移相器的输出波形示意图，可见，本实施例将一对正弦差分输入信号转换为两对具有π/2相位差(在时域上也就是周期T的四分之一)的同频率正弦差分信号。

进一步地，第一分频模块包括P个第一CML逻辑电路，P为2ⁿ，n为大于0的整数。

具体而言，本实施例第一分频模块通过将P个第一CML逻辑电路连接在一起实现P分频，第一分频模块为2输入2P输出，在分频部分，P个第一CML逻辑电路的输入信号交替变化，具体地，请参见图8，图8为本发明实施例提供的一种时域交织ADC多相时钟产生电路中第一分频模块的结构示意图，可见，第一分频模块中：第一个所述第一CML逻辑电路的第三输入端与第P个所述第一CML逻辑电路的第二输出端连接，第一个所述第一CML逻辑电路的第四输入端与第P个所述第一CML逻辑电路的第一输出端连接，第p₁个所述第一CML逻辑电路的第三输入端与第p₁-1个所述第一CML逻辑电路的第一输出端连接，第p₁个所述第一CML逻辑电路的第四输入端与第p₁-1个所述第一CML逻辑电路的第二输出端连接，1＜p₁≤P，第p₂个所述第一CML逻辑电路的第一输入端与所述信号转换模块的第一输出端连接，第p₂个所述第一CML逻辑电路的第二输入端与所述信号转换模块的第二输出端连接，0＜p₂＜P且为奇数，第p₂+1个所述第一CML逻辑电路的第一输入端与所述信号转换模块的第二输出端连接，第p₂+1个所述第一CML逻辑电路的第二输入端与所述信号转换模块的第一输出端连接。

请参见图9，图9为本发明实施例提供的一种时域交织ADC多相时钟产生电路中第一分频模块的二分频结构示意图，以二分频为例，可见，第一分频模块中：第一个第一CML逻辑电路的第一输入端CLK_N与信号转换模块的第一输出端连接，第一个第一CML逻辑电路的第二输入端CLK_P与信号转换模块的第二输出端连接，第一个第一CML逻辑电路的第三输入端VIN_N与第二个第一CML逻辑电路的第二输出端OUT1_P连接，第一个第一CML逻辑电路的第四输入端VIN_P与第二个第一CML逻辑电路的第一输出端OUT1_N连接，第二个第一CML逻辑电路的第一输入端CLK_N与信号转换模块的第二输出端连接，第二个第一CML逻辑电路的第二输入端CLK_P与信号转换模块的第一输出端连接，第二个第一CML逻辑电路的第三输入端VIN_N与第一个第一CML逻辑电路的第一输出端OUT0_N连接，第二个第一CML逻辑电路的第四输入端VIN_P与第一个第一CML逻辑电路的第二输出端OUT0_P连接，第一个第一CML逻辑电路的第一输出端OUT0_N还与第一分频模块的第一输出端连接，第一个第一CML逻辑电路的第二输出端OUT0_P还与第一分频模块的第三输出端连接，第二个第一CML逻辑电路的第一输出端OUT1_N还与第一分频模块的第二输出端连接，第二个第一CML逻辑电路的第二输出端OUT2_P还与第一分频模块的第四输出端连接。本实施例将信号转换模块输出的第二输出信号CLK_P和第四输出信号CLK_N输入至第一个第一CML逻辑电路和第二个第一CML逻辑电路，具体地，第四输出信号CLK_N输入至第一个第一CML逻辑电路的第一输入端CLK_N，第二输出信号CLK_P输入至第一个第一CML逻辑电路的第二输入端CLK_P，第四输出信号CLK_N输入至第二个第一CML逻辑电路的第二输入端CLK_P，第二输出信号CLK_P输入至第二个第一CML逻辑电路的第一输入端CLK_N，同时第一个第一CML逻辑电路的第三输入端VIN_N、第一个第一CML逻辑电路的第四输入端VIN_P分别与第二个第一CML逻辑电路的第二输出端OUT1_P、第二个第一CML逻辑电路的第一输出端OUT1_N连接，第一个第一CML逻辑电路的第一输出端OUT1_N、第一个第一CML逻辑电路的第二输出端OUT1_P分别与第二个第一CML逻辑电路的第三输入端VIN_N、第二个第一CML逻辑电路的第四输入端VIN_P连接，从而实现二分频功能。请参见图10，图10为本发明实施例提供的一种时域交织ADC多相时钟产生电路中第一分频模块实现二分频时的输入输出信号波形示意图，从图中可以看出，输出信号频率是输入信号频率的二分之一，即为二分频。

进一步地，第二分频模块包括P个第一CML逻辑电路。

具体而言，本实施例第二分频模块通过将P个第一CML逻辑电路连接在一起实现另一个P分频，第二分频模块为2输入2P输出，具体地，请参见图11，图11为本发明实施例提供的一种时域交织ADC多相时钟产生电路中第二分频模块的结构示意图，可见，本实施例第二分频模块与第一分频模块连接类似，不同的是将信号转换模块输出的第一输出信号CLK_P-和第三输出信号CLK_N-输入至P个第一CML逻辑电路，同样在分频部分，P个第一CML逻辑电路的输入信号交替变化，具体地：第一个所述第一CML逻辑电路的第三输入端与第P个所述第一CML逻辑电路的第一输出端连接，第一个所述第一CML逻辑电路的第四输入端与第P个所述第一CML逻辑电路的第二输出端连接，第p₁个所述第一CML逻辑电路的第三输入端与第p₁-1个所述第一CML逻辑电路的第一输出端连接，第p₁个所述第一CML逻辑电路的第四输入端与第p₁-1个所述第一CML逻辑电路的第二输出端连接，1＜p₁≤P，第p₂个所述第一CML逻辑电路的第一输入端与所述信号转换模块的第三输出端连接，第p₂个所述第一CML逻辑电路的第二输入端与所述信号转换模块的第四输出端连接，0＜p₂＜P且为奇数，第p₂+1个所述第一CML逻辑电路的第一输入端与所述信号转换模块的第四输出端连接，第p₂+1个所述第一CML逻辑电路的第二输入端与所述信号转换模块的第三输出端连接。

请参见图12，图12为本发明实施例提供的一种时域交织ADC多相时钟产生电路中第二分频模块的二分频结构示意图，同样以二分频为例，可见，第二分频模块中：第一个第一CML逻辑电路的第一输入端CLK_N与信号转换模块的第三输出端连接，第一个第一CML逻辑电路的第二输入端CLK_P与信号转换模块的第四输出端连接，第一个第一CML逻辑电路的第三输入端VIN_N与第二个第一CML逻辑电路的第二输出端OUT3_P连接，第一个第一CML逻辑电路的第四输入端VIN_P与第二个第一CML逻辑电路的第一输出端OUT3_N连接，第二个第一CML逻辑电路的第一输入端CLK_N与信号转换模块的第四输出端连接，第二个第一CML逻辑电路的第二输入端CLK_P与信号转换模块的第三输出端连接，第二个第一CML逻辑电路的第三输入端VIN_N与第一个第一CML逻辑电路的第一输出端OUT2_N连接，第二个第一CML逻辑电路的第四输入端VIN_P与第一个第一CML逻辑电路的第二输出端OUT2_P连接，第一个第一CML逻辑电路的第一输出端OUT2_N还与第二分频模块的第一输出端连接，第一个第一CML逻辑电路的第二输出端OUT2_P还与第二分频模块的第三输出端连接，第二个第一CML逻辑电路的第一输出端OUT3_N还与第二分频模块的第二输出端连接，第二个第一CML逻辑电路的第二输出端OUT3_P还与第二分频模块的第四输出端连接。

进一步地，第一分频模块、第二分频模块中第一CML逻辑电路均包括电阻R6～R7、晶体管M3～M8。

具体而言，本实施例上述第一分频模块、第二分频模块中的P个第一CML逻辑电路采用相同的电路，具体地，请参见图13，图13为本发明实施例提供的一种时域交织ADC多相时钟产生电路中第一CML逻辑电路的电路示意图，可见，第一CML逻辑电路：晶体管M3的漏极与晶体管M5的源极、晶体管M6的源极连接，晶体管M4的漏极与晶体管M7的源极、晶体管M8的源极连接，晶体管M5的漏极与晶体管M7的漏极、晶体管M8的栅极、电阻R6的一端连接，晶体管M6的漏极与晶体管M7的栅极、晶体管M8的漏极、电阻R7的一端连接，电阻R6的另一端、电阻R7的另一端均接VDD，晶体管M3的源极与晶体管M4的源极均接GND。

以二分频为例，在第一分频模块中，对于第一个第一CML逻辑电路，晶体管M3的栅极与信号转换模块的第二输出端CLK_P连接，晶体管M4的栅极与信号转换模块的第四输出端CLK_N连接，晶体管M5的栅极与第二个第一CML逻辑电路的第二输出端连接，晶体管M6的栅极与第二个第一CML逻辑电路的第一输出端连接，对于第二个第一CML逻辑电路，晶体管M3的栅极与信号转换模块的第四输出端CLK_N连接，晶体管M4的栅极与信号转换模块的第二输出端CLK_P连接，晶体管M5的栅极与第一个第一CML逻辑电路的第一输出端连接，晶体管M6的栅极与第一个第一CML逻辑电路的第二输出端连接；在第二分频模块中，对于第一个第一CML逻辑电路，晶体管M3的栅极与信号转换模块的第一输出端CLK_P-连接，晶体管M4的栅极与信号转换模块的第三输出端CLK_N-连接，晶体管M5的栅极与第二个第一CML逻辑电路的第一输出端连接，晶体管M6的栅极与第二个第一CML逻辑电路的第二输出端连接，对于第二个第一CML逻辑电路，晶体管M3的栅极与信号转换模块的第三输出端CLK_N-连接，晶体管M4的栅极与信号转换模块的第一输出端CLK_P-连接，晶体管M5的栅极与第一个第一CML逻辑电路的第一输出端连接，晶体管M6的栅极与第一个第一CML逻辑电路的第二输出端连接。本实施例中每个第一CML逻辑电路如图13所示的工作原理包括：当CLK_P为高电平，CLK_N为低电平时，晶体管M3导通，晶体管M5、晶体管M6正常工作，晶体管M4断开，晶体管M7、晶体管M8不能工作；当VIN_N为高电平，VIN_P为低电平时，晶体管M5导通，晶体管M6断开，输出OUT_P为低电平，OUT_N为高电平，当VIN_N为低电平，VIN_P为高电平时，晶体管M5断开，晶体管M6导通，输出OUT_P为高电平，OUT_N为低电平；当CLK_N为高电平时，晶体管M4导通，晶体管M7与晶体管M8构成正反馈，当OUT_N为高电平时，晶体管M7导通，将OUT_P拉为低电平，晶体管M8断开，当OUT_P为高电平时晶体管M8导通，将OUT_N拉为低电平，晶体管M7断开；当CLK_P为低电平，CLK_N为高电平时，晶体管M3断开，晶体管M5、晶体管M6不能工作，晶体管M4导通，晶体管M7、晶体管M8正常工作，此时，由于晶体管M7和晶体管M8构成正反馈，输出OUT_P与OUT_N维持CLK_P与CLK_N跳变前的状态。

优选地，晶体管M3～M8均为N型MOS管。

本实施例采用的P个第一CML逻辑电路，其电路设计简单，电路中的电阻使得输出信号的摆幅变小，从而使电路工作在更高的频率上，达到高速效果，频率能够达到近太赫兹。

进一步地，所述信号耦合模块包括4P个电阻R。

具体而言，本实施例第一分频模块、第二分频模块输出的信号之间存在时序问题，导致信号的连续信差，因此本实施例利用电阻分别将第一分频模块、第二分频模块的输出端中每两个相邻信号连接起来进行互耦合处理得到分频耦合信号，本实施例分频耦合信号包括第一分频耦合信号～第4P分频耦合信号，具体地，请参见图14，图14为本发明实施例提供的一种时域交织ADC多相时钟产生电路中信号耦合模块的电路示意图，可见，信号耦合模块中：第m₁个所述电阻R的一端与所述第一分频模块的第(m₁+1)/2输出端连接，第m₁个所述电阻R的另一端与所述第二分频模块的第(m₁+1)/2输出端连接，0＜m₁＜4P且m₁为奇数，第m₂个所述电阻R的一端与所述第一分频模块的第(m₂+2)/2输出端连接，第m₂个所述电阻R的另一端与所述第二分频模块的第m₂/2输出端连接，0＜m₂＜4P且m₂为耦数，第4P个所述电阻R的一端与所述第一分频模块的第一输出端连接，第4P个所述电阻R的另一端与所述第二分频模块的第2P输出端连接。，通过将4P个电阻分别连接在第一分频模块、第二分频模块的输出端的两个相邻信号之间，前级驱动后级，使得输出第一分频模块和第二分频模块输出信号的连续性更好，可以更好的确定信号之间的时序关系。

图15为本发明实施例提供的一种时域交织ADC多相时钟产生电路中实现二分频对应的信号耦合模块的电路示意图，本实施例以第一分频模块、第二分频模块分别实现二分频后，对分频后的第一分频信号和第二分频信号进行耦合处理，第一分频模块、第二分频模块共8个输出信号，需要8个电阻R，具体地：第一个电阻R的两端分别与第一分频模块的第一输出端、第二分频模块的第一输出端连接，第二个电阻R的两端分别与第一分频模块的第二输出端、第二分频模块的第一输出端连接，第三个电阻R的两端分别与第一分频模块的第二输出端、第二分频模块的第二输出端连接，第四个电阻R的两端分别与第一分频模块的第三输出端、第二分频模块的第二输出端连接，第五个电阻R的两端分别与第一分频模块的第三输出端、第二分频模块的第三输出端连接，第六个电阻R的两端分别与第一分频模块的第四输出端、第二分频模块的第三输出端连接，第七个电阻R的两端分别与第一分频模块的第四输出端、第二分频模块的第四输出端连接，第八个电阻R的两端分别与第一分频模块的第一输出端、第二分频模块的第四输出端连接。如图7所示，第一分频模块、第二分频模块的输入信号是两组相差四分之一个周期的正弦差分信号，这种信号输入方式是为了让第一分频模块、第二分频模块输出信号之间存在有四分之一个周期的时间差。其中，输入信号的共模电平均为VDD/2，其摆幅可小于理想VDD-GND，比如VDD为1V，GND为0V，输入信号摆幅可为0.2V～0.8V)。以二分频为例，由于第一分频模块、第二分频模块分别有四个输出，共八个输出，通过信号耦合模块后，请参见图16，图16为本发明实施例提供的一种时域交织ADC多相时钟产生电路中第一分频模块、第二分频模块实现二分频后经过信号耦合模块后的输出波形示意图，可见，通过将8个电阻分别连接在第一分频模块、第二分频模块的输出端的两个相邻信号之间，即第一分频耦合信号OUT0\第二分频耦合信号OUT1,第二分频耦合信号OUT1\第三分频耦合信号OUT2,……第七分频耦合信号OUT6\第八分频耦合信号OUT7,第八分频耦合信号OUT7\第一分频耦合信号OUT0之间各有一个电阻，前级驱动后级，例如第一分频耦合信号OUT0驱动第二分频耦合信号OUT1，使得输出第一分频模块和第二分频模块输出信号的连续性更好，可以更好的确定信号之间的时序关系。

本实施例利用4P个电阻分别将第一分频模块、第二分频模块的输出端中每两个相邻信号连接起来，该相连接信号是两个时序上相邻的信号，对电路起到驱动作用，使得信号的连续性更好，可以更好的确定信号之间的时序关系。

进一步地，本实施例多通道时钟信号模块根据预设信号处理规则对分频耦合信号进行信号处理得到多通道时钟信号。

具体而言，本实施例通过对第一分频模块、第二分频模块的输出端经过信号耦合模块互耦合处理之后，通过预设信号处理规则来实现对输出时钟信号占空比、时钟高电平交叠等的控制，具体地，预设信号处理规则为判断分频耦合信号中第a个分频耦合信号和第b个分频耦合信号之间是否存在满足预设占空比的与逻辑关系，其中，0＜a，b≤4P且0＜b-a<2P，若存在满足所述预设占空比的与逻辑关系，则根据所述第一分频耦合信号～第4P分频耦合信号实现第一分频模块、第二分频模块与多通道时钟信号模块的预连接并进行信号处理得到多通道时钟信号。

请参见图17、图18，图17为本发明实施例提供的一种时域交织ADC多相时钟产生电路中多通道时钟信号模块的电路示意图，图18为本发明实施例提供的一种时域交织ADC多相时钟产生电路中多通道时钟信号模块中第二CML逻辑电路的结构示意图，本实施例多通道时钟信号模块采用4P个第二CML逻辑电路，具体第二CML逻辑电路连接关系如图13所示，以及第二CML逻辑电路与第一CML逻辑电路相同的工作原理，在此不作详细描述。本实施例根据上述描述的第一CML逻辑电路的工作原理，可以在第二CML逻辑电路中发现：在第二CML逻辑电路输入信号频率相同时，将第二CML逻辑电路的第二输入端CLK_P、第三输入端VIN_N，以及第一输出端OUT_N可以看成AND门逻辑，通过AND门逻辑可以获取预设占空比的输出信号，而通过对AND门逻辑输入信号的灵活变动可以控制实现预设占空比的第一分频模块、第二分频模块与多通道时钟信号模块的预连接电路。请参见图19，图19为本发明实施例提供的一种时域交织ADC多相时钟产生电路中多通道时钟信号模块产生25％占空比时输入输出波形示意图，本实施例通过图16可以看出：第一分频输模块输出的第一分频耦合信号OUT0连接VIN_N，第二分频输模块输出的第五分频耦合信号OUT4连接VIN_P，第一分频输模块输出的第三分频耦合信号OUT2连接CLK_P，第二分频输模块输出的第七分频耦合信号OUT6连接CLK_N时，第二CML逻辑电路的输出端OUT_N输出占空比为25％的时钟信号，即将第二CML逻辑电路的第二输入端CLK_P、第二CML逻辑电路的第三输入端VIN_N、第二CML逻辑电路的第一输出端OUT_N看作一组AND门逻辑，第二CML逻辑电路的输出端OUT_N输出占空比为25％的时钟信号。其中，由于第二CML逻辑电路的第一输出端OUT_N与第二CML逻辑电路的第二输出端OUT_P反相，所以第二CML逻辑电路的第二输出端OUT_P占空比为75％的时钟信号，因此本实施例设计时只需要关注第二CML逻辑电路的第一输出端OUT_N或第二CML逻辑电路的第二输出端OUT_P。

请参见图20，图20为本发明实施例提供的一种时域交织ADC多相时钟产生电路中多通道时钟信号模块实现8通道时钟信号的结构示意图，以实现8通道的时钟信号为例，本实施例在第一分频模块和第二分频模块的输出端接8个第二CML逻辑电路，分别以AND门逻辑思路建立第一分频模块、第二分频模块与多通道时钟信号模块的预连接关系，实现预设占空比的电路，通过对AND门逻辑输入信号的控制，从而改变输出时钟的占空比与脉冲交叠情况，具体地：

比如，产生8通道，占空比12.5％，不交叠时钟信号，通过图16可以看出第一分频耦合信号OUT0和第四分频耦合信号OUT3的AND门逻辑可以实现多通道时钟信号模块输出占空比12.5％的情况，因此，本实施例对于8通道，占空比12.5％，不交叠时钟信号的第一分频模块、第二分频模块与多通道时钟信号模块中8个CML逻辑电路的电路连接关系如下：

OUT0连VIN_N，OUT4连VIN_P，OUT3连CLK_P，OUT7连CLK_N；

OUT1连VIN_N，OUT5连VIN_P，OUT4连CLK_P，OUT0连CLK_N；

OUT2连VIN_N，OUT6连VIN_P，OUT5连CLK_P，OUT1连CLK_N；

OUT3连VIN_N，OUT7连VIN_P，OUT6连CLK_P，OUT2连CLK_N；

OUT4连VIN_N，OUT0连VIN_P，OUT7连CLK_P，OUT3连CLK_N；

OUT5连VIN_N，OUT1连VIN_P，OUT0连CLK_P，OUT4连CLK_N；

OUT6连VIN_N，OUT2连VIN_P，OUT1连CLK_P，OUT5连CLK_N；

OUT7连VIN_N，OUT3连VIN_P，OUT2连CLK_P，OUT6连CLK_N；

其中，OUT0连VIN_N，OUT4连VIN_P，OUT3连CLK_P，OUT7连CLK_N理解为第一分频耦合信号OUT0连接多通道时钟信号模块中第一个CML逻辑电路的第三输入端VIN_N，第五分频耦合信号OUT4连接多通道时钟信号模块中第一个CML逻辑电路的第四输入端VIN_P，第四分频耦合信号OUT3连接多通道时钟信号模块中第一个CML逻辑电路的第二输入端CLK_P，第八分频耦合信号OUT7连接多通道时钟信号模块中第一个CML逻辑电路的第一输入端CLK_N；OUT1连VIN_N，OUT5连VIN_P，OUT4连CLK_P，OUT0连CLK_N理解为第二分频耦合信号OUT1连接多通道时钟信号模块中第一个CML逻辑电路的第三输入端VIN_N，第六分频耦合信号OUT5连接多通道时钟信号模块中第一个CML逻辑电路的第四输入端VIN_P，第五分频耦合信号OUT4连接多通道时钟信号模块中第一个CML逻辑电路的第二输入端CLK_P，第一分频耦合信号OUT0连接多通道时钟信号模块中第一个CML逻辑电路的第一输入端CLK_N，其他依次类推，同时可以看出，本实施例确定第一个CML逻辑电路的连接关系后，其他CML逻辑电路是上一个CML逻辑电路的连接递推，比如对于第三输入端VIN_N，第一CML逻辑电路连接OUT0，则依次第二CML逻辑电路连接OUT1，第三CML逻辑电路连接OUT2···，其他输入端依次类推。请参见图21，图21为本发明实施例提供的另一种时域交织ADC多相时钟产生电路中多通道时钟信号模块产生的8通道、12.5％占空比时非交叠多通道信号输出波形示意图，可见，如图21所示的电路中8个通道均输出了占空比为12.5％的时钟信号。

若时钟高电平时产生交叠，可以通过改变多通道时钟信号模块中8个第二CML逻辑电路输入信号的连接关系来实现。例如产生8通道，占空比25％，部分12.5％交叠时钟，通过图16可以看到第一分频耦合信号OUT0和第三分频耦合信号OUT2的AND门逻辑可以实现多通道时钟信号模块输出占空比25％、部分12.5％交叠时钟的情况，因此，本实施例对于8通道，占空比25％、部分12.5％交叠时钟信号的第一分频模块、第二分频模块与多通道时钟信号模块的电路连接关系如下，

OUT0连VIN_N，OUT4连VIN_P，OUT2连CLK_P，OUT6连CLK_N；

OUT1连VIN_N，OUT5连VIN_P，OUT3连CLK_P，OUT7连CLK_N；

OUT2连VIN_N，OUT6连VIN_P，OUT4连CLK_P，OUT0连CLK_N；

OUT3连VIN_N，OUT7连VIN_P，OUT5连CLK_P，OUT1连CLK_N；

OUT4连VIN_N，OUT0连VIN_P，OUT6连CLK_P，OUT2连CLK_N；

OUT5连VIN_N，OUT1连VIN_P，OUT7连CLK_P，OUT3连CLK_N；

OUT6连VIN_N，OUT2连VIN_P，OUT0连CLK_P，OUT4连CLK_N；

OUT7连VIN_N，OUT3连VIN_P，OUT1连CLK_P，OUT5连CLK_N。

请参见图22，图22为本发明实施例提供的另一种时域交织ADC多相时钟产生电路中多通道时钟信号模块产生的8通道、25％占空比时交叠多通道信号输出波形示意图，可见，如图22所示的电路中8个通道的输出脉冲宽度相比图21扩大了一倍，占空比为25％，同时高电平状态有了12.5％的交叠情况。

同理，8通道，占空比37.5％交叠时钟信号，通过图16可以看到第一分频耦合信号OUT0和第二分频耦合信号OUT1的AND门逻辑可以实现多通道时钟信号模块输出占空比37.5％交叠时钟信号的情况，因此，本实施例对于8通道，占空比37.5％交叠时钟信号，第一分频模块、第二分频模块与多通道时钟信号模块的电路连接关系如下：

OUT0连VIN_N，OUT4连VIN_P，OUT1连CLK_P，OUT5连CLK_N；

OUT1连VIN_N，OUT5连VIN_P，OUT2连CLK_P，OUT6连CLK_N；

OUT2连VIN_N，OUT6连VIN_P，OUT3连CLK_P，OUT7连CLK_N；

OUT3连VIN_N，OUT7连VIN_P，OUT4连CLK_P，OUT0连CLK_N；

OUT4连VIN_N，OUT0连VIN_P，OUT5连CLK_P，OUT1连CLK_N；

OUT5连VIN_N，OUT1连VIN_P，OUT6连CLK_P，OUT2连CLK_N；

OUT6连VIN_N，OUT2连VIN_P，OUT7连CLK_P，OUT3连CLK_N；

OUT7连VIN_N，OUT3连VIN_P，OUT0连CLK_P，OUT4连CLK_N。

本实施例第一分频模块、第二分频模块输出的分频耦合信号根据预设信号处理规则，建立第一分频模块、第二分频模块与多通道时钟信号模块输入端的预连接关系，从而输出预设占空比，且占空比与时钟间交叠控制灵活，产生多通道时钟频率能够达到近太赫兹。

需要说明的是，多通道时钟信号模块内部4P个第二CML逻辑电路结构相同，内部R6～R7、晶体管M3～M8的具体参数值也相同，多通道时钟信号模块中的4P个第二CML逻辑电路与4P个第一CML逻辑电路的结构虽然相同，但其对应电路中电阻R6～R7、晶体管M3～M8的具体参数值不同，具体根据实际设计决定。

进一步地，驱动电路模块包括第二反相器组1～第二反相器组4P。

具体而言，在第二CML逻辑电路中存在有上拉电阻，MOS晶体管也存在有内阻等原因，所以多通道时钟信号模块输出端输出电压不能够达到理想的0或1，即摆幅不能够达到全摆幅，因此，本实施例在多通道时钟信号模块的每个输出端分别接一驱动电路模块来对多通道时钟信号模块输出信号的电平与上升下降时间进行校正，将信号矫正为理想方波信号，以实现多相位时钟信号。具体地，请参见图23，图23为本发明实施例提供的一种时域交织ADC多相时钟产生电路中驱动电路模块的结构示意图，本实施例驱动电路模块包括第二反相器组1～第二反相器组4P，第二反相器组1～第二反相器组4P的输入端分别与多通道时钟信号模块的第一输出端～第4P输出端连接，具体地，如上所述如果只关注多通道时钟信号模块中第二CML逻辑电路的第一输出端OUT_N时，第二反相器组1～第二反相器组4P的输入端分别与多通道时钟信号模块中4P个第二CML逻辑电路的第一输出端OUT_N连接，同理，只关注多通道时钟信号模块中第二CML逻辑电路的第二输出端OUT_P，第二反相器组1～第二反相器组4P的输入端分别与多通道时钟信号模块中4P个第二CML逻辑电路的第二输出端OUT_P连接，第二反相器组1～第二反相器组4P的输出端分别与多相时钟信号的输出端连接，以输出本实施例的多相时钟信号。其中，第二反相器组1～第二反相器组4P分别包括若干个第二反相器，若干个第二反相器依次串联，请参见图24，图20为本发明实施例提供的一种时域交织ADC多相时钟产生电路中第二反相器组的第二反相器的电路示意图，即第L个第二反相器包括晶体管M9、晶体管M10，L为大于0的整数，其中，晶体管M9的栅极、晶体管M10的栅极均与第L个第二反相器的输入端连接，晶体管M9的漏极、晶体管M10的漏极均与第L个第二反相器的输出端连接，晶体管M9的源极接VDD，晶体管M10的源极接GND。其中，第二反相器组1～第二反相器组4P中串联的第二反相器个数为偶数，且第二反相器组1～第二反相器组4P中串联的第二反相器数目相等，具体根据实际设计需要；串联的第二反相器中，对于晶体管M9宽长比逐级加倍，对于晶体管M10宽长比逐级加倍，比如三级第二反相器串联，第二级第二反相器中的晶体管M9宽长比是第一级第二反相器中的晶体管M9宽长比的2倍，第三级第二反相器中的晶体管M9宽长比是第二级第二反相器中的晶体管M9宽长比的2倍，同理，第一级第二反相器中的晶体管M10宽长比是第二级第二反相器中的晶体管M10宽长比的2倍，第二级第二反相器中的晶体管M10宽长比是第三级第二反相器中的晶体管M10宽长比的2倍。

优选地，晶体管M9为P型MOS管，晶体管M10为N型MOS管。

本实施例通过反相器组对多通道时钟信号模块输出的信号进行校正后，使得信号的摆幅校正到了理想的0或1，从而将校正后的时钟信号作为最终的时钟信号。

综上所述，本申请提供了时域交织ADC多相时钟产生电路，其中，通过利用信号转换模块减小了对输入时钟的要求，本实施例只需要一对差分正弦输入信号；通过在第一分频模块和第二分频模块的输出端加上电阻进行互耦合，从而增强信号连续性，使得信号间时序关系更加良好；通过利用CML逻辑电路来搭建电路可以达到高速效果，频率能够达到近太赫兹，使得ADC可以工作在近太赫兹、毫米波频段；通过CML逻辑电路根据预设信号处理规则实现时钟的占空比可调、高电平交叠可调，且控制灵活。

以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术邻域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。

Claims (7)

1.一种时域交织ADC多相时钟产生电路，其特征在于，包括信号转换模块、第一分频模块、第二分频模块、信号耦合模块、多通道时钟信号模块、驱动电路模块，其中，

所述信号转换模块，用于根据第一输入信号、第二输入信号产生第一输出信号、第二输出信号、第三输出信号和第四输出信号；

所述第一分频模块，连接所述信号转换模块，用于对所述第一输出信号和所述第二输出信号进行分频处理得到第一分频信号；

所述第二分频模块，连接所述信号转换模块，用于对所述第三输出信号和所述第四输出信号进行分频处理得到第二分频信号；

所述信号耦合模块，连接所述第一分频模块、所述第二分频模块，用于对所述第一分频信号、所述第二分频信号进行互耦合处理得到分频耦合信号；

所述多通道时钟信号模块，连接所述第一分频模块、所述第二分频模块、所述信号耦合模块，用于根据预设信号处理规则对所述分频耦合信号进行信号处理得到多通道时钟信号；

所述驱动电路模块，连接所述多通道时钟信号模块，用于对所述多通道时钟信号进行校正处理得到最终多相时钟信号；

所述信号转换模块包括第一反相器组1～第一反相器组6、电容C1～C6、信号移相器组，其中，所述第一反相器组1的输入端与第一信号输入端连接，所述第一反相器组2的输入端与第二信号输入端连接，所述电容C1的两端分别连接所述第一反相器组1的输出端与所述信号移相器组的第一输入端，所述电容C2的两端分别连接所述第一反相器组2的输出端与所述信号移相器组的第二输入端；其中，电容C3的一端连接信号移相器组的第一输出端，电容C3的另一端连接第一反相器组3的输入端，电容C4的一端连接信号移相器组的第二输出端，电容C4的另一端连接第一反相器组4的输入端，电容C5的一端连接信号移相器组的第三输出端，电容C5的另一端连接第一反相器组5的输入端，电容C6的一端连接信号移相器组的第四输出端，电容C6的另一端连接第一反相器组6的输入端，第一反相器组3的输出端与所述信号转换模块的第一输出端连接，第一反相器组4的输出端与所述信号转换模块的第二输出端连接，第一反相器组5的输出端与所述信号转换模块的第三输出端连接，第一反相器组6的输出端与所述信号转换模块的第四输出端连接；

所述第一分频模块、第二分频模块均分别包括P个第一CML逻辑电路，P为2ⁿ，n为大于0的整数，其中，第一个所述第一CML逻辑电路的第三输入端与第P个所述第一CML逻辑电路的第二输出端连接，第一个所述第一CML逻辑电路的第四输入端与第P个所述第一CML逻辑电路的第一输出端连接，第p₁个所述第一CML逻辑电路的第三输入端与第p₁-1个所述第一CML逻辑电路的第一输出端连接，第p₁个所述第一CML逻辑电路的第四输入端与第p₁-1个所述第一CML逻辑电路的第二输出端连接，1＜p₁≤P，对于所述第一分频模块，第p₂个所述第一CML逻辑电路的第一输入端与所述信号转换模块的第一输出端连接，第p₂个所述第一CML逻辑电路的第二输入端与所述信号转换模块的第二输出端连接，0＜p₂＜P且为奇数，第p₂+1个所述第一CML逻辑电路的第一输入端与所述信号转换模块的第二输出端连接，第p₂+1个所述第一CML逻辑电路的第二输入端与所述信号转换模块的第一输出端连接，对于所述第二分频模块，第p₂个所述第一CML逻辑电路的第一输入端与所述信号转换模块的第三输出端连接，第p₂个所述第一CML逻辑电路的第二输入端与所述信号转换模块的第四输出端连接，0＜p₂＜P且为奇数，第p₂+1个所述第一CML逻辑电路的第一输入端与所述信号转换模块的第四输出端连接，第p₂+1个所述第一CML逻辑电路的第二输入端与所述信号转换模块的第三输出端连接；

所述多通道时钟信号模块中根据预设信号处理规则对所述分频耦合信号进行信号处理得到多通道时钟信号，包括：

所述预设信号处理规则为判断所述分频耦合信号中第a分频耦合信号和第b分频耦合信号之间是否存在满足预设占空比的与逻辑关系，其中，0＜a，b≤4P且0＜b-a<2P，所述分频耦合信号包括第一分频耦合信号～第4P分频耦合信号；

若存在满足所述预设占空比的与逻辑关系，则对所述第一分频耦合信号～第4P分频耦合信号进行信号处理得到多通道时钟信号。

2.根据权利要求1所述的时域交织ADC多相时钟产生电路，其特征在于，所述第一反相器组1～第一反相器组6分别包括若干个第一反相器，所述若干个第一反相器依次串联，第N个所述第一反相器包括电阻R1、晶体管M1、晶体管M2，N为大于0的整数，其中，

所述电阻R1的一端与所述晶体管M1的栅极、所述晶体管M2的栅极、第N个所述第一反相器的输入端连接，所述电阻R1的另一端与所述晶体管M1的漏极、所述晶体管M2的漏极、第N个所述第一反相器的输出端连接，所述晶体管M1的源极接VDD，所述晶体管M2的源极接GND。

3.根据权利要求1所述的时域交织ADC多相时钟产生电路，其特征在于，所述信号移相器组包括若干个信号移相器，所述若干个信号移相器依次串联，第M个所述信号移相器包括电阻R2～R5、电容C7～C10，M为大于0的整数，其中，

所述电阻R2～R3的一端、所述电容C7～C8的一端均与第M个所述信号移相器的第一输入端连接，所述电阻R4～R5的一端、所述电容C9～C10的一端均与第M个所述信号移相器的第二输入端连接，所述电阻R2的另一端、所述电容C10的另一端均与第M个所述信号移相器的第一输出端连接，所述电阻R3的另一端、所述电容C7的另一端均与第M个所述信号移相器的第二输出端连接，所述电阻R4的另一端、所述电容C8的另一端均与第M个所述信号移相器的第三输出端连接，所述电阻R5的另一端、所述电容C9的另一端均与第M个所述信号移相器的第四输出端连接。

4.根据权利要求1所述的时域交织ADC多相时钟产生电路，其特征在于，所述第一CML逻辑电路包括电阻R6～R7、晶体管M3～M8，其中，

所述晶体管M3的漏极与所述晶体管M5的源极、所述晶体管M6的源极连接，所述晶体管M4的漏极与所述晶体管M7的源极、所述晶体管M8的源极连接，所述晶体管M5的漏极与所述晶体管M7的漏极、所述晶体管M8的栅极、所述电阻R6的一端连接，所述晶体管M6的漏极与所述晶体管M7的栅极、所述晶体管M8的漏极、所述电阻R7的一端连接，所述电阻R6的另一端、所述电阻R7的另一端均接VDD，所述晶体管M3的源极与所述晶体管M4的源极均接GND。

5.根据权利要求1所述的时域交织ADC多相时钟产生电路，其特征在于，所述信号耦合模块包括4P个电阻R，其中，

第m₁个所述电阻R的一端与所述第一分频模块的第(m₁+1)/2输出端连接，第m₁个所述电阻R的另一端与所述第二分频模块的第(m₁+1)/2输出端连接，0＜m₁＜4P且m₁为奇数，第m₂个所述电阻R的一端与所述第一分频模块的第(m₂+2)/2输出端连接，第m₂个所述电阻R的另一端与所述第二分频模块的第m₂/2输出端连接，0＜m₂＜4P且m₂为耦数，第4P个所述电阻R的一端与所述第一分频模块的第一输出端连接，第4P个所述电阻R的另一端与所述第二分频模块的第2P输出端连接。

6.根据权利要求1所述的时域交织ADC多相时钟产生电路，其特征在于，所述驱动电路模块包括第二反相器组1～第二反相器组4P，其中，

所述第二反相器组1～第二反相器组4P的输入端分别与所述多通道时钟信号模块的第一输出端～第4P输出端连接，所述第二反相器组1～第二反相器组4P的输出端分别与所述多相时钟信号的输出端连接。

7.根据权利要求6所述的时域交织ADC多相时钟产生电路，其特征在于，所述第二反相器组1～第二反相器组4P分别包括若干个第二反相器，所述若干个第二反相器依次串联，第L个所述第二反相器包括晶体管M9、晶体管M10，L为大于0的整数，其中，

所述晶体管M9的栅极、所述晶体管M10的栅极均与第L个所述第二反相器的输入端连接，所述晶体管M9的漏极、所述晶体管M10的漏极均与第L个所述第二反相器的输出端连接，所述晶体管M9的源极接VDD，所述晶体管M10的源极接GND。

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