CN214626940U - 时钟电路及收发器 - Google Patents

Abstract

本实用新型公开一种时钟电路及收发器，其中时钟电路包括：延时电路，具有至少一对镜像对称的输出节点，各输出节点所输出的时钟信号相交叠；至少一个逻辑电路，所述逻辑电路与任意一对镜像对称的输出节点相连，各逻辑电路所输出的时钟信号互不交叠；时钟选择电路，所述时钟选择电路分别与延时电路和逻辑电路相连，用于输出各输出节点所输出的时钟信号，或，各逻辑电路所输出的时钟信号。本实用新型提供了一种能够根据输出相交叠或互不交叠的时钟信号的时钟电路，以便于根据实际需要选择不同的驱动方式，提高时钟电路所在电路的可选择性和灵活性。

Description

时钟电路及收发器

技术领域

本实用新型涉及时钟电路领域，尤其涉及一种交叠与不交叠的时钟电路。

背景技术

时钟电路包括交叠时钟电路和不交叠时钟电路；

不交叠时钟电路用于产生互不交叠的时钟信号，一方面能够避免基于时钟信号动作的开关同时开启，另一方面因一相时钟较另一相先关断，能够减少了开关的电荷注入效应的影响。

但在电压驱动的场景下，为了保持相同的延时以及电路的多样性，往往采用相交叠的时钟信号。

现有收发器的发送电路基于同一时钟信号，即，均采用相交叠的时钟信号或均采用互不交叠的时钟信号，灵活性差。

实用新型内容

本实用新型针对现有技术中收发器的发送电路基于同一时钟信号工作，灵活性差的缺点，提供了一种能够根据输出相交叠或互不交叠的时钟信号的时钟电路，以便于根据实际需要选择不同的驱动方式，提高时钟电路所在电路的可选择性和灵活性。

为了解决上述技术问题，本实用新型通过下述技术方案得以解决：

一种时钟电路，包括：

延时电路，具有至少一对镜像对称的输出节点，各输出节点所输出的时钟信号相交叠；

至少一个逻辑电路，所述逻辑电路与任意一对镜像对称的输出节点相连，各逻辑电路所输出的时钟信号互不交叠；

时钟选择电路，所述时钟选择电路分别与延时电路和逻辑电路相连，用于输出各输出节点所输出的时钟信号，或，各逻辑电路所输出的时钟信号。

上述时钟选择电路还与外部的控制器信号相连，用于接收所述控制器所下发的选择指令，以基于所述选择指令输出交叠时钟信号(输出节点所输出的时钟信号)或不交叠时钟信号(逻辑电路所输出的时钟信号)。

作为一种可实施方式：

所述延时电路包括相串联的第一延时电路和第二延时电路，第一延时电路与第二延时电路镜像对称；

所述第一延时电路，具有至少一个第一输出节点；

所述第二延时电路，具有与第一输出节点一一对应第二输出节点，且各第一输出节点和各第二输出节点镜像对称；

所述逻辑电路分别与镜像对称的第一输出节点和第二输出节点相连。

作为一种可实施方式：

所述逻辑电路为或支路和/或与支路。

即，逻辑电路均为或支路、逻辑电路均为与支路、以及逻辑电路为或支路和与支路所构成的电路三种情况。

作为一种可实施方式：

所述与支路包括相串联的与非门和第一反相器，所述与非门分别与镜像对称的第一输出节点和第二输出节点相连，所述第一反相器与时钟选择电路相连。

作为一种可实施方式：

所述或支路包括相串联的或非门和第二反相器，所述或非门分别与镜像对称的第一输出节点和第二输出节点相连，所述第二反相器与时钟选择电路相连。

作为一种可实施方式：

第一延时电路包括至少一个延时单元，延时单元的输出端为第一输出节点；

第二延时电路包括至少一个镜像延时单元，所述延时单元与所述镜像延时单元一一对应，相对应的延时单元与镜像延时单元镜像对称，镜像延时单元的输出端为第二输出节点。

作为一种可实施方式：

所述延时单元和所述镜像延时单元为可调延时单元。

作为一种可实施方式：

时钟选择电路包括至少一个选择支路；

各选择支路与相应的输出节点及逻辑电路相连，用于输出所述输出节点所输出的时钟信号，或，所述逻辑电路所输出的时钟信号。

每个选择支路对非交叠时钟信号和交叠时钟信号进行二选一的选择，以实现交叠时钟信号和不交叠时钟信号的选择。

作为一种可实施方式：

所述选择支路包括第一预驱动支路、第二预驱动支路和数据选择器，所述数据选择器分别与第一预驱动支路和第二预驱动支路相连；

所述第一预驱动支路和相应的输出节点相连；

所述第二预驱动支路和相应的逻辑电路相连。

本实用新型还提出一种收发器，包括时钟电路，所述时钟电路为上述任意一项所述的时钟电路。

本实用新型由于采用了以上技术方案，具有显著的技术效果：

本实用新型通过将延时电路所输出的各延时信号作为相交叠的时钟信号，并将上述延时信号作为由逻辑电路的输入，由各逻辑电路输出互不交叠的时钟信号，并通过时钟选择电路输出交叠的时钟信号或互不交叠的时钟，满足不同驱动方式对延时的要求，提高所在电路的灵活性和可选择性。

附图说明

为了更清楚地说明本实用新型实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本实用新型的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是本实用新型一种时钟电路的结构示意图；

图2是图1中延时电路100和逻辑电路200的电路示意图；

图3是选择支路的电路示意图；

图4是生成时钟信号outa<0>、outa<3>、outb<0>与outb<3>的原理示意图；

图5是生成时钟信号outa<1>、outa<2>、outb<1>与outb<2>的原理示意图；

图6是时钟信号outb<0>至outb<3>的波形示意图。

具体实施方式

下面结合实施例对本实用新型做进一步的详细说明，以下实施例是对本实用新型的解释而本实用新型并不局限于以下实施例。

实施例1、一种时钟电路，如图1所示，包括：

延时电路100，具有至少一对镜像对称的输出节点，各输出节点所输出的时钟信号相交叠；

至少一个逻辑电路200，所述逻辑电路200与任意一对镜像对称的输出节点相连，各逻辑电路200所输出的时钟信号互不交叠；

时钟选择电路300，所述时钟选择电路300分别与延时电路100和逻辑电路200相连，用于输出各输出节点所输出的时钟信号，或，各逻辑电路200所输出的时钟信号。

本实施例中将延时电路100所输出的各延时信号作为相交叠的时钟信号，可应用于电压驱动电路；

本实施例还将延时电路100所输出的延时信号作为逻辑电路200的输入，每个逻辑电路200的输入为一对镜像对称的输出节点所输出的延时信号，本领域技术人员可通过控制逻辑得到互不交叠的时钟信号，可应用于电流驱动电路；

由上可知，通过延时电路100、逻辑电路200和时钟选择电路300的配合工作，使得本实施例所提出的时钟电路可根据实际需要提供交叠时钟或互不交叠时钟，满足不同驱动方式对延时的要求，提高所在电路的灵活性和可选择性；且本实施例将逻辑电路200与镜像对称的输出节点相对应，不仅复用延时电路100，大大减少时钟电路的占用面积，还具有设计简单、结构简单的优点，本领域技术人员可根据实际需要，快速设计输出一个或多个互不交叠时钟信号的时钟电路。

进一步地：

所述延时电路100包括相串联的第一延时电路110和第二延时电路120；

所述第一延时电路110包括至少一个延时单元，将延时单元的输出端作为第一输出节点，即，具有至少一个第一输出节点；

参照图2，第一延时电路110包括延时单元Ⅰ和延时单元Ⅱ，对应的第一输出节点为节点A和节点B；

所述第二延时电路120，具有与第一输出节点一一对应镜像延迟单元，将镜像延迟单元的输出端第二输出节点，此时各第一输出节点和各第二输出节点镜像对称；

参照图2，第二延时电路120包括与延时单元Ⅰ镜像对称的镜像延时单元Ⅰ、与延时单元Ⅱ镜像对称的镜像延时单元Ⅱ，对应的第二输出节点为节点C和节点D；

所述逻辑电路200分别与镜像对称的第一输出节点和第二输出节点相连，如图2中的实现所示，逻辑电路200与相应的第一输出节点相连，如图2中的虚线所示，逻辑电路200与所述第一输出节点镜像对称的第二输出节点相连。

图2所示的电路可提供四相交叠时钟信号及四相互不交叠的时钟信号，在实际使用过程中，可根据所需的相交叠与互不交叠的时钟信号数量配置延时单元、镜像延迟单元和逻辑电路200的数量，例如：

当需要两相交叠时钟信号和两相互不交叠的时钟信号时，可由延时单元Ⅰ作为第一延时电路110，镜像延时单元Ⅰ作为第二延时电路120、与支路Ⅰ作为一逻辑电路200、或支路Ⅰ作为一逻辑电路200；

当需要四相交叠时钟信号和两相互不交叠的时钟信号时，可由相串联的延时单元Ⅰ和延时单元Ⅱ作为第一延时电路110，相串联的镜像延时单元Ⅰ和镜像延时单元Ⅱ作为第二延时电路120、与支路Ⅰ作为一逻辑电路200、与支路Ⅱ作为一逻辑电路200(或，或支路Ⅰ作为一逻辑电路200、或支路Ⅱ作为一逻辑电路200)。

进一步地：

所述延时单元和所述镜像延时单元为可调延时单元。

在实际使用时，本领域技术人员可根据实际需要调整各延时单元、各镜像延时单元的延时，仅需保持各延时单元、各镜像延时单元的延时保持一致即可。

进一步地，所述逻辑电路200为或支路和/或与支路；

当逻辑电路200为与支路时，即，图2中取消或支路Ⅰ和或支路Ⅱ，可输出四相交叠时钟信号和两相非交叠时钟信号；

当逻辑电路200为或支路时，即，图2中取消与支路Ⅰ和与支路Ⅱ，可输出四相交叠时钟信号和两相非交叠时钟信号；

当逻辑电路200包括或支路和与支路时，即，图2中与支路Ⅰ和或支路Ⅰ构成逻辑电路200、与支路Ⅱ和或支路Ⅱ构成逻辑电路200，每个逻辑电路200输出两相非交叠时钟信号，整个时钟电路可输出四相交叠时钟信号和四相非交叠时钟信号；

参照图2可知：

所述与支路包括相串联的与非门和第一反相器，所述与非门分别与镜像对称的第一输出节点和第二输出节点相连，所述第一反相器与时钟选择电路300相连。

所述或支路包括相串联的或非门和第二反相器，所述或非门分别与镜像对称的第一输出节点和第二输出节点相连，所述第二反相器与时钟选择电路300相连。

进一步地：

时钟选择电路300包括至少一个选择支路；

各选择支路与相应的输出节点及逻辑电路200相连，用于输出所述输出节点所输出的时钟信号，或，所述逻辑电路200所输出的时钟信号。

参照图2，将输出节点A(outa<0>)和与支路Ⅰ的输出端(outb<0>)作为选择支路的输入，由所述选择支路选择输出时钟信号outb<0>或outa<0>；依次类推，通过四个选择支路实现对四相交叠时钟信号与四相不交叠时钟信号的选择。

参照图3，本实施例中选择支路包括第一预驱动支路310、第二预驱动支路320和数据选择器330，所述数据选择器330分别与第一预驱动支路310和第二预驱动支路320相连；其中第一预驱动支路310和第二预驱动支路320均由两个相串联的反相器构成。

所述第一预驱动支路310和相应的输出节点相连，例如时钟信号outa<0>通过第一预驱动支路310输入至数据选择器330；

所述第二预驱动支路320和相应的逻辑电路300相连，例如时钟信号outb<0>通过第二预驱动支路320输入至数据选择器330；

所述数据选择器330为现有任意一种二选一数据选择器，其还与外部的控制器信号相连，用于接收外部的控制器所下发的选择信号，基于所述选择信号输出相应逻辑电路200所输出的时钟信号(不交叠时钟信号)或相应输出节点所输出的时钟信号(交叠时钟信号)。

参照图2，对本实施例所提供的时钟电路的工作内容及原理进行详细介绍：

1、生成交叠时钟信号：

如图2所示，脉冲CLK(240MHz的脉冲)每经过一个延迟单元或镜像延时单元，所输出的时钟信号的上升和下降均向后延迟△t，经过n个延时(本实施例中n为4)的时钟相对输入上升和下降均向后延迟n△t，且后一级输出的时钟信号总是比前一级向后延迟△t，形成交叠。

本实施例中交叠时钟信号为outa<0>至outa<4>；

2、生成不交叠时钟信号：

由于本实施例中延时电路100共产生4个交叠的时钟信号，共具有4个输出节点；

如图2所示，输出节点A和输出节点D镜像对称、输出节点B和输出节点C镜像对称；

输出节点A输出outa<0>，该信号经过一次延时，延时值为△t；

输出节点D输出outa<3>，该信号经过四次延时，延时值为4△t；

如图4所示，当outa<0>和outa<3>经过“与”逻辑后，得到的时钟信号outb<0>相比初始脉冲CLK，其上升延迟了4△t，下降延迟了△t；当outa<0>和outa<3>经过“或”逻辑后，得到的输出时钟信号outb<3>相比初始脉冲CLK，其上升延迟了△t，下降延迟了4△t，得到out<3>。outb<0>和outb<3>对比可知，outb<0>和outb<3>互不交叠。

outb<1>和outb<2>的生成原理同上述时钟信号outb<0>和outb<3>的生成，故不进行重复表述，如图5所示，outb<1>和outb<2>互不交叠。

在实际使用过程中让同一个输入分别经过n个和m个延迟单元(及镜像延迟单元)后得到outn和outm，本领域技术人员可根据实际需要自行设置各延时单元(镜像延迟单元)的延时值△t，保证m△t与n△t不超过输入周期的1/10(脉冲CLK的周期)即可。

当outm和outn通过“与”门逻辑时，若m＞n，则输出的时钟信号为经过m△t上升，经过0.5/f-m△t后下降；当outm和outn通过“或”门逻辑时，时，若m＞n，则输出的时钟信号经过n△t上升，经过0.5/f+m△t后下降，f为输入周期；

由于m和n均为正整数，故可得到互不交叠的时钟信号；

参照图6，相邻时钟信号的上升之间只相差△t，相邻的下降也只相差△t，各时钟信号互不交叠。

本实施例通过对延时电路100和逻辑电路200的设计，能够获得四相不交叠的时钟信号outb<3：0>；当利用该时钟信号驱动相应的驱动电路时，能够保证上升和下降驱动的是对称电路，从而提高驱动电路输出的信号的上升和下降线性度。

如将outb<3>给到第1级驱动电路，outb<2>给到第2级驱动电路，outb<1>给到第3级驱动电路，outb<0>给到第4级驱动电路，驱动能力依次增强，驱动输出的上升和下降的线性度得到大幅的提升。

3、时钟选择：

由外部的控制器向各数据选择器330输入控制信号，由各数据选择器330选择输出的时钟信号，从而输出outa<3:0>或outb<3:0>，实现对交叠时钟信号与不交叠时钟信号的选择；

在实际应用中，当采用电压驱动方式时，令各数据选择器330输出交叠时钟信号，当采用电流驱动方式时，令各数据选择器330输出不交叠时钟信号。

注：

当交叠时钟信号与不交叠时钟信号数量不一致时，以数量最少的时钟信号确定数据选择器330的数量，并添加开关控制多余时钟信号的输出；

例如输出四相交叠时钟信号和两相不交叠时钟信号时，时钟选择电路300包括两个选择支路，对两相不交叠时钟信号与任意两相交叠时钟信号进行择一选择，并利用开关控制另外两相交叠时钟信号的输出。

实施例2、一种收发器，包括控制器，还包括与控制器相连的时钟电路、接收电路和发送电路，所述时钟电路与发送电路相连；

所述时钟电路为实施例1所述的时钟电路；

在实际应用中，发送器根据发送数据的速度要求，可选择不同的时钟信号，比如高速采用电流驱动的方式，可用不交叠时钟；低速采用电压驱动方式，可用交叠时钟。以此来确保信号的线性度，同时接收器能够接收的正确的数据，传输顺利完成。

本说明书中的各个实施例均采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似的部分互相参见即可。

需要说明的是：

尽管已描述了本实用新型的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例做出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本实用新型范围的所有变更和修改。

此外，需要说明的是，本说明书中所描述的具体实施例，其模块所取名称等可以不同。凡依本实用新型专利构思所述的构造、特征及原理所做的等效或简单变化，均包括于本实用新型专利的保护范围内。本实用新型所属技术领域的技术人员可以对所描述的具体实施例做各种各样的修改或补充或采用类似的方式替代，只要不偏离本实用新型的结构或者超越本权利要求书所定义的范围，均应属于本实用新型的保护范围。

Claims (10)

1.一种时钟电路，其特征在于，包括：

延时电路，具有至少一对镜像对称的输出节点，各输出节点所输出的时钟信号相交叠；

至少一个逻辑电路，所述逻辑电路与任意一对镜像对称的输出节点相连，各逻辑电路所输出的时钟信号互不交叠；

时钟选择电路，所述时钟选择电路分别与延时电路和逻辑电路相连，用于输出各输出节点所输出的时钟信号，或，各逻辑电路所输出的时钟信号。

2.根据权利要求1所述的时钟电路，其特征在于：

所述延时电路包括相串联的第一延时电路和第二延时电路；

所述第一延时电路，具有至少一个第一输出节点；

所述第二延时电路，具有与第一输出节点一一对应第二输出节点，且各第一输出节点和各第二输出节点镜像对称；

所述逻辑电路分别与镜像对称的第一输出节点和第二输出节点相连。

3.根据权利要求2所述的时钟电路，其特征在于：

所述逻辑电路为或支路和/或与支路。

4.根据权利要求3所述的时钟电路，其特征在于：

所述与支路包括相串联的与非门和第一反相器，所述与非门分别与镜像对称的第一输出节点和第二输出节点相连，所述第一反相器与时钟选择电路相连。

5.根据权利要求3所述的时钟电路，其特征在于：

所述或支路包括相串联的或非门和第二反相器，所述或非门分别与镜像对称的第一输出节点和第二输出节点相连，所述第二反相器与时钟选择电路相连。

6.根据权利要求1至5任一所述的时钟电路，其特征在于：

第一延时电路包括至少一个延时单元，延时单元的输出端为第一输出节点；

第二延时电路包括至少一个镜像延时单元，镜像延时单元的输出端为第二输出节点。

7.根据权利要求6所述的时钟电路，其特征在于：

所述延时单元和所述镜像延时单元为可调延时单元。

8.根据权利要求1至5任一所述的时钟电路，其特征在于：

时钟选择电路包括至少一个选择支路；

各选择支路与相应的输出节点及逻辑电路相连，用于输出所述输出节点所输出的时钟信号，或，所述逻辑电路所输出的时钟信号。

9.根据权利要求8所述的时钟电路，其特征在于：

所述选择支路包括第一预驱动支路、第二预驱动支路和数据选择器，所述数据选择器分别与第一预驱动支路和第二预驱动支路相连；

所述第一预驱动支路和相应的输出节点相连；

所述第二预驱动支路和相应的逻辑电路相连。

10.一种收发器，包括时钟电路，其特征在于，所述时钟电路为权利要求1至9任意一项所述的时钟电路。

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