JP2022043842A - 電子回路及び電力変換器 - Google Patents

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Abstract

Figure 2022043842000001
【課題】半導体素子を駆動する波形を容易に生成可能にする電子回路及び電力変換器を提供する。
【解決手段】本実施形態に係る電子回路は、半導体素子の駆動回路を制御する制御回路と、前記半導体素子を第１駆動力で駆動することを指示する第１信号を受けて前記第１信号を前記制御回路に出力し、前記第１信号を受けた後、第１時間の間隔もしくは前記第１時間のｎ倍の時間の間隔（ｎは２以上の整数）で、前記半導体素子を第２駆動力で駆動することを指示する第２信号を受けて、前記第２信号を前記第１時間より短い遅延量だけ遅延させ、前記第１信号の出力から前記第１時間もしくは前記第１時間のｎ倍の時間と前記遅延量とが経過した後、前記第２信号を前記制御回路に出力する遅延回路と、を備える。
【選択図】図１

Description

本実施形態は、電子回路及び電力変換器に関する。
パワー半導体素子の損失を低減しつつ、当該パワー半導体のドレイン電圧の立ち上がり速度を抑えるために、パワー半導体素子のゲート端子に、複雑なゲート駆動波形を入力する必要があった。複雑な波形を生成する手法の一つにデジタルアナログ変換機（ＤＡＣ）を用いる手法がある。
しかしながら、この手法では、パワー半導体素子のゲート駆動波形を作る際に、速度の高いＤＡＣと、デジタル信号を記憶するための大きな記憶容量（以下メモリ容量)が必要であった。
M. Blank, et. al.,"Digital Slew Rate and S-Shape Control for Smart Power Switches to Reduce EMI Generation" IEEE TPEL 2015
本発明の実施形態は、半導体素子を駆動する波形を容易に生成可能にする電子回路及び電力変換器を提供する。
本実施形態に係る電子回路は、半導体素子の駆動回路を制御する制御回路と、前記半導体素子を第１駆動力で駆動することを指示する第１信号を受けて前記第１信号を前記制御回路に出力し、前記第１信号を受けた後、第１時間の間隔もしくは前記第１時間のｎ倍の時間の間隔（ｎは２以上の整数）で、前記半導体素子を第２駆動力で駆動することを指示する第２信号を受けて、前記第２信号を前記第１時間より短い遅延量だけ遅延させ、前記第１信号の出力から前記第１時間もしくは前記第１時間のｎ倍の時間と前記遅延量とが経過した後、前記第２信号を前記制御回路に出力する遅延回路と、を備える。
第１の実施形態に係る回路システムのブロック図。 ハイサイド駆動回路とローサイド駆動回路との詳細回路図。 トランジスタのオン数と時間との関係の一例を示す波形。 処理回路の詳細ブロック図。 図３の例における初期データ区間及び続くデータ区間を示す図。 ハイサイド制御回路の詳細ブロック図。 遅延回路から出力されるデータ列の例を示す図。 第２の実施形態に係る遅延回路の第１の構成例を示す。 第２の実施形態に係る遅延回路の第２の構成例を示す。 第２の実施形態に係る遅延回路の第３の構成例を示す。 第３の実施形態に係るハイサイド制御回路又はローサイド制御回路の構成例を示す図。 第３の実施形態に係るハイサイド制御回路又はローサイド制御回路の他の構成例を示す図。 第４の実施形態に係る電力変換器のブロック図。
以下、図面を参照して、本発明の実施形態について説明する。以下では、電子回路及び電力変換器の主要な構成部分を中心に説明するが、電子回路及び電力変換器には、図示又は説明されていない構成部分や機能が存在しうる。以下の説明は、図示又は説明されていない構成部分や機能を除外するものではない。
（第１の実施形態）
図１は、本実施形態に係る回路システムのブロック図である。図１の回路システムは、本実施形態に係る電子回路であるゲートドライバ回路１と、ゲートドライバ回路１により駆動される半導体素子であるパワー半導体素子１０と、入力回路９と、発振器８とを含む。図１の例では発振器８はゲートドライバ回路１の外部に設けられているが、発振器８がゲートドライバ回路１の内部に設けられていてもよい。ゲートドライバ回路１は電源電圧ＶＤＤと、基準電圧Ｖｒｅｆとの間に接続されている。パワー半導体素子１０は、ｎチャネルの電界効果トランジスタ（以下、ＮＭＯＳトランジスタ）である。パワー半導体素子１０として、ＰＭＯＳトランジスタ、バイポーラトランジスタ、サイリスタ、ＩＧＢＴなどその他のパワーデバイスを用いてもよい。パワー半導体素子１０のドレインは所定のノードに接続され、ソースは基準電圧Ｖｒｅｆに接続されている。ソースの基準電圧はＶｒｅｆに限定されず、Ｖｒｅｆ以外の他の電圧でもよい。所定のノードは、例えば、電源電圧、又は他のトランジスタ等の素子の端子である。ゲートドライバ回路１は、パワー半導体素子１０のゲート（制御端子）に与える所望のゲート電圧波形を生成するために必要な情報を含むゲート波形生成データの信号を入力回路９から受信する。ゲートドライバ回路１は、ゲート波形生成データに含まれる情報に従って動作することで、所望の波形のゲート電圧（制御電圧）を生成し、生成したゲート電圧をパワー半導体素子１０のゲートに供給する。ゲート電圧は、パワー半導体素子１０を駆動する電圧である。
図２は、ハイサイド駆動回路５Ａとローサイド駆動回路５Ｂとの詳細回路図である。ハイサイド駆動回路５Ａは、並列に接続された複数のスイッチング素子として、複数のＰＭＯＳトランジスタＭＰ０～ＭＰ７を含む。ローサイド駆動回路５Ｂは、並列に接続された複数のスイッチング素子として、複数のＮＭＯＳトランジスタＭＮ０～ＭＮ７を含む。
ＰＭＯＳトランジスタＭＰ０～ＭＰ６のソースは電源電圧ＶＤＤに接続されており、ドレインは、ＮＭＯＳトランジスタＭＮ０～ＭＮ７のドレインに接続されている。ＮＭＯＳトランジスタＭＮ０～ＭＮ７のソースは、基準電圧Ｖｒｅｆに接続されている。ＰＭＯＳトランジスタＭＰ０～ＭＰ７とＮＭＯＳトランジスタＭＮ０～ＭＮ７とが接続されるノードＮ０～Ｎ７は、パワー半導体素子１０のゲートに接続されている。図２の例では、ＰＭＯＳトランジスタの個数及びＮＭＯＳトランジスタの個数はいずれも８個であるが、ＰＭＯＳトランジスタの個数及びＮＭＯＳトランジスタの個数は２以上であれば、特定の値に制限されない。
ハイサイド制御回路４Ａは、ＰＭＯＳトランジスタＭＰ０～ＭＰ７に供給するゲート電圧を制御することで、ＰＭＯＳトランジスタＭＰ０～ＭＰ７のオン又はオフを制御する。ローサイド制御回路４Ｂは、ＮＭＯＳトランジスタＭＮ０～ＭＮ７に供給するゲート電圧を制御することで、ＮＭＯＳトランジスタＭＮ０～ＭＮ７のオン又はオフを制御する。
パワー半導体素子１０を駆動（オン）する場合、ハイサイド制御回路４Ａが、ＰＭＯＳトランジスタＭＰ０～ＭＰ７のうち１つ以上をオンにする。ＮＭＯＳトランジスタＭＮ０～ＭＮ７は全てオフである。オンするＰＭＯＳトランジスタ数が多いほど、多くの電流がパワー半導体素子１０のゲートに供給される。すなわち、ゲートに供給される電流が多いほど、ゲート電圧の上昇する速度が速くなる。パワー半導体素子１０は閾値以上のゲート電圧でオンし、ゲート電圧が大きいほど大きな電流が流れる。すなわち、オンするＰＭＯＳトランジスタ数が多いほど、高い駆動力でパワー半導体素子１０が駆動される。オン又はオフするＰＭＯＳトランジスタ数は、パワー半導体素子１０の駆動力を表している。オンする個数が第１個の場合の駆動力は、オンする個数が第２個の場合の駆動力と異なる。パワー半導体素子１０のゲートに所望の波形のゲート電圧を供給する場合、ＭＯＳトランジスタＭＰ０～ＭＰ７のオンする個数と、オンする時間とを制御することで所望のゲート電圧波形を生成できる。例えばドレイン電圧が急速に立ち上がらないような（例えばゲート電圧の微分値が一定となる）ゲート電圧の波形を生成できる。
パワー半導体素子１０の駆動を停止（オフ）する場合、ローサイド制御回路４Ｂが、ＮＭＯＳトランジスタＭＮ０～ＭＮ７のうち１つ以上をオンにする。ＰＭＯＳトランジスタＭＰ０～ＭＰ７は全てオフである。オンするＮＭＯＳトランジスタ数が多いほど、パワー半導体素子１０に流す電流を高速に下げることができる。パワー半導体素子１０のゲートに所望の波形のゲート電圧を供給する場合、ＭＯＳトランジスタＭＮ０～ＭＮ７のオンする個数と、オンする時間とを制御することで所望のゲート電圧波形を生成できる。
所望のゲート電圧波形を生成するために、パワー半導体素子１０のオン時刻からオフ時刻までの間（制御区間）について、オンするトランジスタの個数（トランジスタオン数）と時間との関係が予め分かっている。
図３は、所望のゲート電圧波形を生成するためのトランジスタオン数と時間との関係の一例を示す波形である。横軸が時間、縦軸がトランジスタオン数を表す。パワー半導体素子１０をオンにする時刻あるいは、パワー半導体素子１０のオンを指示する時刻を基準時刻Ｒｔとする。基準時刻Ｒｔより前において、トランジスタオン数はＮ０個（Ｎ０は例えば０）である。
基準時刻Ｒｔ以降、ゲート電圧を制御する期間（パワー半導体素子１０をオンにしている期間）は、パワー半導体素子１０の制御区間ＣＳに対応する。基準時刻Ｒｔ以降、制御区間ＣＳが一定時間幅のデータ区間ＤＳに分割される。データ区間ＤＳの時間は、サンプル時間又は第１時間に対応する。
基準時刻ＲｔでＮ２個のＰＭＯＳトランジスタがオンにされる。基準時刻Ｒｔの後、最初の２つのデータ区間ＤＳではトランジスタオン数はＮ２である。３番目のデータ区間ＤＳの途中でトランジスタオン数はＮ１に変更される。具体的には、３番目のデータ区間ＤＳの開始時刻から遅延量ＤＴだけ経過した時刻Ｃｔ１で、オントランジスタ数がＮ１に変更される。パワー半導体素子１０が時刻Ｒｔでオンされた後、最初にトランジスタオン数が変更されるデータ区間（本例では３番目のデータ区間）の位置を、変更区間位置と呼ぶ。変更区間位置又は変更区間位置を特定する情報を、変更区間位置Ｐ又は変更区間位置情報Ｐと記載する。
その後、時刻Ｃｔ１から２つのデータ区間分の時間（２つのサンプル時間の合計）が経過した時刻Ｃｔ２で、オントランジスタ数がＮ２に変更される。
その後、トランジスタオン数は制御区間ＣＳの終わりまでＮ２で一定である。但し、サンプル時間の単位でトランジスタオン数が変更されることも可能である。
本実施形態は、トランジスタオン数を時間に応じて制御することで、所望のゲート電圧波形を生成する処理を、少ないメモリ容量及びメモリからの低いデジタル出力レート（サンプリングレート）で行うことを実現する。以下、図３の例に基づき説明を行う。
図１の入力回路９は、処理回路２が必要な情報を含む信号（変更区間位置情報Ｐ、パワー半導体素子１０のオン／オフ指示信号）を処理回路２に出力する。また、入力回路９は、ハイサイド制御回路４Ａ、ローサイド制御回路４Ｂに遅延量ＤＴを含む信号を出力する。
発振器８は、クロックを生成し、生成したクロックを処理回路２に出力する。発振器８は、クロックをさらにハイサイド制御回路４Ａ又はローサイド制御回路４Ｂに出力してもよい。
図４は、処理回路２の詳細ブロック図である。処理回路２は、エッジ検出回路１１（第１検出回路）と、カウンタ１２（第２カウンタ）と、メモリ１３（記憶回路）と、を備えている。図４に示す構成が、ハイサイド用と、ローサイド用にそれぞれ設けられている。図４では、ハイサイド及びローサイドのいずれか一方を示されている。処理回路２は、発振器８及び入力回路９に接続されている。
カウンタ１２にはクロックが入力され、クロックのパルス数をカウントする。またカウンタ１２は、入力されたクロックを後段の回路に出力（送信）する。後段の回路は、ハイサイド用のカウンタ１２の場合は、レベルシフタ３であり、ローサイド用のカウンタ１２の場合は、バッファ７である。
エッジ検出回路１１には、パワー半導体素子１０のオン（導通）又はオフ（非導通）を指示するオン／オフ指示信号（第３信号）が入力される。ハイサイド用のエッジ検出回路１１の場合は、オン信号が入力され、ローサイド用のエッジ検出回路１１の場合はオフ信号が入力される。
オン／オフ指示信号は、一例としてＰＷＭ（Pulse Width Modulation）信号の形態を有する。エッジ検出回路１１は、ＰＷＭ信号のエッジを検出する。エッジは、パワー半導体素子１０のオン（導通）又はオフ（非導通）をオンに指示する時刻に対応する。
エッジ検出回路１１は、エッジを検出すると、エッジ検出信号をカウンタ１２に出力する。カウンタ１２は、エッジ検出信号が入力されると、クロックのパルス数のカウントを開始する。また、エッジ検出回路１１は、オン／オフ指示信号を、カウンタ１２から出力されるクロックに同期させて、後段の回路に出力（送信）する。後段の回路は、ハイサイド用のエッジ検出回路１１の場合は、レベルシフタ３であり、ローサイド用のエッジ検出回路１１の場合は、バッファ７である。
カウンタ１２には、変更区間位置情報Ｐの信号が入力される。変更区間位置情報Ｐは、前述したように、オンするトランジスタの個数（以下、トランジスタオン数）が最初に変更される時刻Ｃｔ１を含むデータ区間の位置を特定する情報である（図３参照）。変更区間位置情報Ｐは、一例として複数ビット（例えば４ビット）のデジタル値、又はアナログ電圧値である。オンするトランジスタは、ハイサイドの場合はＰＭＯＳトランジスタ、ローサイドの場合はＮＭＯＳトランジスタである（以下同様）。
メモリ１３には、データ又は情報を記憶する任意の記憶素子である。ここではメモリ１３は、シフトレジスタであるとする。但し、メモリ１３は、ＮＡＮＤやＮＯＲなどのＦＬＡＳＨメモリを含んでもよいし、ＳＲＡＭでもよいし、磁気抵抗メモリ、抵抗変化メモリ等でもよい。
メモリ１３には、オンするトランジスタの個数（トランジスタオン数）の順序に関する情報が予めデータ又はデータ信号（以下、データに統一）として格納されている。具体的には、トランジスタオン数を含むデータが、当該データを適用する順番に格納されている。
データはパワー半導体素子１０の駆動力を示す。駆動力は一例として、オンスイッチ数又はパワー半導体素子１０に流す電流の大きさに対応する。パワー半導体素子１０の第１駆動力を示すデータは第１信号、パワー半導体素子１０の第２駆動力を示すデータは第２信号に対応する。第２駆動力は第１駆動力より大きくても、小さくてもよい。本実施形態ではトランジスタオン数によって駆動力を示すとするが、駆動力を示す方法はこれに限定されない。例えば各トランジスタのサイズを異ならせ、オンするトランジスタのサイズを駆動力として表してもよい。この場合、オンするトランジスタのサイズを切り替えることでパワー半導体素子１０の出力電流を調整できる。
１つのデータのビット数は、ハイサイド駆動回路５Ａ又はローサイド駆動回路５Ｂで用いられるトランジスタの最大数に応じて決まる。一例として、ビット数が３であれば、最大８個までトランジスタのオン数を定義できる。図ではビット数をＸ（Ｘは１以上の整数）と表記している。一例として、データが３ビットの場合で、５個のトランジスタをオンする場合、データのビットは“１０１”である。
トランジスタオン数が最初に変更される時刻Ｃｔ１を含むデータ区間（データ区間ＤＳｐとする）より前の１つ以上のデータ区間（変更区間位置情報Ｐに示されるデータ区間の前までの１つ以上のデータ区間）を初期データ区間ＤＳｉｎｉと記載する。データ区間ＤＳｐは、パワー半導体素子１０が基準時刻Ｒｔでオンされてから最初にトランジスタオン数が変更されるデータ区間（本例では３番目のデータ区間）である。
図５は、図３の例における初期データ区間ＤＳｉｎｉ及びデータ区間ＤＳｐを示す。
データ区間ＤＳｐの位置は、前述した変更区間位置Ｐに対応する。初期データ区間ＤＳｉｎｉは、データ区間ＤＳｐより前のデータ区間である。
図５の例では初期データ区間ＤＳｉｎｉは２つであるが、初期データ区間ＤＳｉｎｉは１つでもよい。これらの初期データ区間ＤＳｉｎｉでは、トランジスタオン数が同一（固定）であるため、これらの初期データ区間ＤＳｉｎｉに対して共通に、データを１つのみメモリ４に記憶しておく。
データ区間ＤＳｐ以降については、データ区間の時間長に対応するサンプル時間毎にトランジスタオン数を含むデータが格納されている。
このように初期データ区間ＤＳｉｎｉについてはデータを１つのみ記憶することで、メモリ４のサイズを低減できる。初期データ区間ＤＳｉｎｉの個数が多いほど、サイズ低減の効果が大きくなる。但し、初期データ区間ＤＳｉｎｉについてもデータ区間毎にデータを記憶してもかまわない。
図４のカウンタ１２は、エッジ検出回路１１の検出時刻から、各初期データ区間ＤＳｉｎｉのサンプル時間に対応するクロックのパルス数をカウントする。カウント開始時に、すなわちオン／オフ指示信号が検出されたことに応じて、メモリ１３に記憶された初期データ（固定データ）を出力（送信）する。その後、初期データ区間に対応するクロックのパルス数がカウントされるごとに、初期データ区間が続く間、初期データを繰り返し出力する。初期データ区間が終わると、その後は、サンプル時間に対応するクロックのパルス数をカウントするごとに、初期データに続くデータ群を、格納されている順番に出力する。つまり、メモリ１３は、サンプル時間がＮ（Ｎは２以上の整数。本例では２）回カウントされる前までは、サンプル時間がカウントされるごとに、初期データを繰り返し出力する。メモリ１３は、サンプル時間がＮ回カウントされた後、初期データに続くデータ群を、サンプル時間の間隔で遅延回路４１に出力する。このようにすることで、一定のデータ出力レートで、１つ以上の初期データおよび続くデータ群が順次出力される。このようにメモリ１３は、カウンタ１２によりサンプル時間もしくはサンプル時間のｎ（ｎは２以上の整数）倍の時間が経過した後、初期データに続くデータ群を、順次、サンプル時間の間隔で出力する。
図４の例では、２つの初期データ区間ＤＳｉｎｉが存在し、２つの初期データ区間ＤＳｉｎｉについて初期データ（Ｄｉｎｉと記載する）を、クロックの所定パルス数（例えば１パルス）間隔で出力している。続けて、データ区間Ｄｓｐに対応するデータＤ１が出力され、さらにその後、データＤ２、データＤ３・・・が、それぞれクロックの所定パルス数ごとに（サンプル時間の間隔あるいは第１時間の間隔で）出力されている。このようにして２回の初期データＤｉｎｉと、データＤ１、データＤ２、データＤ３・・・が一定のデータ出力レートで出力される。一例として、データ区間の幅（サンプル時間）が一例として１０ｎとすると、メモリ１３からのデータ出力レート（速度）は、１００ＭＳ／ｓである。
メモリ１３にはデータを出力するため、一構成例として、データのビット数と同じ本数のデータ線が出力側に設けられていてもよい。一例として、３ビットの値をパラレルに出力する場合、メモリ１３からは一例として３つのビットに対応する３本の信号線が出力側に接続される。
レベルシフタ３は、処理回路２から入力されるデータ、オン／オフ指示信号、クロックをそれぞれハイサイド用にレベルシフト（電圧上昇）し、レベルシフト後のデータ、オン／オフ指示信号、クロックをそれぞれハイサイド制御回路４Ａに出力する。レベルシフタ３を、処理回路２とハイサイド制御回路４Ａとの間ではなく、ハイサイド制御回路４Ａとハイサイド駆動回路５Ａとの間に設けてもよい。
バッファ７は、処理回路２から入力されるデータ、オン／オフ指示信号、クロックの電圧を補正し（例えば配線抵抗による電圧降下を補正し）、それぞれローサイド制御回路４Ｂに出力する。
図６は、ハイサイド制御回路４Ａの詳細ブロック図である。ローサイド制御回路４Ｂの構成は、信号の入力元がバッファ７であることを除き、図６と同様であるため説明を省略する。ハイサイド制御回路４Ａは、遅延回路４１と、エッジ検出回路４２と、カウンタ４３と、スイッチ回路４４と、端子４５（受信回路）と、制御回路４６とを備えている。
エッジ検出回路４２及び前述したエッジ検出回路１１は、パワー半導体素子１０のオン（導通）又はオフ（非導通）を指示するオン／オフ指示信号（第３信号）を検出する第１検出回路の一例に相当する。カウンタ４３又は前述したカウンタ１２は、本実施形態に係る第１カウンタの一例に相当する。
遅延回路４１は、処理回路２からレベルシフタ３を介してパワー半導体素子１０の駆動力（トランジスタオン数）を示すデータを受信する。図５の例では、データＤｉｎｉ、Ｄｉｎｉ、Ｄ１、Ｄ２、Ｄ３・・・の順序で、サンプル時間の間隔で（一定のデータ出力レート）で入力されるデータを受信する。一例としてデータが３ビットの場合、３ビットを３本の信号線でパラレルに同時に受信する。
端子（受信部）４５は、データ区間ＤＳｐに対するデータ（図の例ではデータＤ１）に対して、サンプル時間より短い遅延量ＴＤを示す遅延指示信号（第４信号）を入力回路９からレベルシフタ６を介して、受信する。レベルシフタ６は、入力回路９から入力される遅延指示信号をハイサイド用にレベルシフト（電圧上昇）し、レベルシフト後の信号を端子４５に出力する。サンプル時間の逆数が、データ出力レートになる。
端子４５はスイッチ回路４４を介して遅延回路４１に接続されている。スイッチ回路４４がオフにされている間、遅延指示信号は端子４５で保持されている。これによりスイッチ回路４４は、遅延指示信号を保持する機能を有する。
エッジ検出回路４２は、処理回路２からレベルシフタ３を介して入力されるオン／オフ指示信号（ＰＷＭ信号）を受信する。エッジ検出回路４２は、オン／オフ指示信号のエッジを検出し、エッジ検出信号をカウンタ４３に出力する。
カウンタ４３は、処理回路２からレベルシフタ３を介して入力されるクロックを受信する。またカウンタ４３は入力回路９から変更区間位置情報Ｐを含む信号を受信する。処理回路２から変更区間位置情報Ｐを示す信号を受信する構成でもよい。
カウンタ４３は、エッジ検出信号（本例では立ち上がりエッジ）に同期してクロックのカウントを開始する。エッジ検出信号の時刻（オン／オフ指示信号の検出時刻）から全ての初期データ区間ＤＳｉｎｉの終了までの時間に対応するクロック数をカウントする。すなわち、全ての初期データ区間ＤＳｉｎｉに対応するサンプル時間の合計をカウントする。換言すれば、変更区間位置情報Ｐが示すデータ区間Ｄｓｐの直前のデータ区間の末尾までの時間をカウントする。なお、前述の変更区間位置情報Ｐ（本例では３番目のデータ区間を示す）は、エッジ検出信号の時刻から、最後の初期データ区間の末尾の時刻までの間に、サンプル時間（第１時間）が含まれている回数に１を加算した値に対応する。
カウンタ４３は、全ての初期データ区間ＤＳｉｎｉに対応するサンプル時間の合計をカウントすると、スイッチ回路４４をオンにする。これにより端子４５に保持されている遅延指示信号（第４信号）がスイッチ回路４４を介して出力され、遅延回路４１に受信（入力）される。例えば、初期データ区間ＤＳｉｎｉがＮ個であれば、スイッチ回路４４は、サンプル時間がＮ回カウントされた後、遅延指示信号を出力する。スイッチ回路４４は、サンプル時間もしくはサンプル時間のｎ倍の時間がカウントされた後、遅延指示信号を出力する。
遅延回路４１は、イネーブル端子に遅延指示信号が受信されると、遅延処理が有効になる。遅延処理が有効になっていない間は、処理回路２からレベルシフタ３を介して入力されるデータ（パワー半導体素子１０の駆動力を示す信号）を、入力される順に、サンプル時間の間隔で出力（送信）する。すなわち一定のデータ出力レートで出力する。一方、スイッチ回路４４から遅延指示信号が入力されると、遅延処理が有効になり、遅延回路４１は、遅延指示信号の入力と同期したタイミングで入力されるデータを、遅延量ＴＤだけ遅延させる。遅延回路４１は、遅延させたデータを、サンプル時間と遅延量ＴＤとの合計だけ経過した後、出力（送信）する。遅延指示信号の入力と同期したタイミングで入力されるとは、例えば遅延指示信号の入力と同時又は一定の誤差時間内のタイミングで入力されることである。遅延回路４１は、遅延させたデータを出力した後は、遅延処理が無効になり、後続して入力されるデータを、サンプル時間の間隔で出力する。遅延指示信号の入力と同期したタイミングで入力されるデータは、当該データより前にデータを受けた後、サンプル時間もしくはサンプル時間のｎ（ｎは２以上の整数）倍の時間の間隔で入力されるデータに対応する。遅延回路４１は、遅延させたデータを、サンプル時間もしくはサンプル時間のｎ倍の時間と遅延量ＴＤとが経過した後、出力（送信）する。
図６に示した例では、遅延回路４１には遅延指示信号の入力に同期してデータＤ１が入力される。このため、遅延回路４１は、データＤ１を、遅延指示信号で示される遅延量ＴＤだけ遅延させる。遅延回路４１は、遅延量ＴＤだけ遅延させられたデータＤ１を出力し、データＤ１の出力後、データＤ２、Ｄ３・・・を、サンプル時間の間隔で出力する。
図７は、遅延回路４１から出力されるデータ列の例を示す。最初の２つのデータＤｉｎｉがサンプル時間の間隔で出力される。２つ目のデータＤｉｎｉからサンプル時間と遅延量ＴＤとの合計だけ時間が空いた後、データＤ１が出力される。データＤ１の出力に続けて、データＤ２、Ｄ３・・・が、サンプル時間の間隔で出力される。
遅延回路４１による遅延量ＴＤの分解能は、メモリ１３のデータ出力レートの時間より高い必要がある。一例として、遅延量ＴＤの分解能は一例として１ｎｓｅｃである。この遅延量を達成する遅延回路は任意の構成のアナログ回路又はデジタル回路で実現できる。遅延回路の構成例は後述する。
遅延回路４１から出力されたデータＤｉｎｉ、Ｄｉｎｉ、Ｄ１、Ｄ２、Ｄ３・・・は制御回路４６に入力される。
図６の制御回路４６は、遅延回路４１から順次入力されるデータに基づき、ハイサイド駆動回路５Ａを制御する。すなわち、制御回路４６は、ハイサイド駆動回路５Ａにおけるトランジスタ（ＰＭＯＳトランジスタＭＰ０～ＭＰ７）のオン及びオフを制御する。制御回路４６は、遅延回路４１からデータが入力されるごとに、データが示す個数だけトランジスタを選択し、選択したトランジスタをオンにする制御信号を生成する。生成した制御信号を、オンにするトランジスタのゲートに供給する。オンするトランジスタの個数に応じて、どのトランジスタを選択するかは予め決められている。制御回路４６は論理回路を用いて構成してもよいし、テーブルを用いて構成してもよい。
一例として、オンにするトランジスタ数が１個のときはＰＭＯＳトランジスタＭＰ０、２個のときはＰＭＯＳトランジスタＭＰ０、ＭＰ１、３個のときはＰＭＯＳトランジスタＭＰ０～ＭＰ２である。そして、４個のときはＰＭＯＳトランジスタＭＰ０～ＭＰ３、５個のときはＰＭＯＳトランジスタＭＰ０～ＭＰ４、６個のときはＰＭＯＳトランジスタＭＰ０～ＭＰ５である。７個のときはＰＭＯＳトランジスタＭＰ０～ＭＰ６、８個のときはＰＭＯＳトランジスタＭＰ０～ＭＰ７を選択する。選択する方法は任意でよい。
例えばデータＤｉｎｉが“１０１”（＝５）、データＤ１が“０１１”（＝３）、データＤ２が“０１１”（＝３）、データＤ３が“１０１”（＝５）であるとする。この場合、最初に入力されるデータＤｉｎｉに対して最初に５個のＰＭＯＳトランジスタＭＰ０～ＭＰ４をサンプル時間の間、オンにし、次に入力されるデータＤｉｎｉに対しても、続けてサンプル時間の間、ＰＭＯＳトランジスタＭＰ０～ＭＰ４のオンを維持する。次にデータＤ１の入力は、遅延量ＴＤだけ遅延させられているため、遅延量ＴＤだけ、ＰＭＯＳトランジスタＭＰ０～ＭＰ４のオンを継続する。遅延量ＴＤの時間の経過後、遅延して入力されたデータＤ１に対して３個のＰＭＯＳトランジスタＭＰ０～ＭＰ２をサンプル時間の間オンにする。続けて入力されるデータＤ２に対しても、３個のトランジスタＭＰ０～ＭＰ２をサンプル時間の間オンにし、続けて入力されるデータＤ３に対して、５個のＰＭＯＳトランジスタＭＰ０～ＭＰ４をサンプル時間の間オンにする。
１回以上入力されるデータＤｉｎｉに対してＰＭＯＳトランジスタをオンにする制御信号は、一例としてパワー半導体素子１０を第１駆動力で駆動する第１制御信号に対応する。当該データＤｉｎｉに続いて入力されるデータＤ１に対してＰＭＯＳトランジスタをオンにする制御信号は、パワー半導体素子１０を第２駆動力で駆動する第２制御信号に対応する。
本実施形態では処理回路２とハイサイド制御回路４Ａ間にレベルシフタが設けられていたが、レベルシフタを設けずに、処理回路２とハイサイド制御回路４Ａ間を直接接続してもよい。同様に、入力回路９とハイサイド制御回路４Ａとの間にレベルシフタを設けずに、入力回路９とハイサイド制御回路４Ａ間を直接接続してもよい。同様に、処理回路２とローサイド制御回路４Ｂ間にバッファを設けずに、処理回路２とローサイド制御回路４Ｂ間を直接接続してもよい。
本実施形態の効果について説明する。図３又は図５に示した波形を生成することを考える。所望のゲート波形を生成する時間範囲（制御区間ＣＳ）には、最大で１μｓｅｃ必要であるとする。またオンするトランジスタのビット数（データサイズ）は３ビット必要であるとする。遅延量ＤＴを表すために、１ｎｓｅｃの分解能が必要であるとする。
この条件の元、比較例としてメモリから一定のレートでデータを駆動回路に出力することで、図３又は図５と同様のゲート波形を生成する場合を考える。この場合、ゲート波形の生成のために１ｎｓｅｃのデータ区間ごとにメモリにデータを記憶する必要がある。メモリのデータ出力レートを１ＧＳ／ｓとする必要がある。また、１０００個のデータ区間が必要になる。よって、データサイズが３ビットとすると、必要なメモリの容量は３ｋビットである。
これに対して、本実施形態では、データ区間ＤＳの幅として、一例として１０ｎの分解能が必要であり、データ区間数（初期データ区間を含む）は１００個でよく、メモリのデータ出力レートは１００ＭＳ／ｓでよい。データサイズは３ｂｉｔとする。低面積の遅延回路の追加が必要になるものの、必要なメモリの容量は、３００ビットである。遅延量ＴＤを表すのに４ビット、変更区間位置情報として４ビットが必要としても、大きな影響はない。初期データ区間数が２以上であれば、同一のデータを複数の初期データ区間で共通に適用できるため、初期データ区間数が増える分、メモリの容量を削減できる。さらに、ゲート波形を制御する制御範囲ＣＳのうち、オンするトランジスタ数を変更する可能性があるデータ区間が、初期データ区間の後、連続する１０個以内であり、当該１０個のデータ区間の後は、オンするトランジスタ数が一定であるとする。この場合は、当該１０個のデータ区間で任意のゲート波形を生成（オンするトランジスタ数を変更）できればよい。このため、１０個のデータ区間分の３０ビットと、初期データ区間用のデータ（３ビット）で済むため、メモリ容量をより一層削減できる。
以上、本実施形態により、小さいメモリ容量及び低いデータ出力レートで、所望のゲート電圧波形を生成することができる。
［変形例］
上述した実施形態ではスイッチ回路４４から遅延指示信号を遅延回路４１に出力したが、遅延指示信号を予め遅延回路４１に保持させておいてもよい。遅延指示信号には予め何番目に入力されるデータに対してどれだけの遅延量を与えるかの情報が含まれている。遅延回路４１は当該順番のデータが入力された場合に、当該データを遅延させる。遅延回路４１は例えばデジタル回路、アナログ回路又はこれらの両方により構成すればよい。
（第２の実施形態）
図８は、第２の実施形態に係るゲートドライバ回路おける遅延回路４１の第１の構成例を示す。遅延回路４１は、第１インバータ８１と、第１インバータ８１の後段に接続された第２インバータ８２とを備えている。第１インバータ８１の電源電圧（第１電圧）側の端子には電流源８３（第１電流源）が接続され、基準電圧（第２電圧）側の端子には電流源８４（第２電流源）が接続されている。第１インバータ８１、第２インバータ８２は一例としてそれぞれＣＭＯＳ回路により構成され、電流源８３、８４はそれぞれＮ型又はＰ型のＭＯＳトランジスタにより構成される。図８に示す構成が、データの各ビットに対して配置されている。図示の構成は１つのビットに対応する構成である。データが３ビットであれば、図示の構成が並列に３つ設けられる。
第１インバータ８１の入力端子には処理回路２からデータ（Ｄｉｎｉ、Ｄｉｎｉ、Ｄ１、Ｄ２、Ｄ３・・・）のビットのうち、該当するビットの信号が入力される。第１インバータ８１は、入力端子から入力されるビットを反転させる。第２インバータ８２は、第１インバータ８１で反転させられたビットを再度反転させる。第２インバータ８２の出力は制御回路４６に接続される。
遅延回路４１は、電流源８３、８４を制御することで第１インバータ８１の出力応答を制御できる。これにより、第１インバータ８１の出力の遅延量を制御できる。例えばビット“１”を“０”に反転させる場合（例えばハイレベルが１０［Ｖ］、ローレベルが５［Ｖ］であり、１０［Ｖ］から５［Ｖ］にする場合）、電流源８４の電流を小さくするほど（電流源８４を絞るほど）出力ビットの信号の遅延を大きくできる。逆に、“０”から“１”に反転させる場合、電流源８３の電流を小さくするほど（電流源８４を絞るほど）、出力ビットの信号の遅延を大きくできる。遅延量ＴＤの大きさに応じた電圧を、電流源８３、８４（ＭＯＳトランジスタ）のゲートに与えることで、このように遅延量ＴＤを制御することができる。このような構成にすることによって、比較的小面積な回路で遅延を実現することができる。
図８の例では第１インバータ８１は１つのインバータを含む回路であったが、第１インバータ８１は、２つ以上インバータを従属接続した回路でもよい。従属接続したインバータ数が奇数のときは、当該回路は入力ビットを反転させ、偶数のときは入力ビットを反転させない回路となる。遅延回路４１は、当該回路と第１電圧との間に接続された第１電流源と、当該回路と第２電圧との間に接続された第２電流源を制御することで、当該回路の出力応答を制御する。第２インバータ８２は１つのインバータを含む回路であったが、第２インバータ８２は、２つ以上インバータを従属接続した回路でもよい。従属接続したインバータ数が奇数のときは、当該回路は入力ビットを反転させ、偶数のときは入力ビットを反転させない回路となる。
図８の構成では電流源が第１インバータ８１に接続されていたが、第２インバータ８２に電流源を接続する構成も可能である。
図９は、第２の実施形態に係るゲートドライバ回路おける遅延回路４１の第２の構成例を示す。第２インバータ８２の電源電圧（第３電圧）側の端子には電流源８５（第３電流源）が接続され、基準電圧（第４電圧）側の端子には電流源８６（第４電流源）が接続されている。出力応答を制御する対象となるインバータが第２インバータ８２であること以外は図８と同様であるため、図９の動作の説明は省略する。第２インバータ８２が２つ以上インバータを従属接続した回路である場合、当該回路と第３電圧との間に接続された第３電流源と、当該回路と第４電圧との間に接続された第４電流源と制御することで、当該回路の出力応答を制御する。
なお、第１インバータ８１と第２インバータ８２との両方にそれぞれ２つの電流源を接続する構成も可能である。
図１０は、第２の実施形態に係るゲートドライバ回路おける遅延回路４１の第３の構成例を示す。遅延回路４１は、フリップフロップ回路６１とパルス発生回路６２とを含む。図１０に示す構成が、データの各ビットに対して配置されている。図示の構成は１つのビットに対応する構成である。データが３ビットであれば、図示の構成が並列に３つ設けられる。図１０の構成では、パルス発生回路６２で発生させるパルスに基づきフリップフロップ回路６１を動作させる。フリップフロップ回路６１は、処理回路２から入力されるビットをフリップフロップ回路６１で一時的に保持し、保持しているビットを出力する動作をパルスに従って行う。遅延量に応じてパルスの発生を制御することで、ビット信号を遅延させることができる。フリップフロップ回路６１及びパルス発生回路６２を用いることで、微細化したプロセスにおいては、より小面積に遅延回路を生成することができる。
（第３の実施形態）
図１１は、第３の実施形態に係るゲートドライバ回路におけるハイサイド制御回路４Ａ又はローサイド制御回路４Ｂの構成例を示す。遅延量ＴＤがデジタル信号として入力回路９から与えられる場合に、デジタル信号をアナログ信号に変換するデジタルアナログ変換器７１（ＤＡ変換器）が設けられている。デジタルアナログ変換器７１はデジタル信号の遅延量ＴＤを、アナログ信号に変換する。遅延回路４１は図８に示した構成が用いられているが、他の構成でもよい。図１１の構成により、遅延量の信号はデジタル信号で遅延回路４１に与えることができるため、遅延量の信号のノイズ耐性を高めることができる。
図１２は、第３の実施形態に係るゲートドライバ回路におけるハイサイド制御回路４Ａ又はローサイド制御回路４Ｂの他の構成例を示す。スイッチ回路４４の前段にＤＬＬ（遅延同期回路）８１が設けられている。ＤＬＬ８１は、基準信号（内部のクロック信号）に応じて入力信号の位相を調整する。ＤＬＬ８１の入力信号はアナログ信号でも、デジタル信号でもよい。
ＤＬＬ８１は、入力回路９から入力される入力信号である遅延量の信号（第４信号）の位相を調整して、調整後の信号をスイッチ回路４４に出力する。一例として遅延量の信号の位相と基準信号（クロック信号）の位相との差を一定にする。ＤＬＬ８１は、入力信号と基準信号の位相比較を行い、入力信号の位相および基準信号の位相が一定の関係を維持するように制御する回路である。ゲートドライバ回路１又は半導体素子１０では、プロセス（Ｐ）、電源電圧（Ｖ）、温度（Ｔ）等に起因して回路の遅延時間が変動し得る。すなわち、半導体回路のデバイスのばらつき（閾値のばらつき等）、電源電圧、温度といったＰＶＴ特性に起因して、回路の遅延時間が変動し得る。ＤＬＬ８１は、遅延時間の誤差を、基準信号を用いて計測し、当該誤差を補正する入力をフィードバックすることで、これに追従（補償）した動作を行うことができる。これにより、ＰＶＴ特性によらず、遅延量ＴＤの信号の遅延の変動を防止できる。よって、遅延指示信号が遅延することを防止し、高精度に遅延量を遅延回路４１に提供できる。
（第４の実施形態）
図１３は、第４の実施形態に係る電力変換器のブロック図である。図１３の電力変換器２１は、三相モータ２２を駆動するための交流電圧を発生させる３相インバータである。電力変換器２１は、複数のアーム２３ａ～２３ｆと、直流電源２４と、コンバータ２５と、平滑コンデンサＣ２とを有する。
複数のアーム２３ａ～２３ｆのそれぞれは、上述した第１の実施形態～第３の実施形態で示したいずれかのゲートドライバ回路及びパワー半導体素子を有する。アーム２３ａ～２３ｆは、それぞれ所定のタイミングでオン又はオフ動作を行う。
コンバータ２５はＤＣ－ＤＣコンバータであり、直流電源２４からの直流電圧を、電圧レベルの異なる直流電圧に変換する。平滑コンデンサＣ２は、コンバータ２５から出力される電圧を平滑化する。
アーム２３ａ～２３ｆのうち、対となる２つのアームが同時にオンし、三相モータ２２内の対応するコイルに電流を流す。同時にオンする２つのアームを順次切り替えることで、モータを三相駆動することができる。すなわち、同時にオンするスイッチング素子の対を順次切り替えることにより、直流電源２４の直流電圧から３相交流を生成することができる。２つのアームを同時にオンするとは、必ずしもオンする開始タイミングが一致している必要はなく、少なくとも一部の期間が２つのアームが同時にオンになっていればよい。
上述した各実施形態の説明で記載されたＮＭＯＳトランジスタの代わりに、ＰＭＯＳトランジスタを用いてもよいし、ＰＭＯＳトランジスタの代わりにＮＭＯＳトランジスタを用いてもよい。また上述した各実施形態の説明で記載されたＭＯＳトランジスタの代わりに、バイポーラトランジスタ又はＩＧＢＴ等を用いてもよい。
なお、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
１ ゲートドライバ回路
２ 処理回路
３、６ レベルシフタ
４Ａ ハイサイド制御回路
４Ｂ ローサイド制御回路
５Ａ ハイサイド駆動回路
５Ｂ ローサイド駆動回路
７ バッファ
８ 発振器
９ 入力回路
１０ パワー半導体素子
１１ エッジ検出回路（第１検出回路）
１２ カウンタ（第１カウンタ）
１３ メモリ
２１ 電力変換器
２２ 三相モータ
２３ａ、２３ｂ、２３ｃ、２３ｄ、２３ｅ、２３ｆ アーム
２４ 直流電源
２５ コンバータ
４１ 遅延回路
４２ エッジ検出回路（第１検出回路）
４３ カウンタ（第１カウンタ）
４４ スイッチ回路
４５ 端子（受信部）
４６ 制御回路
６１ フリップフロップ回路
６２ パルス発生回路
７１ デジタルアナログ変換器
８１ 第１インバータ
８２ 第２インバータ
８３ 電流源（第１電流源）
８４ 電流源（第２電流源）
８５ 電流源（第３電流源）
８６ 電流源（第４電流源）

Claims (15)

  1. 半導体素子の駆動回路を制御する制御回路と、
    前記半導体素子を第１駆動力で駆動することを指示する第１信号を受けて前記第１信号を前記制御回路に出力し、
    前記第１信号を受けた後、第１時間の間隔もしくは前記第１時間のｎ倍の時間の間隔（ｎは２以上の整数）で、前記半導体素子を第２駆動力で駆動することを指示する第２信号を受けて、前記第２信号を前記第１時間より短い遅延量だけ遅延させ、前記第１信号の出力から前記第１時間もしくは前記第１時間のｎ倍の時間と前記遅延量とが経過した後、前記第２信号を前記制御回路に出力する
    遅延回路と、
    を備えた電子回路。
  2. 前記半導体素子の導通又は非導通を指示する第３信号を検出する第１検出回路と、
    前記第１信号と前記第２信号とを記憶する記憶回路を備え、
    前記記憶回路は、前記第３信号が検出されたことに応じて、前記第１信号を前記遅延回路に出力し、
    前記第３信号が検出されたことに応じて、前記第１時間をカウントする第１カウンタを備え、
    前記記憶回路は、前記第１カウンタにより前記第１時間もしくは前記第１時間のｎ倍の時間がカウントされた後、前記第２信号を前記遅延回路に出力する
    請求項１に記載の電子回路。
  3. 前記遅延量を示す第４信号を保持し、前記第１時間もしくは第１時間のｎ倍の時間がカウントされた後、前記第４信号を前記遅延回路に出力するスイッチ回路と、を備え、
    前記遅延回路は、前記第４信号に同期して受けた前記第２信号を前記遅延させる対象の信号として特定する
    請求項２に記載の電子回路。
  4. 前記記憶回路は、前記第１時間がＮ（Ｎは２以上の整数）回カウントされるまで、前記第１時間がカウントされるごとに、前記第１信号を繰り返し出力し、
    前記記憶回路は、前記第１時間が前記Ｎ回カウントされた後、前記第２信号を前記遅延回路に出力し
    前記スイッチ回路は、前記第１時間が前記Ｎ回カウントされた後、前記第４信号を出力する
    請求項３に記載の電子回路。
  5. 前記遅延回路は、前記遅延量を示す第４信号を受けて、前記第４信号に含まれる前記遅延量だけ前記第２信号を遅延させる
    請求項１～４のいずれか一項に記載の電子回路。
  6. 前記第４信号はデジタル信号であり、
    前記第４信号をアナログ信号に変換するＤＡ変換回路を備え、
    前記スイッチ回路は、前記アナログ信号に変換された前記第４信号を前記遅延回路に送出する
    請求項３又は４に記載の電子回路。
  7. 前記第４信号を受けて、前記第４信号の位相と基準信号の位相との差を調整し、調整後の前記第４信号を前記スイッチ回路に提供する遅延同期回路
    を備えた
    請求項３、４及び６のいずれか一項に記載の電子回路。
  8. 前記遅延回路は、
    前記第１信号又は前記第２信号のビットを反転もしくは反転させずに伝送する、第１インバータもしくは前記第１インバータを２つ以上従属接続した回路と、前記第１インバータで反転させられた前記ビットを反転もしくは反転させずに伝送する、第２インバータもしくは前記第２インバータを２つ以上従属接続した回路と、を含み、
    前記遅延回路は、前記第４信号に基づき、前記第１インバータもしくは前記第１インバータを２つ以上従属接続した回路、及び前記第２インバータもしくは前記第２インバータを２つ以上従属接続した回路の少なくとも一方の出力応答を制御する、
    請求項３～７のいずれか一項に記載の電子回路。
  9. 前記遅延回路は、前記第１インバータもしくは前記第１インバータを２つ以上従属接続した回路と第１電圧との間に接続された第１電流源と、前記第１インバータもしくは前記第１インバータを２つ以上従属接続した回路と第２電圧との間に接続された第２電流源を備え、前記第１電流源及び前記第２電流源を制御することで、前記第１インバータもしくは前記第１インバータを２つ以上従属接続した回路の出力応答を制御する
    請求項８に記載の電子回路。
  10. 前記第２インバータもしくは前記第２インバータを２つ以上従属接続した回路と第３電圧との間に接続された第３電流源と、前記第２インバータもしくは前記第２インバータを２つ以上従属接続した回路と第４電圧との間に接続された第４電流源を備え、前記第３電流源及び前記第４電流源を制御することで、前記第２インバータもしくは前記第２インバータを２つ以上従属接続した回路の出力応答を制御する
    請求項８又は９に記載の電子回路。
  11. 前記第１信号、前記第２信号、及び前記第４信号はデジタル信号であり、
    前記遅延回路は、
    パルスを発生させるパルス発生器と、
    入力される前記第１信号又は前記第２信号を保持し、前記第１信号又は前記第２信号を出力する動作を前記パルスに従って行うフリップフロップ回路と、を含み、
    前記遅延回路は、前記第４信号に基づき前記パルス発生器を制御することで、前記第２信号の出力を前記遅延量だけ遅延させる
    請求項３～７のいずれか一項に記載の電子回路。
  12. 前記制御回路は、
    前記遅延回路から送られる前記第１信号に基づき、前記半導体素子を駆動する第１制御信号を前記駆動回路に出力し、
    前記遅延回路から送られる前記第２信号に基づき、前記半導体素子を駆動する第２制御信号を前記駆動回路に出力する
    請求項１～１１のいずれか一項に記載の電子回路。
  13. 前記駆動回路は、並列に接続された複数のスイッチング素子を含み、
    前記第１駆動力は、前記複数のスイッチング素子のうちオン又はオフにするスイッチング素子の個数を表し、
    前記第２駆動力は、前記複数のスイッチング素子のうちオン又はオフにするスイッチング素子の個数を表し、
    前記第１駆動力が表す個数は、前記第２駆動力が表す個数と異なる
    請求項１～１２のいずれか一項に記載の電子回路。
  14. 前記駆動回路
    を備えた請求項１～１３のいずれか一項に記載の電子回路。
  15. 複数対の半導体素子と、
    前記複数対の半導体素子の複数の前記半導体素子に対応する複数のゲートドライバ回路と、を備え、
    前記ゲートドライバ回路は、前記半導体素子を駆動する駆動回路と、前記駆動回路を制御する電子回路とを備え、
    前記電子回路は、
    前記半導体素子の駆動回路を制御する制御回路と、
    前記半導体素子を第１駆動力で駆動することを指示する第１信号を受けて、前記第１信号を前記制御回路に出力し、
    前記第１信号を受けた後、第１時間の間隔もしくは前記第１時間のｎ倍の時間の間隔（ｎは２以上の整数）で、前記半導体素子を第２駆動力で駆動することを指示する第２信号を受けて、前記第２信号を前記第１時間より短い遅延量だけ遅延させ、前記第１信号の出力から前記第１時間もしくは前記第１時間のｎ倍の時間と前記遅延量とが経過した後、前記第２信号を前記制御回路に出力する
    遅延回路と、
    を備え
    少なくとも一部の期間同時にオンする前記半導体素子の対を順次切り替えることにより直流電圧から交流電流を生成する、電力変換器。
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