CN111900989B - 一种四路交织高速宽带采样保持电路 - Google Patents
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Abstract
本发明提供了一种四路交织高速宽带采样保持电路，包括：四相时钟产生模块和THA模块，四相时钟产生模块包括输入时钟缓冲，双发射极双电源ECL分频核心单元，信号处理单元，最终生成四路相位相差90°，占空比为25％或75％的差分信号，即产生四相交织时钟，各相时钟信号驱动四路THA采样保持电路，THA模块包括，四相THA时钟信号输入缓冲单元，THA采样核心和输出缓冲单元，以及高线性度的输出缓冲单元，实现了模拟输入信号四路分别交替采样的四路差分输出，改善了现有技术中用于交织模数转换器前端采样电路采样率低和采样带宽窄的缺点。
Description
技术领域
本发明涉及电子技术领域，更具体地说，涉及一种四路交织高速宽带采样保持电路。
背景技术
交织电路是能够在器件材料频率特性有限的条件下，提高电路工作速度的一种电路形式，多用于高速数模转换器(ADC)和直接数字合成器等需要极高的采样率或时钟频率的电路。
THA电路是对输入的模拟信号按照一定采样率进行采样，然后进行保持输出的电路。在跟踪模式下，THA电路的输出跟踪输入信号，当跟踪-保持开关打开时，THA电路的输出保持恒定为保持模式。
一般的THA电路或者交织THA电路大多集成于ADC或者交织ADC的前端。由于对超高速电路的速度要求越来越高，时钟交织THA技术是提高ADC电路采样率和工作速度的重要途径，交织方法使信号的采样率成倍提高，而一般交织THA电路的带宽又成为限制后级ADC系统工作速度的主要因素，因此宽带高采样率THA的设计显得尤为重要。
在现有技术中，使用CMOS器件搭建的THA采样电路，一般只能工作在很小的频率范围内，带宽与采样率受到硅器件性能的限制，而其它采用SiGe器件搭建的THA电路，尽管有利用二极管桥接的方法来提高电路的带宽，频率特性虽然优于CMOS器件，但带宽提升仍然有限。
THA电路常见的结构有二极管桥接结构，开关发射极跟随器作为采样开关结构，二极管桥接能够拓展电路的带宽但线性度不好，开关发射极跟随器与之相比能够获得更高的线性度以及动态范围，但是在驱动大的采样电容时容易发生振荡或振铃，容易造成系统不稳定。
灵矽微系统申请人在申请的专利“高速高带宽采样保持电路”，(申请号201520075794.8，公开号204376880U，公开日2015.06.03)中公开的THA电路，利用辅助开关射极跟随器SEF前馈，补偿由输出节点至采样电容的电流，提高了线性度。在保持周期，辅助SEF与主开关SEF处于关断状态，避免了引入额外馈通信号；该采样保持电路通过主开关SEF的电流源输出节点引入前馈提高了前馈效率。该THA电路的不足是开关射极跟随器SEF结构在驱动大采样电容时，可能会导致电路不稳定，且虽然电路采用BiCMOS工艺，但是器件特征频率低，该电路在高采样率带宽的应用有限。
西安电子科技大学等发明人公开的专利“高采样率宽带跟踪保持电路”(申请号CN201710276871.X，公开号CN107196637B，公开日2017.11.26)中利用有高截止频率的GaAsHBT器件，采用改进的肖特基二极管开关射极跟随器作为跟踪-保持开关来设计电路，提高了电路稳定性，虽然进一步改善了先前采样保持电路采样率低以及带宽窄的缺点，但是，该电路的采样率仍然不够，输入的带宽仍然有限，需要进一步的进行改进。
发明内容
有鉴于此，为解决上述问题，本发明提供一种四路交织高速宽带采样保持电路，技术方案如下：
一种四路交织高速宽带采样保持电路，所述四路交织高速宽带采样保持电路包括：四相时钟产生模块和THA模块；
所述四相时钟产生模块包括：
时钟信号输入缓冲单元，用于将50％占空比和预设频率的时钟信号进行缓冲放大输出；
双发射极双电源ECL分频核心单元，用于将所述时钟信号输入缓冲单元输出的信号生成相位相差90°的I信号和Q信号；
信号处理单元，用于对所述I信号和所述Q信号进行逻辑处理，生成第一路至第四路差分信号，四路差分信号为相位各相差90°，占空比为25％或75％的四相差分时钟信号；
第一至第四时钟信号输出缓冲单元，用于将所述第一路至第四路四相差分时钟信号分别进行缓冲放大输出；
所述THA模块包括：四路THA采样保持电路；
所述四路THA采样保持电路包括：第一至第四THA时钟信号输入缓冲单元，第一至第四THA采样保持核心和输出缓冲单元；
第一至第四所述THA时钟信号输入缓冲单元，用于将第一至第四所述时钟信号输出缓冲单元输出的四路四相差分时钟信号分别进行电平移位至预设电平，以及对四路四相差分时钟信号进行缓冲放大输出；
第一至第四所述THA采样保持核心和输出缓冲单元用于接收同一路模拟输入信号，并依据四路四相差分时钟信号对所述模拟输入信号进行交替采样输出。
可选的，在上述四路交织高速宽带采样保持电路中，所述信号处理单元包括：
第一级至第三级反相器缓冲子单元，以及第一至第四与门逻辑子单元；
所述第一级反相器缓冲子单元包括：第一路至第二路一级反相器缓冲；
所述第二级反相器缓冲子单元包括：第一路至第四路二级反相器缓冲；
所述第三级反相器缓冲子单元包括：第一路至第八路三级反相器缓冲；
其中，所述第一路一级反相器缓冲用于接收所述I信号，输出两路信号分别至所述第一路二级反相器缓冲和所述第三路二级反相器缓冲；
所述第二路一级反相器缓冲用于接收所述Q信号，输出两路信号分别至所述第二路二级反相器缓冲和所述第四路二级反相器缓冲；
所述第一路二级反相器缓冲输出两路信号分别至所述第一路三级反相器缓冲和所述第三路反相器缓冲；
所述第二路二级反相器缓冲输出两路信号分别至所述第二路三级反相器缓冲和所述第四路三级反相器缓冲；
所述第三路二级反相器缓冲输出两路信号分别至所述第五路三级反相器缓冲和所述第七路三级反相器缓冲；
所述第四路二级反相器缓冲输出两路信号分别至所述第六路三级反相器缓冲和所述第八路三级反相器缓冲；
所述第一路三级反相器缓冲和所述第二路三级反相器缓冲输出至所述第一与门逻辑子单元；
所述第三路三级反相器缓冲和所述第四路三级反相器缓冲输出至所述第二与门逻辑子单元；
所述第五路三级反相器缓冲和所述第六路三级反相器缓冲输出至所述第三与门逻辑子单元；
所述第七路三级反相器缓冲和所述第八路三级反相器缓冲输出至所述第四与门逻辑子单元；
所述第一至第四与门逻辑子单元用于产生并输出所述第一路至第四路四相差分时钟信号。
可选的，在上述四路交织高速宽带采样保持电路中，
所述第一与门逻辑子单元输出相位为0°，占空比为25％或75％的第一路时钟差分信号至所述第一时钟信号输出缓冲单元；
所述第二与门逻辑子单元输出相位为90°，占空比为25％或75％的第二路时钟差分信号至所述第二时钟信号输出缓冲单元；
所述第三与门逻辑子单元输出相位为180°，占空比为25％或75％的第三路时钟差分信号至所述第三时钟信号输出缓冲单元；
所述第四与门逻辑子单元输出相位为270°，占空比为25％或75％的第四路时钟差分信号至所述第四时钟信号输出缓冲单元。
可选的，在上述四路交织高速宽带采样保持电路中，所述第一路至第二路一级反相器缓冲的结构相同，包括发射极跟随电路和第一结构的反相器缓冲电路；
第一路至第四路二级反相器缓冲的结构相同，包括所述发射极跟随电路和所述第一结构的反相器缓冲电路；
其中，所述第一级反相器缓冲子单元中的第一结构的反相器缓冲电路与所述第二级反相器缓冲子单元中的所述第一结构的反相器缓冲电路连接；
所述第一路、第四路、第五路和第八路三级反相器缓冲的结构相同，为第二结构的反相器缓冲电路；
所述第二路、第三路、第六路和第七路三级反相器缓冲的结构相同，为第三结构的反相器缓冲电路。
可选的，在上述四路交织高速宽带采样保持电路中，所述第一至第四时钟信号输出缓冲单元的结构相同，且与所述第一路至第二路一级反相器缓冲的结构相同。
可选的，在上述四路交织高速宽带采样保持电路中，
所述第一至第四所述THA采样保持核心和输出缓冲单元包括：第一至第四THA采样保持核心和第一至第四THA输出缓冲单元；
所述第一至第四THA采样保持核心均包含有电阻和电容的联合退化单元；
所述第一至第四THA输出缓冲单元均包含有电阻退化单元。
可选的，在上述四路交织高速宽带采样保持电路中，所述四路交织高速宽带采样保持电路包括：InP衬底的DHBT晶体管。
可选的，在上述四路交织高速宽带采样保持电路中，所述I信号的频率为所述预设频率的一半，占空比为50％。
可选的，在上述四路交织高速宽带采样保持电路中，所述Q信号的频率为所述预设频率的一半，占空比为50％。
相较于现有技术，本发明实现的有益效果为：
本发明提供的一种四路交织高速宽带采样保持电路包括：四相时钟产生模块和THA模块，四相时钟产生模块包括输入时钟缓冲，双发射极双电源ECL分频核心单元，信号处理单元，最终生成四路相位相差90°，占空比为25％或75％的差分信号，即产生四相交织时钟，各相时钟信号驱动四路THA采样保持电路，THA模块包括，四相THA时钟信号输入缓冲单元，THA采样核心和输出缓冲单元，以及高线性度的输出缓冲单元，实现了模拟输入信号四路分别交替采样的四路差分输出，改善了现有技术中用于交织模数转换器前端采样电路采样率低和采样带宽窄的缺点。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。
图1为本发明实施例提供的一种四路交织高速宽带采样保持电路的结构示意图；
图2为本发明实施例提供的一种第一路至第二路一级反相器缓冲的电路示意图；
图3为本发明实施例提供的一种三级反相器缓冲和与门逻辑子单元的电路示意图；
图4为本发明实施例提供的一种双发射极双电源ECL分频核心单元的电路示意图；
图5为本发明实施例提供的一种第一至第四中任意一路THA时钟信号输入缓冲单元的电路示意图；
图6为本发明实施例提供的一种第一至第四中任意一路THA采样保持核心和输出缓冲单元的电路示意图；
图7为本发明实施例提供的四相时钟产生模块在输入48GHz输出为24GHz占空比为25％/75％相位差90°的差分信号的时域波形图；
图8为本发明实施例提供的THA模块采用发射极电容和电阻联合并联退化相对于只采用发射极电阻退化对整个THA采样核心和输出缓冲单元的带宽影响的对比示意图；
图9为本发明实施例提供的四路交织THA电路在时钟输入48GHz产生单路24GHz交织时钟采样率信号下，输入模拟正弦电压波信号为3GHz时，四路交织THA电路的输出时域波形图；
图10为本发明实施例提供的四路交织THA电路在时钟输入48GHz产生单路24GHz交织时钟采样率信号下，输入模拟正弦电压波信号为50GHz时，四路交织THA电路的输出时域波形图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本发明作进一步详细的说明。
参考图1，图1为本发明实施例提供的一种四路交织高速宽带采样保持电路的结构示意图。
所述四路交织高速宽带采样保持电路包括：四相时钟产生模块和THA模块；
所述四相时钟产生模块包括：
时钟信号输入缓冲单元11，用于将50％占空比和预设频率2f的时钟信号进行缓冲放大输出；
双发射极双电源ECL分频核心单元12，用于将所述时钟信号输入缓冲单元11输出的信号生成相位相差90°的I信号和Q信号；
信号处理单元13，用于对所述I信号和所述Q信号进行逻辑处理，生成第一路至第四路差分信号，四路差分信号为相位各相差90°，占空比为25％或75％的四相差分时钟信号；
第一至第四时钟信号输出缓冲单元a1-a4，用于将所述第一路至第四路四相差分时钟信号分别进行缓冲放大输出；
所述THA模块包括：四路THA采样保持电路b1-b4；
所述四路THA采样保持电路b1-b4包括：第一至第四THA时钟信号输入缓冲单元c1-c4，第一至第四THA采样保持核心和输出缓冲单元d1-d4；
第一至第四所述THA时钟信号输入缓冲单元c1-c4，用于将第一至第四所述时钟信号输出缓冲单元a1-a4输出的四路四相差分时钟信号分别进行电平移位至预设电平，保证第一至第四THA采样核心和输出缓冲单元d1-d4可以正常工作，例如保证-2.5V供电的信号到-5.2V供电信号的电平移位，以及对四路四相差分时钟信号进行缓冲放大输出；
第一至第四所述THA采样保持核心和输出缓冲单元d1-d4用于接收同一路模拟输入信号，并依据四路四相差分时钟信号对所述模拟输入信号进行交替采样输出。
需要说明的是，所述I信号的频率为预设输入频率的一半，占空比为50％。所述Q信号的频率为预设输入频率的一半，占空比为50％，I信号和Q信号相位相差90°。
进一步的，基于本发明上述实施例，如图1所示，所述信号处理单元13包括：
第一级至第三级反相器缓冲子单元，以及第一至第四与门逻辑子单元h1-h4；
所述第一级反相器缓冲子单元14包括：第一路至第二路一级反相器缓冲e1-e2；
所述第二级反相器缓冲子单元15包括：第一路至第四路二级反相器缓冲f1-f4；
所述第三级反相器缓冲子单元16包括：第一路至第八路三级反相器缓冲g1-g8；
其中，所述第一路一级反相器缓冲e1用于接收所述I信号，输出两路信号分别至所述第一路二级反相器缓冲f1和所述第三路二级反相器缓冲f3；
所述第二路一级反相器缓冲e2用于接收所述Q信号，输出两路信号分别至所述第二路二级反相器缓冲f2和所述第四路二级反相器缓冲f4；
所述第一路二级反相器缓冲f1输出两路信号分别至所述第一路三级反相器缓冲g1和所述第三路反相器缓冲g3；
所述第二路二级反相器缓冲f2输出两路信号分别至所述第二路三级反相器缓冲g2和所述第四路三级反相器缓冲g4；
所述第三路二级反相器缓冲f3输出两路信号分别至所述第五路三级反相器缓冲g5和所述第七路三级反相器缓冲g7；
所述第四路二级反相器缓冲f4输出两路信号分别至所述第六路三级反相器缓冲g6和所述第八路三级反相器缓冲g8；
所述第一路三级反相器缓冲g1和所述第二路三级反相器缓冲g2输出至所述第一与门逻辑子单元h1；
所述第三路三级反相器缓冲g3和所述第四路三级反相器缓冲g4输出至所述第二与门逻辑子单元h2；
所述第五路三级反相器缓冲g5和所述第六路三级反相器缓冲g6输出至所述第三与门逻辑子单元h3；
所述第七路三级反相器缓冲g7和所述第八路三级反相器缓冲g8输出至所述第四与门逻辑子单元h4；
所述第一至第四与门逻辑子单元h1-h4用于产生并输出所述第一路至第四路四相差分时钟信号。
其中，所述第一与门逻辑子单元h1输出相位为0°，占空比为25％或75％的第一路差分时钟信号至所述第一时钟信号输出缓冲单元a1；
所述第二与门逻辑子单元h2输出相位为90°，占空比为25％或75％的第二路差分时钟信号至所述第二时钟信号输出缓冲单元a2；
所述第三与门逻辑子单元h3输出相位为180°，占空比为25％或75％的第三路差分时钟信号至所述第三时钟信号输出缓冲单元a3；
所述第四与门逻辑子单元h4输出相位为270°，占空比为25％或75％的第四路差分时钟信号至所述第四时钟信号输出缓冲单元a4。
在该实施例中，通过在双发射极双电源ECL分频核心单元12和与门逻辑子单元h1-h4之间插入大量的反相器缓冲，可以极大程度的降低四路时钟信号之间耦合反馈的影响，得到了更加纯净的四相时钟信号，降低了非同路时钟对模拟采样信号的影响。
进一步的，基于本发明上述实施例，如图1所示，所述第一路至第二路一级反相器缓冲e1-e2的结构相同，包括发射极跟随电路EF和第一结构的反相器缓冲电路C；
第一路至第四路二级反相器缓冲f1-f4的结构相同，包括所述发射极跟随电路EF和所述第一结构的反相器缓冲电路C；
其中，所述第一级反相器缓冲子单元14中的第一结构的反相器缓冲电路C与所述第二级反相器缓冲子单元15中的所述第一结构的反相器缓冲电路C连接；
所述第一路g1、第四路g4、第五路g5和第八路g8三级反相器缓冲的结构相同，为第二结构的反相器缓冲电路A；
所述第二路g2、第三路g3、第六路g6和第七路g7三级反相器缓冲的结构相同，为第三结构的反相器缓冲电路B。
进一步的，基于本发明上述实施例，如图1所示，所述第一至第四时钟信号输出缓冲单元a1-a4的结构相同，且与所述第一路至第二路一级反相器缓冲e1-e2的结构相同。
进一步的，基于本发明上述实施例，参考图2，图2为本发明实施例提供的一种第一路至第二路一级反相器缓冲的电路示意图。
包括多个晶体管和多个电阻，其具体电路连接方式如图2所示，在此并不进行文字描述。该结构的供电电压为-2.5V。
进一步的，基于本发明上述实施例，参考图3，图3为本发明实施例提供的一种三级反相器缓冲和与门逻辑子单元的电路示意图。
包括多个晶体管和多个电阻，其具体电路连接方式如图3所示，在此并不进行文字描述。该结构的供电电压为-2.5V。
通过图2和图3可知，第二结构的反相器缓冲电路A和第三结构的反相器缓冲电路B与第一结构的反相器缓冲电路C的电路结构不同，是因为加入对接的cascade晶体管提高了反相器的高频性能，且保证了后级与门逻辑子单元电路工作状态的正确。
进一步的，基于本发明上述实施例，参考图4，图4为本发明实施例提供的一种双发射极双电源ECL分频核心单元的电路示意图。
包括多个晶体管和多个电阻，其具体电路连接方式如图4所示，在此并不进行文字描述。
如图4所示，开关晶体管Q2，Q3，Q6和Q7的发射极相连的电阻采用-3.5V电源供电，其它部分均采用-2.5V电源供电，双电源供电的目的是提高电路中开关晶体管的高频开关性能并减小功耗。
分频器晶体管Q1，Q4，Q5和Q8是射极跟随晶体管，是构成双发射极双电源ECL分频核心单元的重要部分，提高了四相时钟的产生范围带宽，Inn和Inp与时钟信号输入缓冲单元11的输出连接，In，Ip，Qn和Qp分别连接到第一路一级反相器缓冲e1和第二路一级反相器缓冲e2。
进一步的，基于本发明上述实施例，参考图5，图5为本发明实施例提供的一种第一至第四中任意一路THA时钟信号输入缓冲单元的电路示意图。
包括多个晶体管和多个电阻，其具体电路连接方式如图5所示，在此并不进行文字描述。
如图5所示，其C1和C2输入端口连接到时钟信号输出缓冲单元a1-a4的输出端口；其Cn和Cp输出端口连接到THA采样核心和输出缓冲单元d1-d4的输入端口，即图6中的Cn和Cp。
进一步的，基于本发明上述实施例，参考图6，图6为本发明实施例提供的一种第一至第四中任意一路THA采样保持核心和输出缓冲单元的电路示意图。
包括多个晶体管、多个电阻和电容，其具体电路连接方式如图6所示，在此并不进行文字描述。
所述第一至第四所述THA采样保持核心和输出缓冲单元d1-d4包括：第一至第四THA采样保持核心和第一至第四THA输出缓冲单元；
所述第一至第四THA采样保持核心均包含有电阻和电容的联合退化单元；
所述第一至第四THA输出缓冲单元均包含有电阻退化单元。
如图6所示，端口Vn和Vp是模拟输入信号的输入端口，模拟输入信号缓冲之间采用发射极电阻和电容Ce的联合退化单元M。
即给THA模拟输入缓冲电路的极点前引入一个零点，扩展了整个THA采样保持核心和输出缓冲单元的带宽，使得四路交织THA电路的带宽超过交织后总采样率即交织电路奈奎斯特采样率的一半。
TON和TOP分别是THA采样保持核心和输出缓冲单元输出采样保持信号的差分输出端口，差分输出之间采用发射极电阻退化技术。
其中，CFF为反馈电容，具体结构如图6中左上角所示，只考虑半边电路，T1和T2为采样开关晶体管，来实现跟踪和保持功能的切换，CH为保持电容。
具体的，下面对保持模式进行阐述：
采样开关晶体管T1为高电平，T2为低电平，电流流过T1晶体管而T2晶体管无电流流过，采样电容CH无法进行充放电，保持为上一跟踪时刻充电的电压值，实现在此周期对信号的保持功能。
具体的，下面对跟踪模式进行阐述：
采样开关晶体管T1为低电平，T2为高电平，电流流过T2晶体管而T1晶体管无电流流过，采样电容CH跟随T2的集电极电压的变化而进行充放电，实现在此周期对信号的跟踪功能。
进一步的，基于本发明上述实施例，所述四路交织高速宽带采样保持电路采用InP衬底的DHBT晶体管。
在该实施例中，采用InP衬底的DHBT晶体管克服了现有技术中Si CMOS，SiGe，GaAs以及其它类型器件频率特性差的问题，InP衬底的DHBT晶体管优良的截止频率和材料迁移率，使得本申请四路交织高速宽带采样保持电路初步即具有超高频和超宽带宽的特点，同时该四路交织高速宽带采样保持电路利用InP器件跨导-基极发射极的良好匹配特性，较其它电路更有利于实现低噪声、低抖动和高纯净的采样信号输出。
进一步的，通过上述描述可知，本申请提供的一种四路交织高速宽带采样保持电路无论是四相时钟产生模块和THA模块，均采用了全差分的电路结构，使得本发明提供的一种四路交织高速宽带采样保持电路克服了电源扰动等干扰信号，使采样的输出信号具有较好的共模噪声抑制能力。
并且，采用多电源供电的模式，四相时钟产生模块在较少功耗的前提下保证了时钟产生的性能，THA模块中各路单独采用统一电源供电，减少其它模块功耗。
基于本发明上述实施例提供的一种四路交织高速宽带采样保持电路，下面结合仿真实验对本申请实现的效果做进一步说明。
仿真条件：
采用0.8μmInP DHBT器件工艺库，在ADS软件中对本发明的四路交织高速宽带采样保持电路的性能进行仿真实验。
仿真内容：
本发明的四路交织高速宽带采样保持电路，其仿真性能包括四相时钟产生模块，即前端电路所产生的采样时钟频域波形，THA模块采用发射极电容和电阻联合并联退化相对于只采用发射极电阻退化对整个THA采样核心和输出缓冲单元的带宽影响，以及THA在最高模拟输入频率和最低模拟输入频率对应输出的采样波形。
仿真结果分析：
参考图7，图7为本发明实施例提供的四相时钟产生模块在输入48GHz输出为24GHz占空比为25％/75％相位差90°的差分信号的时域波形图。
其横坐标表示时间，纵坐标表示电压，24GHz即本发明中交织电路单个THA的采样率。
本发明中利用四相时钟信号产生性能远远超过24GHz，可以完全满足THA采样率在24GHz的需求。
参考图8，图8为本发明实施例提供的THA模块采用发射极电容和电阻联合并联退化相对于只采用发射极电阻退化对整个THA采样核心和输出缓冲单元的带宽影响的对比示意图。
图6中采用发射极电阻和电容的联合退化单元M，在模拟输入信号缓冲的极点前引入了一个零点，使信号增益以20dB/dec开始上升，然后再在采样核心保持电容CH，以及CFF引入的极点作用下开始下降。
从图8中可以看出，插入退化电容Ce进行并联之后，较只有退化电阻单独作用无插入零点直接在极点作用下下降，将整个THA采样核心和输出缓冲单元的3dB带宽由16GHz扩展到了50GHz以上。
参考图9，图9为本发明实施例提供的四路交织THA电路在时钟输入48GHz产生单路24GHz交织时钟采样率信号下，输入模拟正弦电压波信号为3GHz时，四路交织THA电路的输出时域波形图。
由图9可知，电路实现了四路交替对模拟输入电压波信号的采样，以及四路采样信号单独的输出，四路总共达到了96GHz的极高采样率。
参考图10，图10为本发明实施例提供的四路交织THA电路在时钟输入48GHz产生单路24GHz交织时钟采样率信号下，输入模拟正弦电压波信号为50GHz时，四路交织THA电路的输出时域波形图。
由图10可知，由于模拟输入信号的频率过高从而无法单路恢复采样信号，但同样实现了四路交替对50GHz高频模拟电压波信号的采样及输出，因此，根据3dB带宽的要求，四路交织THA总共可以采样的最高频率达到了50GHz。
仿真结果：
本发明提供的四路交织高速宽带采样保持电路的带宽为3-50GHz，四路综合采样率最高为96GHz。可见，本发明提供的四路交织高速宽带采样保持电路实现了高采样率，宽带采样保持信号的功能。
也是目前为止国内首个成功利用InP DHBT实现的高达96GHz的高采样率，3-50GHz带宽的四路交织高速宽带采样保持电路。
以上对本发明所提供的一种四路交织高速宽带采样保持电路进行了详细介绍，本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的限制。
需要说明的是，本说明书中的各个实施例均采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似的部分互相参见即可。对于实施例公开的装置而言，由于其与实施例公开的方法相对应，所以描述的比较简单，相关之处参见方法部分说明即可。
还需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备所固有的要素，或者是还包括为这些过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。
Claims (9)
1.一种四路交织高速宽带采样保持电路，其特征在于，所述四路交织高速宽带采样保持电路包括：四相时钟产生模块和THA模块；
所述四相时钟产生模块包括：
时钟信号输入缓冲单元，用于将50％占空比和预设频率的时钟信号进行缓冲放大输出；
双发射极双电源ECL分频核心单元，用于将所述时钟信号输入缓冲单元输出的信号生成相位相差90°的I信号和Q信号；
信号处理单元，用于对所述I信号和所述Q信号进行逻辑处理，生成第一路至第四路差分信号，四路差分信号为相位各相差90°，占空比为25％或75％的四相差分时钟信号；
第一至第四时钟信号输出缓冲单元，用于将所述第一路至第四路四相差分时钟信号分别进行缓冲放大输出；
所述THA模块包括：四路THA采样保持电路；
所述四路THA采样保持电路包括：第一至第四THA时钟信号输入缓冲单元，第一至第四THA采样保持核心和输出缓冲单元；
第一至第四所述THA时钟信号输入缓冲单元，用于将第一至第四所述时钟信号输出缓冲单元输出的四路四相差分时钟信号分别进行电平移位至预设电平，以及对四路四相差分时钟信号进行缓冲放大输出；
第一至第四所述THA采样保持核心和输出缓冲单元用于接收同一路模拟输入信号，并依据四路四相差分时钟信号对所述模拟输入信号进行交替采样输出。
2.根据权利要求1所述的四路交织高速宽带采样保持电路，其特征在于，所述信号处理单元包括：
第一级至第三级反相器缓冲子单元，以及第一至第四与门逻辑子单元；
所述第一级反相器缓冲子单元包括：第一路至第二路一级反相器缓冲；
所述第二级反相器缓冲子单元包括：第一路至第四路二级反相器缓冲；
所述第三级反相器缓冲子单元包括：第一路至第八路三级反相器缓冲；
其中，所述第一路一级反相器缓冲用于接收所述I信号，输出两路信号分别至所述第一路二级反相器缓冲和所述第三路二级反相器缓冲；
所述第二路一级反相器缓冲用于接收所述Q信号，输出两路信号分别至所述第二路二级反相器缓冲和所述第四路二级反相器缓冲；
所述第一路二级反相器缓冲输出两路信号分别至所述第一路三级反相器缓冲和所述第三路反相器缓冲；
所述第二路二级反相器缓冲输出两路信号分别至所述第二路三级反相器缓冲和所述第四路三级反相器缓冲；
所述第三路二级反相器缓冲输出两路信号分别至所述第五路三级反相器缓冲和所述第七路三级反相器缓冲；
所述第四路二级反相器缓冲输出两路信号分别至所述第六路三级反相器缓冲和所述第八路三级反相器缓冲；
所述第一路三级反相器缓冲和所述第二路三级反相器缓冲输出至所述第一与门逻辑子单元；
所述第三路三级反相器缓冲和所述第四路三级反相器缓冲输出至所述第二与门逻辑子单元；
所述第五路三级反相器缓冲和所述第六路三级反相器缓冲输出至所述第三与门逻辑子单元；
所述第七路三级反相器缓冲和所述第八路三级反相器缓冲输出至所述第四与门逻辑子单元；
所述第一至第四与门逻辑子单元用于产生并输出所述第一路至第四路四相差分时钟信号。
3.根据权利要求2所述的四路交织高速宽带采样保持电路，其特征在于，
所述第一与门逻辑子单元输出相位为0°，占空比为25％或75％的第一路差分时钟信号至所述第一时钟信号输出缓冲单元；
所述第二与门逻辑子单元输出相位为90°，占空比为25％或75％的第二路差分时钟信号至所述第二时钟信号输出缓冲单元；
所述第三与门逻辑子单元输出相位为180°，占空比为25％或75％的第三路差分时钟信号至所述第三时钟信号输出缓冲单元；
所述第四与门逻辑子单元输出相位为270°，占空比为25％或75％的第四路差分时钟信号至所述第四时钟信号输出缓冲单元。
4.根据权利要求2所述的四路交织高速宽带采样保持电路，其特征在于，所述第一路至第二路一级反相器缓冲的结构相同，包括发射极跟随电路和第一结构的反相器缓冲电路；
第一路至第四路二级反相器缓冲的结构相同，包括所述发射极跟随电路和所述第一结构的反相器缓冲电路；
其中，所述第一级反相器缓冲子单元中的第一结构的反相器缓冲电路与所述第二级反相器缓冲子单元中的所述第一结构的反相器缓冲电路连接；
所述第一路、第四路、第五路和第八路三级反相器缓冲的结构相同，为第二结构的反相器缓冲电路；
所述第二路、第三路、第六路和第七路三级反相器缓冲的结构相同，为第三结构的反相器缓冲电路。
5.根据权利要求4所述的四路交织高速宽带采样保持电路，其特征在于，所述第一至第四时钟信号输出缓冲单元的结构相同，且与所述第一路至第二路一级反相器缓冲的结构相同。
6.根据权利要求1所述的四路交织高速宽带采样保持电路，其特征在于，
所述第一至第四所述THA采样保持核心和输出缓冲单元包括：第一至第四THA采样保持核心和第一至第四THA输出缓冲单元；
所述第一至第四THA采样保持核心均包含有电阻和电容的联合退化单元；
所述第一至第四THA输出缓冲单元均包含有电阻退化单元。
7.根据权利要求1所述的四路交织高速宽带采样保持电路，其特征在于，所述四路交织高速宽带采样保持电路包括：InP衬底的DHBT晶体管。
8.根据权利要求1所述的四路交织高速宽带采样保持电路，其特征在于，所述I信号的频率为所述预设频率的一半，占空比为50％。
9.根据权利要求1所述的四路交织高速宽带采样保持电路，其特征在于，所述Q信号的频率为所述预设频率的一半，占空比为50％。
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Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN204376880U (zh) * | 2015-02-03 | 2015-06-03 | 苏州市灵矽微系统有限公司 | 高速高带宽采样保持电路 |
| CN106341132A (zh) * | 2016-08-08 | 2017-01-18 | 中国工程物理研究院电子工程研究所 | 时间交织采样adc的误差盲校正方法 |
| CN107196637A (zh) * | 2017-04-25 | 2017-09-22 | 西安电子科技大学 | 高采样率宽带跟踪保持电路 |
| CN107359877A (zh) * | 2017-06-28 | 2017-11-17 | 中国工程物理研究院电子工程研究所 | 超宽带信号的时间交织采样adc全数字盲补偿方法 |
| CN207706157U (zh) * | 2017-12-08 | 2018-08-07 | 成都聚利中宇科技有限公司 | 用于采样保持器的四相25%占空比时钟发生电路 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104038226B (zh) * | 2014-06-25 | 2018-06-05 | 华为技术有限公司 | 多通道时间交织模数转换器 |
| EP3438692B1 (en) * | 2017-08-03 | 2024-04-24 | Melexis Technologies NV | Sample-and-hold circuit for a lidar system |
-
2020
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Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN204376880U (zh) * | 2015-02-03 | 2015-06-03 | 苏州市灵矽微系统有限公司 | 高速高带宽采样保持电路 |
| CN106341132A (zh) * | 2016-08-08 | 2017-01-18 | 中国工程物理研究院电子工程研究所 | 时间交织采样adc的误差盲校正方法 |
| CN107196637A (zh) * | 2017-04-25 | 2017-09-22 | 西安电子科技大学 | 高采样率宽带跟踪保持电路 |
| CN107359877A (zh) * | 2017-06-28 | 2017-11-17 | 中国工程物理研究院电子工程研究所 | 超宽带信号的时间交织采样adc全数字盲补偿方法 |
| CN207706157U (zh) * | 2017-12-08 | 2018-08-07 | 成都聚利中宇科技有限公司 | 用于采样保持器的四相25%占空比时钟发生电路 |
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