CN107852153A - 延迟锁相环 - Google Patents

延迟锁相环 Download PDF

Info

Publication number
CN107852153A
CN107852153A CN201680043099.0A CN201680043099A CN107852153A CN 107852153 A CN107852153 A CN 107852153A CN 201680043099 A CN201680043099 A CN 201680043099A CN 107852153 A CN107852153 A CN 107852153A
Authority
CN
China
Prior art keywords
delay
level
value
delay line
signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201680043099.0A
Other languages
English (en)
Other versions
CN107852153B (zh
Inventor
张涛
刘雪梅
王晖
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Marvell Asia Pte Ltd
Original Assignee
Mawier International Trade Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mawier International Trade Co Ltd filed Critical Mawier International Trade Co Ltd
Publication of CN107852153A publication Critical patent/CN107852153A/zh
Application granted granted Critical
Publication of CN107852153B publication Critical patent/CN107852153B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H03L7/0816—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the controlled phase shifter and the frequency- or phase-detection arrangement being connected to a common input
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/01—Shaping pulses
    • H03K5/04—Shaping pulses by increasing duration; by decreasing duration
    • H03K5/06—Shaping pulses by increasing duration; by decreasing duration by the use of delay lines or other analogue delay elements
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/0807—Details of the phase-locked loop concerning mainly a recovery circuit for the reference signal
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H03L7/0814—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the phase shifting device being digitally controlled
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/091—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector using a sampling device
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/093—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using special filtering or amplification characteristics in the loop
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/0016—Arrangements for synchronising receiver with transmitter correction of synchronization errors
    • H04L7/0033—Correction by delay
    • H04L7/0037—Delay of clock signal
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
    • H04L7/0337—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Pulse Circuits (AREA)

Abstract

一种可编程延迟线包括：延迟级，响应模拟控制信号且响应一个或多个数字控制信号。延迟级生成输出信号，输出信号相对于输入信号延迟一延迟量。延迟量通过模拟控制信号的值以及数字控制信号的一个或多个值来控制。一种用于控制延迟锁相环电路的方法包括：向延迟锁相环电路的可编程延迟线提供一个或多个数字信号；以及向可编程延迟线提供模拟信号。由可编程延迟线产生的延迟的第一部分对应于一个或多个数字信号的值。由可编程延迟线产生的延迟的第二部分对应于模拟信号的值。

Description

延迟锁相环
相关申请的交叉参考
本申请要求于2015年6月3日提交的美国临时申请第62/170,510号的权益，其内容结合于此作为参考。
背景技术
本文提供的背景描述是为了一般性地呈现本公开的现有技术状况。对于背景技术部分描述的工作程度，目前命名的发明人的工作已经描述的各个方面既不限制于提交时的现有技术，也不明确或暗示承认作为本公开的现有技术。
在高速串行通信链接(诸如10吉比特(10G)或100吉比特(100G)以太网连接的线路)中，发射器将数据信号发射至通信通道(通道)中而没有伴随的时钟信号。数据信号包括符号的序列，每个符号都承载来自一些数量的位的信息，诸如1位、2位或更多位，或者在一些情况下为多个位的片段。以通过发射(Tx)时钟信号确定的速率来发射数据。
为了在通信链接上接收数据，接收器确定用于对从通道接收的信号进行采样的时钟的相位和频率。确定时钟的相位和频率的处理是时钟数据恢复(CDR)处理的一部分。CDR处理通常使用包括延迟锁相环(DLL)的电路。
DLL生成与输入信号具有特定相位关系的输出信号。例如，DLL可用于产生输出信号，其具有的转换发生在一延迟处，该延迟与输入信号的转换相距等于输入信号的时钟周期的四分之一、一半或四分之三。输入信号通常包括时钟信号。
DLL包括用于通过延迟输入信号来生成输出信号的一个或多个可变延迟线电路。由一个或多个延迟线电路产生的延迟根据由相位检测电路产生的相位检测信号来控制。
发明内容
实施例涉及延迟锁相环电路。
在一个实施例中，一种可编程延迟线包括延迟级，其响应模拟控制信号且响应一个或多个数字控制信号。延迟级生成相对于输入信号延迟一延迟量的输出信号。延迟量根据模拟控制信号的值以及一个或多个数字控制信号的一个或多个值来确定。
在一个实施例中，一种用于控制延迟锁相环电路的方法包括：向延迟锁相环电路的可编程延迟线提供一个或多个数字信号，并且向可编程延迟线提供模拟信号。由可编程延迟线产生的延迟的第一部分对应于一个或多个数字信号的值。由可编程延迟线产生的延迟的第二部分对应于模拟信号的值。
附图说明
图1示出了根据一个实施例的通信链接。
图2示出了根据一个实施例的延迟锁相环(DLL)电路。
图3示出了根据一个实施例的DLL电路(诸如图2的DLL电路)的附加细节。
图4示出了根据一个实施例的可编程延迟线的延迟级。
图5是示出根据一个实施例的图4的延迟级的操作的曲线图。
图6包括表格1，其示出了根据一个实施例的用于包括三个延迟级(诸如图4的延迟级)的DLL的级控制值。
图7包括表格2，其示出了根据一个实施例的用于延迟级(诸如图4的延迟级)的级控制值。
图8包括表格3，其示出了根据另一实施例的用于包括三个延迟级(诸如图4的延迟级)的DLL的级控制值。
图9是示出根据另一实施例的图4的延迟级的操作的曲线图。
图10包括表格4，其示出了根据一个实施例的用于如图9所示被控制的图4的延迟级的级控制值。
图11示出了根据另一实施例的可编程延迟线的延迟级。
图12是示出根据一个实施例的图11的延迟级的操作的曲线图。
图13包括示出根据一个实施例的用于延迟级(诸如图11的延迟级)的级控制值的表格。
图14示出了根据一个实施例的用于操作延迟锁相环的处理。
图15示出了根据另一实施例的用于操作延迟锁相环的处理。
具体实施方式
在本公开中，数字值表示以一个或多个位表示的值，每一位都具有0或1的值。二进制信号表示包括n位b0、…、bn-1的信号，并且具有对应于的值，其中n大于或等于1。温度计编码信号(thermometer coded signal)表示具有n位b0、…、bn-1的信号，并且具有对应于的值，其中n大于或等于1。1位数字信号具有对应于0值的第一值以及对应于1值的第二值，并且对应于位的值。模拟信号具有多个值，通常为8个以上，分布在最小值和最大值之间，并且对于每个值使用不同的电压电平或电流电平来表示。
图1示出了根据一个实施例的通信链接100。该通信链接包括发射器102、通道104和接收器106。接收器包括模拟前端(AFE)108以及时钟数据恢复(CDR)电路110。在一个实施例中，CDR电路110包括在集成电路中。
发射器102接收输入数据DIN并发射时钟TxCLK。发射器102基于输入数据DIN生成符号，并且以通过发射时钟TxCLK确定的速率将符号发射到通道104中，每个符号都在等于发射时钟TxCLK的频率的倒数的单位间隔(UI)中被发射。
通道104将符号从发射器102传播至接收器106。随着符号被传播，通道104的特性引起符号的改变。具体地，通道104中的离散和反射可改变用于发射符号的部分能量的传播时间。
AFE 108接收来自通道104的能量，并且产生输出信号。例如，AFE 108可以包括被配置为隔离、阻抗匹配、均衡和放大从通道104接收的能量的电路。
CDR电路110接收来自AFE 108的AFE输出信号，确定来自AFE 108的输出信号的接收时钟RxCLK的频率和相位，并且使用接收时钟RxCLK从来自AFE 108的输出信号中恢复接收数据DOUT。然后，CDR电路110输出接收数据DOUT。在一个实施例中，CDR电路110附加地输出接收时钟RxCLK来用于其他电路。
在一个实施例中，CDR电路110包括延迟锁相环(DLL)电路1-112。DLL电路1-112根据AFE输出信号产生接收时钟RxCLK。具体地，DLL电路1-112通过在接收时钟RxCLK的相位和AFE输出信号的相位之间维持预定关系来产生接收时钟RxCLK。
在一个实施例中，CDR电路110具有几十MHz的带宽。在所示电路中，接收时钟RxCLK的抖动要求被释放，因为CDR电路110的相位环是数字积分器，因此平均出DLL电路1-112的输出中的高频噪声。通过包括DLL电路1-112的环路抑制了具有低于DLL电路1-112的带宽的频率的噪声。
在一个实施例中，CDR电路110在接收时钟RxCLK中容忍多达1皮秒的相位干扰。因此，数字DLL适合用于DLL电路1-112。
图2示出了根据一个实施例的延迟锁相环(DLL)电路2-112。在一个实施例中，DLL电路2-112包括在图1的DLL电路1-112中，但是实施例不限于此。
DLL电路2-112包括可编程延迟线电路(或可编程延迟线)2-202、相位检测器(PD)206、比较器108、控制逻辑2-210、数模转换器(DAC)2-212以及多工器(MUX)电路2-214。
可编程延迟线2-202接收输入时钟信号CK0和多个级控制信号SCTL。可编程延迟线2-202通过使输入时钟信号CLK0延迟与多个级控制信号SCTL的值相对应的量来产生延迟时钟信号CKOUT(这里，第n个延迟时钟CKn)。
PD 206确定与输入时钟信号CK0和延迟时钟信号CKOUT之间的相位差对应的相位差，并且输出相位差信号dθ。在一个实施例中，相位差信号dθ具有与确定的相位差成比例的电压值。
比较器208将相位差信号dθ与预定的参考值REF进行比较，以确定比较器输出信号。在一个实施例中，比较器输出信号在相位差信号dθ小于预定参考值REF时具有第一值(诸如高值)，否则具有第二值(诸如低值)。
控制逻辑2-210接收比较器输出信号，并且根据比较器输出信号的值和控制逻辑2-210的内部状态的值来确定多个多工器控制信号MXCTRL和DAC码信号。在实施例中，多工器控制信号MXCTRL包括温度计编码信号、二进制编码信号或二者。
在一个实施例中，控制逻辑2-210包括被配置为递增和递减(即，向上计数/向下计数)的一个或多个计数器。计数器的计数代表控制逻辑2-210的内部状态。
DAC 2-212接收DAC码信号，并且产生DAC输出信号。DAC输出信号具有与DAC码信号的值相对应的电压值。在一个实施例中，DAC输出信号是差分信号，其包括具有与DAC码信号的值相对应的加信号以及具有与第一电源电压VDD对应的值减去与DAC码信号的值相对应的值的减信号。
多工器电路2-214接收多工器控制信号MXCTRL、DAC输出信号、第一电源电压VDD和第二电源电压VSS。多工器电路2-214产生多个级控制信号SCTL。
对于多个级控制信号SCTL[x，y]中的每一个，多工器电路2-214根据多工器控制信号MXCTRL选择与DAC输出信号、第一电源电压VDD和第二电源电压VSS中的一个相对应的值。
当DAC输出信号是差分信号且多工器电路2-214针对级控制信号SCTL[x，y]选择DAC输出信号时，多工器电路2-214将DAC输出信号的加和减信号提供给级控制信号SCTL[x，y]的加和减信号。在一个实施例中，级控制信号SCTL[x，y]的加和减信号分别对应于p通道和n通道控制信号。
控制逻辑2-210控制多工器控制信号MXCTRL和DAC码信号，以相对于输入时钟信号CK0针对延迟时钟信号CKOUT控制由可编程延迟线2-202产生的延迟。控制逻辑2-210控制延迟以保持延迟时钟信号CKOUT与输入时钟信号CK0之间的预定相位差。
图3示出了根据一个实施例的DLL电路3-112的附加细节。DLL电路3-112适用于图2的DLL电路2-122。DLL电路3-112包括可编程延迟线3-202、控制逻辑3-210、DAC 3-212和多工器电路3-214。
在一个实施例中，控制逻辑3-210、DAC 3-212和多工器电路3-214分别对应于图2的控制逻辑2-210、DAC 2-212和多工器电路2-214。
在一个实施例中，控制逻辑3-210的内部状态包括活跃级指示符320、活跃级计数322、DAC码324等中的一个或多个。在一个实施例中，活跃级指示符322具有值X，其表示可编程延迟线3-202的第X个延迟级3-310-X，总驱动电流将根据比较器输出信号CMPout的值增加或减小。在一个实施例中，活跃级计数322对应于提供给由活跃级指示符320指示的第X个延迟级3-310-X的数字值。数字值控制第X个延迟级3-310-X的总输出电流的第一部分。在一个实施例中，DAC码324对应于提供给由活跃级指示符320指示的第X个延迟级3-310-X的一个或多个模拟值。一个或多个模拟值控制第X个延迟级3-310-X的总输出电流的第二部分。
在另一实施例中，控制逻辑3-210包括用于可编程延迟线3-202的多个延迟级3-310-1至3-310-n的每一个的相应级计数，并且活跃级计数322对应于由活跃级指示符320选择的级计数中的一个。
可编程延迟线3-202包括多个延迟级3-310-1、3-310-2、…、3-310-n。图3示出了包括三个延迟级3-310的可编程延迟线3-202，但是实施例不限于此，并且可编程延迟线3-202的实施例包括一个、两个、四个或更多延迟级3-310中的任一个。
每个延迟级3-310-i都通过根据级控制信号SCTL[i，1…2m]的值延迟第i-1个延迟时钟CK(i-1)来产生第i个延迟时钟CKi，i＝1、2、…、n。即，第一延迟级3-310-1通过与第一级控制信号SCTL[1，1…2m]的值相对应的间隔延迟输入时钟CK0(即，未延迟时钟)来产生第一延迟时钟CK1，第二延迟级3-310-2通过与第二级控制信号SCTL[2，1…2m]的值相对应的间隔延迟第一延迟时钟CK1来产生第二延迟时钟CK2，并且第n个延迟级3-310-n通过与第n级控制信号SCTL[n，1…2m]的值相对应的间隔延迟第n-1延迟时钟CKn-1来产生第n个延迟时钟CKn。
在一个实施例中，每个第i个延迟级3-310-i都包括并联连接的多个可使能反相器，每个可使能反相器都根据相应的一个或多个第i级控制信号SCTL[i，1…2m]的值而使能或禁用。在一个实施例中，控制信号SCTL[1…n，1…2m]被温度计编码。在另一实施例中，控制信号SCTL[1…n，1…2m]被混合温度计-二进制编码，即，SCTL[1…n，1…2m]包括具有温度计编码值的信号和具有二进制编码值的信号。
在一个实施例中，通过至少一个第i级控制信号SCTL[i，1…2m]的值来控制至少一个可使能反相器的驱动强度。
用于生成第i个延迟时钟CKi的延迟对应于被使能的可使能反相器的数量、至少一个可使能反相器的驱动强度或二者。
图4示出了根据一个实施例的可编程延迟线的第i个延迟级4-310。第i个延迟级4-310适合用于图3的延迟级3-310-1、3-310-2、…3-310-n中的任一个。
第i个延迟级4-310包括多个设备的串，每个串都对应于可使能反相器。第一串包括第一开关p沟道金属氧化物半导体场效应晶体管(pMOSFET)SP1、第一反相器pMOSFETIP1、第一反相器n沟道金属氧化物半导体场效应晶体管(nMOSFET)IN1和第一开关nMOSFETSN1。
第一开关pMOSFET SP1的源极耦合至第一电源电压VDD。第一开关pMOSFET SP1的栅极耦合至第一p沟道第i级控制信号SCTL[i，1]p。第一开关pMOSFET SP1的漏极耦合至第一反相器pMOSFET IP1的源极。第一反相器pMOSFET IP1的栅极耦合至第i-1个延迟时钟信号CK[i-1]，即，耦合至输入时钟信号。第一反相器pMOSFET IP1的漏极耦合至第i个延迟时钟信号CK[i]，即，耦合至输出时钟信号。
第一反相器nMOSFET IN1的漏极耦合至第i个延迟时钟信号CK[i]。第一反相器nMOSFET IN1的栅极耦合至第i-1个延迟时钟信号CK[i-1]。第一反相器nMOSFET IN1的源极耦合至第一开关nMOSFET SN1的漏极。第一开关nMOSFET SN1的栅极耦合至第一n沟道第i级控制信号SCTL[i，1]n。第一开关nMOSFET SN1的源极耦合至第二电源电压VSS。
第i个延迟级4-310的第二至第七串分别包括第二至第七开关pMOSFET SP2至SP7、第二至第七反相器pMOSFET IP2至IP7、第二至第七反相器nMOSFET IN2至IN7、以及第二至第七开关nMOSFET SN2至SN7。第二至第七串的MOSFET分别以与第一串的MOSFET相同的方式连接。
因此，第二至第七反相器pMOSFET IP2至IP7和第二至第七反相器nMOSFET IN2至IN7的栅极耦合至第i-1个延迟时钟信号CK[i-1]。第二至第七反相器pMOSFET IP2至IP7和第二至第七反相器nMOSFET IN2至IN7的漏极耦合至第i个延迟时钟信号CK[i]。
第二至第七开关pMOSFET SP2至SP7的栅极分别耦合至第二至第七p沟道第i级控制信号SCTL[i，2、…7]p。第二至第七开关nMOSFET SN2至SN7的栅极分别耦合至第二至第七n沟道第i级控制信号SCTL[i、2、…7]n。
在一个实施例中，p沟道第i级控制信号SCTL[i、1、…7]p分别互补于n沟道第i级控制信号SCTL[i、1、…7]n。即，当p沟道第i级控制信号SCTL[i，x]p具有高值时，对应的n沟道第i级控制信号SCTL[i，x]n具有低值，而当p沟道第i级控制信号SCTL[i，x]p具有低值时，对应的n沟道第i级控制信号SCTL[i，x]n具有高值。
图4示出了延迟级4-310包括7串，每一串都包括串联耦合的两个p沟道金属氧化物半导体场效应晶体管(pMOSFET)和两个n沟道金属氧化物半导体场效应晶体管(nMOSFET)，但是实施例不限于此，而是可以包括任何数量的串。
图4示出了包括pMOSFET和nMOSFET的延迟级4-310，但实施例不限于此，而是可以包括诸如n型或p型双极结晶体管(BJT)、n沟道或p沟道结型场效应晶体管(JFET)的其他器件或者具有三个或多个端子和跨导的其他器件。
在一个实施例中，使用温度计码来控制第i个延迟级4-310。开关pMOSFET SP1至SP7中的每一个都基本相同，反相器pMOSFET IP1至IP7中的每一个基本相同，开关nMOSFETSN1至SN7中的每一个基本相同，并且反相器nMOSFET IN1至IN7中的每一个基本相同。因此，当完全接通时，每个串都对第i个延迟时钟信号CK[i]贡献了基本相同的驱动电流。
因此，通过第i个延迟级4-310提供给第i个延迟时钟信号CK[i]的标准化总驱动电流等于X1+X2+X3+X4+X5+X6+X7，其中Xz对应于第z个p沟道第i级控制信号SCTL[i，z]p的值、第z个n沟道第i级控制信号SCTL[i，z]n或二者的值。通过提供给第i个延迟时钟信号CK[i]的总驱动电流和第i个延迟时钟信号CK[i]的电容负载来确定第i个延迟时钟信号CK[i]相对于第i-1个延迟时钟信号CK[i-1]的延迟。
在一个实施例中，通过对应第i级控制信号的模拟值来控制第i个延迟级4-310的串。例如，在一个实施例中，通过第一n沟道第i级控制信号SCTL[i，1]n和第一p沟道第i级控制信号SCTL[i，1]p的相应模拟值来控制由第一开关pMOSFET SP1、第一反相器pMOSFETIP1、第一开关nMOSFET SN1、第一反相器nMOSFET IN1组成的第一串。
在一个实施例中，第一n沟道第i级控制信号SCTL[i，1]n的模拟值互补于第一p沟道第i级控制信号SCTL[i，1]p的模拟值，即，第一n沟道第i级控制信号SCTL[i，1]n的模拟值在第一p沟道第i级控制信号SCTL[i，1]p的模拟值减小时增加，并且第一n沟道第i级控制信号SCTL[i，1]n的模拟值在第一p沟道第i级控制信号SCTL[i，1]p的模拟值增加时减小。
当通过模拟值控制第一串时，根据模拟值，通过第一串为第i个延迟时钟信号CK[i]贡献的驱动电流在0(当串被禁用时)和全开电流之间变化。因此，可以通过改变模拟值来实现第i个延迟时钟信号CK[i]的延迟相对于仅使用1位二进制信号所实现的精细控制。
图5是示出根据一个实施例的图4的第i个延迟级4-310的操作的曲线图。该曲线图的水平轴表示由第i个延迟级4-310产生的总驱动电流。利用在串被完全接通时等于由该串产生的驱动电流的值，标准化总驱动电流。
如图所示，为了产生0的驱动电流，所有n沟道第i级控制信号SCTL[i，1…7]n提供有低值，而所有p沟道第i级控制信号SCTL[i，1…7]p提供有高值。因此，第i个延迟级4-310中的所有串都断开，并且不产生驱动电流。应注意，零驱动电流对应于第i个延迟时钟信号CK[i]的无限延迟，即，不产生第i个延迟时钟信号CK[i]。
为了在第i个延迟级4-310没有完全接通时减小延迟，通过增加第一n沟道第i级控制信号SCTL[i，1]n的模拟值并减小第一p沟道第i级控制信号SCTL[i，1]p的模拟值来增加总驱动电流。因此，第i个延迟级4-310的第一串的驱动电流将增加，减小第i个延迟时钟信号CK[i]的延迟。
当第i个延迟级4-310的第一串完全接通(即，总驱动电流等于1)且期望总驱动电流的附加增加时，第二n沟道第i级控制信号SCTL[i，2]n可以提供有高值，第二p沟道第i级控制信号SCTL[i，2]p可以提供有低值，可以减小第一n沟道第i级控制信号SCTL[i，1]n的模拟值，并且可以增加第一p沟道第i级控制信号SCTL[i，1]p的模拟值。因此，第i个延迟级4-310的第二串将完全接通(提供一个单位的驱动电流)，并且第i个延迟级4-310的第一串将根据第一n沟道第i级控制信号SCTL[i，1]n和第一p沟道第i级控制信号SCTL[i，1]p的相应模拟值提供0和一个单位之间的驱动电流。
在一个实施例中，如图5所示，通过接通第i个延迟级4-310的附加串来得到总驱动电流的进一步增加。
图6和图7分别包括表格1和表格2，示出了根据一个实施例的用于包括每一个都根据图4实施例的延迟级3-310-1至3-310-n的DLL3-112的级控制值。在图6和图7所示示例中，DLL 3-112包括3级，但是实施例不限于此，而是可以具有任何数量的级。
延迟值V对应于由可编程延迟线3-302提供的总延迟量。在一个实施例中，延迟值V是单调的(即，V的较大值对应于增加量的延迟)，但是不与总的延迟量具有线性关系。
图6和图7所示的级控制值对应于用于控制延迟的处理，其中，第一级被控制为提供第一级的全范围延迟，而剩余级提供相应的最小量的延迟。在一个实施例中，当第一级提供第一级的最大延迟量时，最大延迟小于通过禁用所有串提供的延迟，第二级被控制为根据需要提供附加延迟。在一个实施例中，当第二级提供第二级的最大延迟量时，第三级被控制为提供附加延迟，以此类推。
例如，如图6所示，为了提供最小延迟(V＝0)，控制逻辑3-210通过使用多工器电路3-214向所有p沟道级控制信号SCTL[1…n，1…m]p提供对应于VSS的值(在表格中由0表示)以及向所有n沟道级控制信号SCTL[1…n，1…m]n提供对应于VDD的值(由1表示)来完全接通所有级中的所有串。
为了提供0和7之间的延迟，如图6和图7所示，控制逻辑3-210控制p沟道第一级控制信号SCTL[1,1…m]p和n沟道第一级控制信号SCTL[1,1…m]n，以减小第一延迟级3-310-1的总驱动电流，由此增加由第一延迟级3-310-1提供的延迟。
由第一延迟级3-310-1提供的最大延迟对应于由第一延迟级3-310-1提供的最小(非零)驱动电流。在图5和图6所示实施例中，由第一延迟级3-310-1提供的最小驱动电流对应于通过使第一延迟级3-310-1的一个串完全接通且第一延迟级3-310-1的其他串完全断开而提供的驱动电流。
在另一实施例中，由第一延迟级3-310-1提供的最小驱动电流对应于通过使第一延迟级3-310-1的一个串提供与DAC 3-212(其从这一串产生非零驱动电流)的输出的最小值相对应的电流且第一延迟级3-310-1的其他串完全断开而提供的驱动电流。
在图6和图7所示的实施例中，当第一延迟级3-310-1提供第一级的最大延迟(在该实施例中是6的延迟值，第一延迟级3-310-1的6个串断开且一个串完全接通)时，控制逻辑3-210控制第二延迟级3-310-2以提供附加延迟。当第一和第二延迟级3-310-1和3-310-2提供它们相应的最大延迟时，产生12的延迟值，控制逻辑3-210控制第三延迟级3-310-3以提供附加延迟。
图8包括表格3，其示出了根据一个实施例的用于包括根据图4实施例的延迟级3-310-1至3-310-n的DLL 3-112的级控制值。在图8所示示例中，DLL 3-112包括3级，但是实施例不限于此，而是可以具有任何数量的级。
延迟值V对应于由可编程延迟线3-202提供的总延迟量。在一个实施例中，延迟值V是单调的(即，V的较大值对应于增加量的延迟)，但是不与总延迟量具有线性关系。
在图8所示实施例中，控制逻辑3-210通过首先控制级控制信号以减小第一延迟级3-310-1中的第一串的驱动电流来增加由可编程延迟线3-202提供的总延迟。
当第一延迟级3-310-1中的第一串的驱动电流减小到零(即，第一延迟级中的第一串断开)且将要增加总延迟时，在一个实施例中，控制逻辑3-210通过控制级控制信号以减小第二延迟级3-310-2中的第一串的驱动电流来增加总延迟。
因此，当第i-1个延迟级3-310-(i-1)中的第一串的驱动电流减小到零且将要增加总延迟时，在一个实施例中，控制逻辑3-210通过控制级控制信号以减小第i个延迟级3-310-i中的第一串的驱动电流来增加总延迟，其中i≤n。
当第n个延迟级3-310-n中的第一串的驱动电流减小到零且将要增加总延迟时，在一个实施例中，控制逻辑3-210通过控制级控制信号以减小第一延迟级3-310-1中的第二串的驱动电流来增加总延迟，然后如上文针对第一串所描述的针对第二延迟级3-310-2的第二串，以此类推针对相应的延迟级3-310的第三、第四、第五、第六和第七串中的每一个，直到提供了所有延迟级3-310的相应最大延迟为止。
因此，图8示出了对于0和1之间的延迟值V，控制逻辑3-210控制由第一延迟级3-310-1的第一串提供的驱动电流。对于1和2之间的延迟值V，控制逻辑3-210断开第一延迟级3-310-1的第一串并且控制由第二延迟级3-310-2的第一串提供的驱动电流。对于2和3之间的延迟值V，控制逻辑3-210断开第一和第二延迟级3-310-1和3-310-2的相应第一串，并且控制由第三延迟级3-310-3的第一串提供的驱动电流。
对于3和4之间的延迟值V，控制逻辑3-210断开第一、第二和第三延迟级3-310-1、3-310-2和3-310-3的相应第一串，并且控制由第一延迟级3-310-1的第二串提供的驱动电流。对于4和5之间的延迟值V，控制逻辑3-210断开第一、第二和第三延迟级3-310-1、3-310-2和3-310-3的相应第一串，断开第一延迟级3-310-1的第二串，并且控制由第二延迟级3-310-2的第二串提供的驱动电流。如图8所示，通过继续上述处理提供大延迟值V。
图9是示出根据另一实施例的图4的第i个延迟级4-310的操作的曲线图。该曲线图的水平轴指示由第i个延迟级4-310产生的总驱动电流。利用在完全接通一个串时等于由该串产生的驱动电流的值，标准化总驱动电流。
与图5所示操作的实施例(由ADC产生的模拟信号仅被导向第一串(经由信号SCTL[i，1]n和SCTL[i，1]p))相比，在图9所示操作的实施例中，由ADC产生的模拟信号被首先引导至第一串(经由信号SCTL[i，1]n和SCTL[i，1]p)直到第一串完全接通，然后引导至第二串(经由信号SCTL[i，2]n和SCTL[i，2]p)直到第二串完全接通，如此类推。结果，当模拟信号返回到它们的初始(串断开)状态且新串接通时，图9所示操作的实施例可以避免在图5所示操作的实施例中发生的总驱动电流中的瞬变或非单调。
如图所示，为了产生零的驱动电流，所有n沟道第i级控制信号SCTL[i，1…7]n被提供有低值且所有p沟道第i级控制信号SCTL[i，1…7]p被提供有高值。因此，第i个延迟级4-310中的所有串都断开，并且不产生驱动电流。应注意，零驱动电流对应于第i个延迟时钟信号CK[i]的无限延迟，即，将不产生第i个延迟时钟信号CK[i]。
为了在第i个延迟级4-310没有完全接通时减小延迟，通过增加第一n沟道第i级控制信号SCTL[i，1]n的模拟值且减小第一p沟道第i级控制信号SCTL[i，1]p的模拟值来增加总驱动电流。因此，第i个延迟级4-310的第一串的驱动电流将增加，减小第i个延迟时钟信号CK[i]的延迟。
当第i个延迟级4-310的第一串完全接通(即，总驱动电流等于1)且期望总驱动电流的附加增加时，第一n沟道第i级控制信号SCTL[i，1]n被设置为高值(诸如VDD)且第一p沟道第i级控制信号SCTL[i，1]p被设置为低值(诸如VSS)，以保持第i个延迟级4-310的第一串处于完全接通状态。第二n沟道第i级控制信号SCTL[i，2]n的模拟值增加且第二p沟道第i级控制信号SCTL[i，2]p的模拟值减小，增加第i个延迟级4-310的第二串提供的驱动电流。
在一个实施例中，如图9所示，以与上述相同的方式，使用附加串来得到总驱动电流的进一步增加。
图10包括表格4，其示出了根据一个实施例的用于如图9所示控制的第i个延迟级4-310的级控制值。在一个实施例中，图10所示的值被图6所示的值所使用来代替使用图7的值，从而控制多级可编程延迟线，诸如图3的可编程延迟线3-112。
延迟值V对应于由第i个延迟级4-310提供的总延迟量。在一个实施例中，延迟值V是单调的(即，V的较大值对应于增加量的延迟)，但是不与总延迟量具有线性关系。
例如，如图10所示，为了提供最小延迟(V＝0)，控制逻辑3-210通过使用多工器电路3-214向所有p沟道第i级控制信号SCTL[i，7…1]p提供与第二电源电压VSS相对应的值(在表格中由0表示)且向所有n沟道第i级控制信号SCTL[i，7…1]n提供与第一电源电压VDD相对应的值(由1表示)来完全接通第i个延迟级4-310的所有串。
为了提供0和1之间的延迟，控制逻辑3-210分别向第一p沟道第i级控制信号SCTL[i，1]p和第一n沟道第i级控制信号SCTL[i，1]n提供模拟值X和Y，以减小第i个延迟级4-310的总驱动电流，由此增加由第i个延迟级4-310提供的延迟。模拟值X和Y都在第一电源电压VDD和第二电源电压VSS之间。
为了提供1和2之间的延迟，控制逻辑3-210通过将第一n和p沟道第i级控制信号SCTL[i，1]n和SCTL[i，1]p分别设置为第二电源电压VSS和第一电源电压VDD来断开第i个延迟级4-310的第一串，并且分别向第二p沟道第i级控制信号SCTL[i，2]p和第二n沟道第i级控制信号SCTL[i，2]n提供模拟值X和Y来减小第i个延迟级4-310的总驱动电流，由此增加由第i个延迟级4-310提供的延迟。模拟值X和Y分别在第一电源电压VDD和第二电源电压VSS之间。
如图10所示，通过以类似方式继续来提供附加延迟。
图11示出了根据另一实施例的第i个延迟级11-310。第i个延迟级11-310适合用于图3的延迟级3-310-1、3-310-2…3-310-n中的任一个的实施例。
第i个延迟级11-310包括多个串，每个串都对应于一个可使能反相器。第一串包括第一开关p沟道金属氧化物半导体场效应晶体管(pMOSFET)SP1、第一反相器pMOSFET IP1、第一反相器n沟道金属氧化物半导体场效应晶体管(nMOSFET)IN1和第一开关nMOSFET SN1。
第一开关pMOSFET SP1的源极耦合至第一电源电压VDD。第一开关pMOSFET SP1的栅极耦合至第一p沟道第i级控制信号SCTL[i，1]p。第一开关pMOSFET SP1的漏极耦合至第一反相器pMOSFET IP1的源极。第一反相器pMOSFET IP1的栅极耦合至第i-1个延迟时钟信号CK[i-1]，即，输入时钟信号。第一反相器pMOSFET IP1的漏极耦合至第i个延迟时钟信号CK[i]，即输出时钟信号。
第一反相器nMOSFET IN1的漏极耦合至第i个延迟时钟信号CK[i]。第一反相器nMOSFET IN1的栅极耦合至第i-1个延迟时钟信号CK[i-1]。第一反相器nMOSFET IN1的源极耦合至第一开关nMOSFET SN1的漏极。第一开关nMOSFET SN1的栅极耦合至第一n沟道第i级控制信号SCTl[i，1]n。第一开关nMOSFET SN1的源极耦合至第二电源电压VSS。
第i个延迟级11-310的第二至第四串分别包括第二至第四开关pMOSFET SP2至SP4、第二至第四反相器pMOSFET IP2至IP4、第二至第四反相器nMOSFET IN2至IN4、以及第二至第四开关nMOSFET SN2至SN4。第二至第四串的MOSFET分别以与第一串的MOSFET相同的方式连接。
第二至第四反相器pMOSFET IP2至IP4和第二至第四反相器nMOSFET IN2至IN4的栅极耦合至第i-1个延迟时钟信号CK[i-1]。第二至第四反相器pMOSFET IP2至IP4和第二至第四反相器nMOSFET IN2至IN4的漏极耦合至第i个延迟时钟信号CK[i]。
第二至第四开关pMOSFET SP2至SP4的栅极分别耦合至第二至第四p沟道第i级控制信号SCTL[i，2、…4]p。第二至第四开关nMOSFET SN2至SN4的栅极分别耦合至第二至第四n沟道第i级控制信号SCTL[i、2、…4]n。
第i个延迟级11-310的第五串包括第五开关pMOSFET 4xSP5、第五反相器pMOSFET4xIP5、第五反相器nMOSFET 4xIN5和第五开关nMOSFET 4xSN5。以与第一串的MOSFET相同的方式，将第五串的MOSFET耦合到一起。
第五反相器pMOSFET 4xIP5和第五反相器nMOSFET 4xIN5的栅极耦合至第i-1个延迟时钟信号CK[i-1]。第五反相器pMOSFET 4xIP5和第五反相器nMOSFET 4xIN5的漏极耦合至第i个延迟时钟信号CK[i]。
第五开关pMOSFET 4xSP5的栅极耦合至第五p沟道第i级控制信号SCTL[i，5]p。第五开关nMOSFET 4xSN5的栅极耦合至第五n沟道第i级控制信号SCTL[i，5]n。
第i个延迟级11-310的第六串包括第六开关pMOSFET 8xSP6、第六反相器pMOSFET8xIP6、第六反相器nMOSFET 8xIN6和第六开关nMOSFET 8xSN6。以与第一串的MOSFET相同的方式，将第六串的MOSFET耦合到一起。
第六反相器pMOSFET 4xIP5和第六反相器nMOSFET 8xIN6的栅极耦合至第i-1个延迟时钟信号CK[i-1]。第六反相器pMOSFET 8xIP6和第六反相器nMOSFET 4xIN5的漏极耦合至第i个延迟时钟信号CK[i]。
第六开关pMOSFET 8xSP6的栅极耦合至第六p沟道第i级控制信号SCTL[i，6]p。第六开关nMOSFET 8xSN6的栅极耦合至第六n沟道第i级控制信号SCTL[i，6]n。
在一个实施例中，p沟道第i级控制信号SCTL[i，1…6]p分别互补于n沟道第i级控制信号SCTL[i，1…6]n。即，当p沟道第i级控制信号SCTL[i，x]p具有高值时，对应的n沟道第i级控制信号SCTL[i，x]n具有低值，而当p沟道第i级控制信号SCTL[i，x]p具有低值时，对应的n沟道第i级控制信号SCTL[i，x]n具有高值。
从图11可以看出，延迟级11-310被示为包括6串，每一串都包括均串联耦合的两个pMOSFET和两个nMOSFET，但实施例不限于此，而是可以包括任何数量的串。
此外，如图11示出了延迟级11-310包括pMOSFET和nMOSFET，但实施例不限于此，而是可以包括诸如n型或p型双极结晶体管(BJT)、n沟道或p沟道结型场效应晶体管(JFET)的其他器件或者具有三个或多个端子和跨导的其他器件。
在一个实施例中，使用混合温度计码来控制第i个延迟级11-310，即，包括多个温度计编码值和多个二进制编码值的码。在一个实施例中，第一至第四p沟道第i级控制信号SCTL[i，1…4]p使用温度计码来编码，其中，每个信号都具有1的权重，第五p沟道第i级控制信号SCTL[i，5]p具有4的权重值，以及第六p沟道第i级控制信号SCTL[i，5]p具有8的权重值。第一至第六n沟道第i级控制信号SCTL[i，1…6]n是互补信号，并且具有与相应的第一至第六p沟道第i级控制信号SCTL[i，1…6]p相同的权重。
因此，开关pMOSFET SP1至SP4中的每一个都基本相同，反相器pMOSFET IP1至IP4中的每一个基本相同，开关nMOSFET SN1至SN4中的每一个基本相同，并且反相器nMOSFETIN1至IN4中的每一个基本相同。因此，当完全接通时，第一至第四串中的每个串都对第i个延迟时钟信号CK[i]贡献了基本相同的驱动电流(具有标准化值1)。
第五串的第五开关pMOSFET 4xSP5、第五反相器pMOSFET 4xIP5、第五反相器nMOSFET 4xIN5和第五开关nMOSFET 4xSN5均具有四倍于第一串中的对应MOSFET的驱动强度。因此，第五串在完全接通时向第i个延迟时钟信号CK[i]贡献四倍于第一串的驱动电流(即，具有标准化值4的驱动电流)，并且与接通第一串相比，在接通时使延迟减小较大量。
在一个实施例中，第五串的MOSFET具有的栅极宽度是第一串中的对应MOSFET的栅极长度的四倍。在一个实施例中，第五串中的每个MOSFET都由并联耦合的四个MOSFET组成，每一个都与第一串的对应MOSFET基本相同。
第六串的第六开关pMOSFET 8xSP6、第六反相器pMOSFET 8xIP6、第六反相器nMOSFET 8xIN6和第六开关nMOSFET 8xSN6均具有四倍于第一串中的对应MOSFET的驱动强度。因此，第五串在完全接通时向第i个延迟时钟信号CK[i]贡献八倍于第一串的驱动电流(即，具有标准化值8的驱动电流)，并且与接通第一串或第五串相比，在接通时使延迟减小较大量。
在一个实施例中，第六串的MOSFET具有的栅极宽度是第一串中的对应MOSFET的栅极宽度的八倍。在一个实施例中，第六串中的每个MOSFET都由并联耦合的八个MOSFET组成，每一个都与第一串的对应MOSFET基本相同。
因此，通过第i个延迟级11-310提供给第i个延迟时钟信号CK[i]的标准化总驱动电流等于X1+X2+X3+X4+4×X5+8×X6，其中Xz对应于第z个p沟道第i级控制信号SCTL[i，z]p的值、第z个n沟道第i级控制信号SCTL[i，z]n的值或二者的值。通过提供给第i个延迟时钟信号CK[i]的电容负载的总驱动电流来确定第i个延迟时钟信号CK[i]相对于第i-1个延迟时钟信号CK[i-1]的延迟。
图11示出了具有四对温度计编码控制信号(第一至第四p和n沟道第i级控制信号SCTL[i，1…4]p和SCTL[i，1…4]n)和两对二进制编码控制信号(第五和第六p和n沟道第i级控制信号SCTL[i，5，6]p和SCTL[i，5，6]n)的实施例，但是实施例不限于此，而是可以具有任何数量的温度计和二进制编码控制信号对。
在一个实施例中，通过模拟值来控制第i个延迟级11-310的串。例如，在一个实施例中，通过第一n沟道第i级控制信号SCTL[i，1]n和第一p沟道第i级控制信号SCTL[i，1]p的相应模拟值来控制第i个延迟级11-310的第一串(由第一开关pMOSFET SP1、第一反相器pMOSFET IP1、第一开关nMOSFET SN1、第一反相器nMOSFET IN1组成)。
在一个实施例中，第一n沟道第i级控制信号SCTL[i，1]n的值互补于第一p沟道第i级控制信号SCTL[i，1]p的值，即，第一n沟道第i级控制信号SCTL[i，1]n的模拟值在第一p沟道第i级控制信号SCTL[i，1]p的模拟值减小时增加，并且第一n沟道第i级控制信号SCTL[i，1]n的模拟值在第一p沟道第i级控制信号SCTL[i，7]p的模拟值增加时减小。
当通过模拟值控制第一串时，根据模拟值，通过第一串为第i个延迟时钟信号CK[i]贡献的驱动电流在0(当串被禁用时)和全开电流之间变化。因此，在一个实施例中，可以通过改变模拟值来实现第i个延迟时钟信号CK[i]的延迟相比于仅使用1位数字信号的更精细控制。
图12是示出根据一个实施例的图11的第i个延迟级11-310的操作的曲线图。曲线图的水平轴指示由第i个延迟级11-310产生的总驱动电流。利用在完全接通第一串时等于由第一串产生的驱动电流的值，标准化总驱动电流。
如曲线图所示，为了产生零的驱动电流，所有n沟道第i级控制信号SCTL[i，1…6]n被提供有低值且所有p沟道第i级控制信号SCTL[i，1…7]p被提供有高值。因此，第i个延迟级11-310中的所有串都断开，并且不产生驱动电流。应注意，零驱动电流对应于第i个延迟时钟信号CK[i]的无限延迟，即，将不产生第i个延迟时钟信号CK[i]。
为了在第i个延迟级11-310的第一串没有完全接通时减小延迟，通过增加第一n沟道第i级控制信号SCTL[i，1]n的模拟值且减小第一p沟道第i级控制信号SCTL[i，1]p的模拟值来增加总驱动电流。因此，第i个延迟级11-310的第一串的驱动电流将增加，减小第i个延迟时钟信号CK[i]的延迟。
当第i个延迟级11-310的第一串完全接通(即，总驱动电流等于1)且期望总驱动电流的附加增加时，第二n沟道第i级控制信号SCTL[i，2]n被提供有高值，第二p沟道第i级控制信号SCTL[i，2]p提供有低值，第一n沟道第i级控制信号SCTL[i，1]n的模拟值减小且第一p沟道第i级控制信号SCTL[i，1]p的模拟值增加。因此，第i个延迟级11-310的第二串将完全接通(提供一个单位的驱动电流)，并且第i个延迟级11-310的第一串将根据第一n沟道第i级控制信号SCTL[i，1]n和第一p沟道第i级控制信号SCTL[i，1]p的相应模拟值提供0和一个单位之间的驱动电流。
如图12所示，当将产生小于4的总驱动电流时，通过接通第i个延迟级11-310的第二、第三和第四串中的一个或多个来得到总驱动电流的进一步增加。
当将要提供大于或等于4且小于8的总驱动电流时，第五n沟道第i级控制线SCTL[i，5]n设置有高值且第五p沟道第i级控制信号SCTL[i，5]p设置有低值，因此第i个延迟级11-310的第五串完全接通，从而向总驱动电流贡献具有四(4)的标准化值的驱动电流。以与总驱动电流小于4时相同的方式，第一至第四n和p沟道第i级控制信号SCTL[i，1…4]n和SCTL[i，1…4]p被控制为提供附加的总驱动电流。
当将提供大于或等于8的总驱动电流时，第六n沟道第i级控制线SCTL[i，6]n设置有高值且第六p沟道第i级控制信号SCTL[i，6]p设置有低值，因此第i个延迟级11-310的第六串完全接通，从而向总驱动电流贡献具有八(8)的标准化值的驱动电流。以与总驱动电流小于8时相同的方式，第一至第五n和p沟道第i级控制信号SCTL[i，1…5]n和SCTL[i，1…5]p被控制为提供附加的总驱动电流。
图13包括表格5，其示出了根据一个实施例的如图12所示控制的用于第i个延迟级11-310的级控制值。在一个实施例中，图13所示的值被图6所示的值所使用来代替使用图7的值，从而当可编程延迟线的一个或多个延迟级包括第i个延迟级11-310时控制多级可编程延迟线，诸如图3的可编程延迟线3-112。
延迟值V对应于由第i个延迟级11-310提供的总延迟量。在一个实施例中，延迟值V是单调的(即，V的较大值对应于增加量的延迟)，但是不与总延迟量具有线性关系。
例如，如图13所示，为了提供最小延迟(V＝0)，控制逻辑3-210通过使用多工器电路3-214向所有p沟道第i级控制信号SCTL[i，6…1]p提供与第二电源电压VSS相对应的值(在表格中由0表示)且向所有n沟道第i级控制信号SCTL[i，6…1]n提供与第一电源电压VDD相对应的值(由1表示)来完全接通第i个延迟级4-310的所有串。
为了提供0和1之间的延迟，控制逻辑3-210分别向第一p沟道第i级控制信号SCTL[i，1]p和第一n沟道第i级控制信号SCTL[i，1]n提供模拟值X和Y，以减小第i个延迟级4-310的总驱动电流，由此增加由第i个延迟级4-310提供的延迟。模拟值X和Y都在第一电源电压VDD和第二电源电压VSS之间。
为了提供4和5之间的延迟，控制逻辑3-210通过将第五n和p沟道第i级控制信号SCTL[i，5]n和SCTL[i，5]p分别设置为第二电源电压VSS和第一电源电压VDD来断开第i个延迟级4-310的第五串，分别向第一p沟道第i级控制信号SCTL[i，1]p和第一n沟道第i级控制信号SCTL[i，1]n提供模拟值X和Y，并且使得所有其他串接通，从而减小第i个延迟级4-310的总驱动电流，由此增加由第i个延迟级4-310提供的延迟。模拟值X和Y分别在第一电源电压VDD和第二电源电压VSS之间。
如图13所示，通过以类似方式来提供其他值的延迟。
图14示出了根据一个实施例的用于操作延迟锁相环(DLL)的处理1400。
在S1402中，处理1400使用相位检测器电路检测DLL的输入时钟和输出时钟之间的相位差(PD)。
在S1404中，处理1400将检测的相位差与阈值进行比较。当相位差大于阈值时，处理1400前进到S1406。否则，在S1404处，处理1400前进到S1420。
在S1406中，处理1400确定DAC码是否具有等于预定最小DAC(MinDAC)值的值。在一个实施例中，DAC码对应于提供给DLL的数模转换器(DAC)电路的值。当DAC码等于MinDAC值时，处理1400前进到S1410。否则，在S1406处，处理1400前进到S1408。
在S1408中，处理1400使DAC码增加预定值(例如，1)。然后，处理前进到S1436。
在S1410中，处理1400将DAC码设置为预定最大DAC(MaxDAC)值。
在S1412中，处理1400确定活跃级计数是否具有等于预定最小级(StageMin)值的值。在一个实施例中，活跃级计数对应于提供给DLL的可编程延迟线的延迟级的控制值。
在一个实施例中，StageMin为零。在一个实施例中，StageMin值对应于可编程延迟线的延迟级能够产生(producing)的最小非零总驱动电流。
当活跃级计数等于StageMin值时，处理1400前进到S1414。否则，在S1412中，处理1400前进到S1418。
在S1414中，处理1400设置活跃级指示符以指示可编程延迟线的前一延迟级，前一延迟级是紧挨在由活跃级指示符指示的当前延迟级前面的延迟级(即，提供信号给由活跃级指示符指示的延迟级)。
在S1416中，处理1400将活跃级计数设置为预定最大级StageMax值。在一个实施例中，StageMax值对应于可编程延迟线的延迟级能够产生的最大总驱动电流。然后，处理1400前进到S1436。
在S1418中，处理1400将活跃级计数减小预定值(诸如1)。然后，处理1400前进到S1436。
在S1420中，处理1400确定DAC码是否具有等于MaxDAC值的值。当DAC码等于MaxDAC值时，处理1400前进到S1424。否则，在S1420处，处理1400前进到S1422。
在S1422中，处理1400将DAC码增加预定值(例如，1)。然后，处理1400前进到S1436。
在S1424中，处理1400将DAC码设置为MinDAC值。
在S1426中，处理1400确定活跃级计数是否具有等于StageMax值的值。当活跃级计数等于StageMax值时，处理1400前进到S1428。否则，在S1426中，处理1400前进到S1432。
在S1428中，处理1400将活跃级指示符设置为可编程延迟线的下一延迟级，下一延迟级是紧挨在由活跃级指示符指示的当前延迟级之后的延迟级(即，接收来自由活跃级指示符指示的延迟级的信号)。
在S1430中，处理1400将活跃级计数设置为StageMin值。然后，处理1400前进到S1436。
在S1432中，处理1400将活跃级计数增加预定值(诸如1)。然后，处理1400前进到S1436。
在S1436中，处理1400使用DAC电路将DAC码转换为一个或多个模拟值，并且向可编程延迟线的延迟级的第一串提供模拟值，延迟级由活跃级指示符来指示。在一个实施例中，模拟值包括差分模拟信号对的互补值。
在S1438中，处理1400将活跃级计数编码为多个控制信号，并且向由活跃级指示符指示的延迟级的一个或多个串提供控制信号，其中，在一个或多个串中不包括第一串。在一个实施例中，处理1400使用二进制编码、温度计编码或它们的组合来编码活跃级计数。在一个实施例中，处理1400将活跃级计数编码为多个互补信号。
图15示出了根据另一实施例的用于操作延迟锁相环(DLL)的处理1500。
在S1502中，处理1500使用相位检测器电路检测DLL的输入时钟和输出时钟之间的相位差(PD)。
在S1504中，处理1500将检测的相位差与阈值进行比较。当相位差大于阈值时，处理1500前进到S1506。否则，在S1504处，处理1500前进到S1520。
在S1506中，处理1500确定DAC码是否具有等于预定最小DAC(MinDAC)值的值。在一个实施例中，DAC码对应于提供给DLL的数模转换器(DAC)电路的值。当DAC码等于MinDAC值时，处理1500前进到S1510。否则，在S1506处，处理1500前进到S1508。
在S1508中，处理1500将DAC码减小预定值(例如，1)。然后，处理1500前进到S1536。
在S1510中，处理1500将DAC码设置为预定最大DAC值(MaxDAC)值。
在S1512中，处理1500确定活跃级指示符是否指示可编程延迟线的第一延迟级。在一个实施例中，第一延迟级是接收输入时钟的延迟级。当活跃级指示符指示第一延迟级时，处理1500前进到S1516。否则，在S1506中，处理1500前进到S1514。
在S1514中，处理1500设置活跃级指示符以指示可编程延迟线的先前延迟级，前一延迟级是紧挨在由活跃级指示符指示的当前延迟级之前的延迟级(即，向由活跃级指示符指示的延迟级提供信号)。然后，处理1500前进到S1536。
在S1516中，处理1500设置活跃级指示符，以指示可编程延迟线的最后一个(last)延迟级。在一个实施例中，最后一个延迟级是产生输出时钟的延迟级。
在S1518中，处理1500将活跃级计数减小预定值(诸如1)。然后，处理1500前进到S1536。
在S1520中，处理1500确定DAC码是否具有等于MaxDAC值的值。当DAC码等于MaxDAC值时，处理1500前进到S1524。否则，在S1520处，处理1500前进到S1522。
在S1522中，处理1500将DAC码增加预定值(例如，1)。然后，处理1500前进到S1536。
在S1524中，处理1500将DAC码设置为MinDAC值。
在S1526中，处理1500确定活跃级指示符是否指示可编程延迟线的最后一个延迟级。当活跃级指示符指示最后一个延迟级时，处理1500前进到S1530。否则，在S1526处，处理1500前进到S1528。
在S1528中，处理1500设置活跃级指示符以指示可编程延迟线的下一延迟级，下一延迟级是紧挨在由活跃级指示符指示的当前延迟级之后的延迟级(即，接收来自由活跃级指示符指示的延迟级的信号)。
在S1530中，处理1500设置活跃级指示符以指示可编程延迟线的第一延迟级。然后，处理1500前进到S1536。
在S1532中，处理1500将活跃级计数增加预定值(诸如1)。然后，处理1500前进到S1536。
在S1536中，处理1500将DAC码转换为一个或多个模拟值，并且向可编程延迟线的延迟级的第一串提供模拟值，该延迟级由活跃级指示符指示。在一个实施例中，模拟值包括差分模拟信号对的互补值。
在S1538中，处理1500将活跃级计数编码为多个控制信号，并且将控制信号提供给由活跃级指示符指示的延迟级的一个或多个串，其中一个或多个串不包括第一串。在一个实施例中，处理1500使用二进制编码、温度计编码或它们的组合来编码活跃级计数。在一个实施例中，处理1500将活跃级计数编码为多个互补信号。
实施例可以解决一些模拟DLL设计中存在的有限调谐范围的问题。实施例提供了低功率且具有低抖动的DLL。实施例包括具有低时钟占空比变化的DLL。实施例包括具有大延迟范围的DLL。
在实施例中，DLL功率电源是固定的。在一个实施例中，不需要电平移位器，因此不产生与电平移位器相关联的问题。
在一个实施例中，根据速度规则、延迟规则或二者来选择可编程延迟线的延迟抽头。
本公开的其他方面涉及以下情况中的一种或多种。
在一个实施例中，一种可编程延迟线包括：延迟级，响应模拟控制信号且响应一个或多个数字控制信号。延迟级生成输出信号，输出信号相对于输入信号延迟一延迟量。延迟量对应于模拟控制信号的值并且对应于一个或多个数字控制信号的一个或多个值。
在一个实施例中，延迟量的与模拟控制信号的值的改变相对应的改变小于延迟量的可由一个或多个数字控制信号的值的改变产生的最小改变。
在一个实施例中，可编程延迟线包括多个延迟级。由可编程延迟线产生的延迟对应于多个延迟级的延迟量的总和。
在一个实施例中，延迟量对应于延迟级的总驱动电流的倒数。模拟控制信号和一个或多个数字控制信号控制延迟级的总驱动电流。
在一个实施例中，延迟级包括多个可使能反相器。一个或多个数字控制信号中的每个数字控制信号均控制相应的可使能反相器是接通还是断开。模拟控制信号控制相应的可使能反相器的驱动强度。
在一个实施例中，延迟级包括第一可使能反相器和第二可使能反相器。由第二可使能反相器提供的总驱动电流的一部分的最大值具有与由第一可使能反相器提供的总驱动电流的一部分的最大值基本相同的值。
在一个实施例中，延迟级还包括第三可使能反相器。由第三可使能反相器提供的总驱动电流的一部分的最大值所具有的值基本等于二的幂乘以由第一可使能反相器提供的总驱动电流的一部分的最大值，二的幂大于1。
在一个实施例中，可编程延迟线还包括：相位检测器电路，确定输入信号和输出时钟之间的相位差；比较器电路，根据相位检测器电路的输出信号的值和预定参考值产生输出；控制逻辑电路，根据比较器电路的输出产生数模转换器(DAC)码信号和多个多工器控制信号；DAC电路，根据DAC码信号产生一个或多个DAC输出信号；以及多工器电路，根据多个多工器控制信号的值和一个或多个DAC输出信号的值产生模拟控制信号和一个或多个数字控制信号。
在一个实施例中，控制逻辑电路进一步在比较器电路的输出具有第一值时增加DAC码信号的值，以及在比较器电路的输出具有第二值时减小DAC码信号的值，第二值不同于第一值。
在一个实施例中，控制逻辑电路进一步被配置为：当比较器电路的输出具有第一值且DAC码信号的值等于预定最大DAC值时，增加多个多工器控制信号的多工器控制信号的值并将DAC码信号的值设置为预定最小DAC值，以及当比较器电路的输出具有第二值且DAC码信号的值等于预定最小DAC值时，减小多个多工器控制信号的多工器控制信号的值并将DAC码信号的值设置为预定最大DAC值。
在一个实施例中，延迟级是第一延迟级，并且控制逻辑电路进一步被配置为：当比较器电路的输出具有第一值且对应于第一延迟级的控制信号具有预定最大级值时，控制多工器电路以向可编程延迟线的第二延迟级提供一个或多个DAC输出信号，以及当比较器电路的输出具有第二值且对应于可编程延迟线的第一延迟级的控制信号具有预定最小级值时，控制多工器电路以向可编程延迟线的第三延迟级提供一个或多个DAC输出信号。第三延迟级接收第一延迟级的输出，并且第一延迟级接收第二延迟级的输出。
在一个实施例中，一种用于控制延迟锁相环电路的方法包括：向延迟锁相环电路的可编程延迟线提供一个或多个数字信号；以及向可编程延迟线提供模拟信号。由可编程延迟线产生的延迟的第一部分对应于一个或多个数字信号的值。由可编程延迟线产生的延迟的第二部分对应于模拟信号的值。
在一个实施例中，该方法还包括：增加模拟信号的值，以增加由可编程延迟线产生的延迟；以及减小模拟信号的值，以减小由可编程延迟线产生的延迟。
在一个实施例中，该方法还包括：增加数字信号的值并且将模拟信号的值设置为最小模拟值，以增加由可编程延迟线产生的延迟；以及减小数字信号的值并将模拟信号的值设置为最大模拟值，以减小由可编程延迟线产生的延迟。
在一个实施例中，可编程延迟线包括多个延迟级，并且该方法进一步包括：当第一级是活跃级且第一级提供等于预定最大延迟值的延迟时，选择第二级作为活跃级，以增加由可编程延迟线产生的延迟；当第一级是活跃级且第一级提供等于预定最小延迟值的延迟时，选择第三级作为活跃级，以减小由可编程延迟线产生的延迟；以及向活跃级提供模拟信号。第二级接收第一级的输出并且第三级提供第一级的输入，或者第三级接收第一级的输出并且第二级提供第一级的输入。
在一个实施例中，可编程延迟线是包括多个可使能反相器的基于反相器的延迟线。
在一个实施例中，该方法还包括：通过减小分别由多个可使能反相器中的一个或多个产生的总驱动电流来增加由可编程延迟线产生的延迟；以及通过增加分别由多个可使能反相器中的一个或多个产生的总驱动电流来减小由可编程延迟线产生的延迟。
在一个实施例中，多个数字信号包括具有多位的温度计编码信号。
在一个实施例中，多个数字信号包括具有多位的二进制信号。
在一个实施例中，该方法还包括：确定可编程延迟线的输入和可编程延迟线的输出之间的相位差；将相位差与预定阈值进行比较；当相位差大于预定阈值时，增加由可编程延迟线产生的延迟；以及当相位差小于预定阈值时，减小由可编程延迟线产生的延迟。
结合提出作为示例的具体实施例描述了本公开的多个方面。在不背离下面阐述的权利要求的范围的情况下，可以对本文阐述的实施例进行各种修改、改变和变化。因此，本文阐述的实施例是示例性的而非限制性的。

Claims (20)

1.一种可编程延迟线，包括：
延迟级，响应模拟控制信号且响应一个或多个数字控制信号，所述延迟级被配置为生成输出信号，所述输出信号相对于输入信号延迟一延迟量，其中所述延迟量对应于所述模拟控制信号的值并且对应于所述一个或多个数字控制信号的一个或多个值。
2.根据权利要求1所述的可编程延迟线，其中所述延迟量的与所述模拟控制信号的值的改变相对应的改变小于所述延迟量的可由所述一个或多个数字控制信号的值的改变产生的最小改变。
3.根据权利要求1所述的可编程延迟线，其中所述可编程延迟线包括多个所述延迟级，并且
其中由所述可编程延迟线产生的延迟对应于多个所述延迟级的延迟量的总和。
4.根据权利要求1所述的可编程延迟线，其中所述延迟量对应于所述延迟级的总驱动电流的倒数，并且
其中所述模拟控制信号和所述一个或多个数字控制信号控制所述延迟级的总驱动电流。
5.根据权利要求1所述的可编程延迟线，其中所述延迟级包括多个可使能反相器，
其中所述一个或多个数字控制信号中的每个数字控制信号均控制相应的可使能反相器是接通还是断开，并且
其中所述模拟控制信号控制相应的可使能反相器的驱动强度。
6.根据权利要求5所述的可编程延迟线，其中所述延迟级包括：
第一可使能反相器；以及
第二可使能反相器，
其中所述总驱动电流的由所述第二可使能反相器提供的部分的最大值具有与所述总驱动电流的由所述第一可使能反相器提供的部分的最大值基本相同的值。
7.根据权利要求6所述的可编程延迟线，其中所述延迟级还包括：
第三可使能反相器；
其中所述总驱动电流的由所述第三可使能反相器提供的部分的最大值所具有的值基本等于二的幂乘以所述总驱动电流的由所述第一可使能反相器提供的部分的最大值，所述二的幂大于1。
8.根据权利要求1所述的可编程延迟线，还包括：
相位检测器电路，确定所述输入信号和所述输出时钟之间的相位差；
比较器电路，根据所述相位检测器电路的输出信号的值和预定参考值产生输出；
控制逻辑电路，根据所述比较器电路的输出产生数模转换器(DAC)码信号和多个多工器控制信号；
DAC电路，根据所述DAC码信号产生一个或多个DAC输出信号；以及
多工器电路，根据所述多个多工器控制信号的值和所述一个或多个DAC输出信号的值产生所述模拟控制信号和所述一个或多个数字控制信号。
9.根据权利要求8所述的可编程延迟线，其中所述控制逻辑电路进一步被配置为：
当所述比较器电路的输出具有第一值时，增加所述DAC码信号的值；以及
当所述比较器电路的输出具有第二值时，减小所述DAC码信号的值，所述第二值不同于所述第一值。
10.根据权利要求9所述的可编程延迟线，其中所述控制逻辑电路进一步被配置为：
当所述比较器电路的输出具有所述第一值且所述DAC码信号的值等于预定最大DAC值时，增加所述多个多工器控制信号的多工器控制信号的值并将所述DAC码信号的值设置为预定最小DAC值；以及
当所述比较器电路的输出具有所述第二值且所述DAC码信号的值等于所述预定最小DAC值时，减小所述多个多工器控制信号的多工器控制信号的值并将所述DAC码信号的值设置为所述预定最大DAC值。
11.根据权利要求9所述的可编程延迟线，其中所述延迟级是第一延迟级，并且所述控制逻辑电路进一步被配置为：
当所述比较器电路的输出具有所述第一值且对应于所述第一延迟级的控制信号具有预定最大级值时，控制所述多工器电路以向所述可编程延迟线的第二延迟级提供所述一个或多个DAC输出信号；以及
当所述比较器电路的输出具有所述第二值且对应于所述可编程延迟线的所述第一延迟级的控制信号具有预定最小级值时，控制所述多工器电路以向所述可编程延迟线的第三延迟级提供所述一个或多个DAC输出信号，
其中所述第三延迟级接收所述第一延迟级的输出，并且
其中所述第一延迟级接收所述第二延迟级的输出。
12.一种用于控制延迟锁相环电路的方法，所述方法包括：
向所述延迟锁相环电路的可编程延迟线提供一个或多个数字信号；以及
向所述可编程延迟线提供模拟信号，
其中由所述可编程延迟线产生的延迟的第一部分对应于所述一个或多个数字信号的值，并且
由所述可编程延迟线产生的延迟的第二部分对应于所述模拟信号的值。
13.根据权利要求12所述的方法，还包括：
增加所述模拟信号的值，以增加由所述可编程延迟线产生的延迟；以及
减小所述模拟信号的值，以减小由所述可编程延迟线产生的延迟。
14.根据权利要求12所述的方法，还包括：
增加数字信号的值并且将所述模拟信号的值设置为最小模拟值，以增加由所述可编程延迟线产生的延迟；以及
减小数字信号的值并且将所述模拟信号的值设置为最大模拟值，以减小由所述可编程延迟线产生的延迟。
15.根据权利要求12所述的方法，其中所述可编程延迟线包括多个延迟级，并且进一步包括：
当第一级是活跃级且所述第一级提供等于预定最大延迟值的延迟时，选择第二级作为活跃级，以增加由所述可编程延迟线产生的延迟；
当所述第一级是活跃级且所述第一级提供等于预定最小延迟值的延迟时，选择第三级作为活跃级，以减小由所述可编程延迟线产生的延迟；以及
向所述活跃级提供所述模拟信号，
其中所述第二级接收所述第一级的输出并且所述第三级提供所述第一级的输入，或者所述第三级接收所述第一级的输出并且所述第二级提供所述第一级的输入。
16.根据权利要求12所述的方法，其中所述可编程延迟线是包括多个可使能反相器的基于反相器的延迟线。
17.根据权利要求12所述的方法，还包括：
通过减小分别由所述多个可使能反相器中的一个或多个产生的总驱动电流来增加由所述可编程延迟线产生的延迟；以及
通过增加分别由所述多个可使能反相器中的一个或多个产生的总驱动电流来减小由所述可编程延迟线产生的延迟。
18.根据权利要求12所述的方法，其中提供所述一个或多个数字信号包括提供具有多位的温度计编码信号。
19.根据权利要求12所述的方法，其中提供所述一个或多个数字信号包括提供具有多位的二进制信号。
20.根据权利要求12所述的方法，还包括：
确定所述可编程延迟线的输入和所述可编程延迟线的输出之间的相位差；
将所述相位差与预定阈值进行比较；
当所述相位差大于所述预定阈值时，增加由所述可编程延迟线产生的延迟；以及
当所述相位差小于所述预定阈值时，减小由所述可编程延迟线产生的延迟。
CN201680043099.0A 2015-06-03 2016-06-02 延迟锁相环 Active CN107852153B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US201562170510P 2015-06-03 2015-06-03
US62/170,510 2015-06-03
PCT/US2016/035598 WO2016196848A1 (en) 2015-06-03 2016-06-02 Delay locked loop

Publications (2)

Publication Number Publication Date
CN107852153A true CN107852153A (zh) 2018-03-27
CN107852153B CN107852153B (zh) 2021-04-27

Family

ID=57441948

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201680043099.0A Active CN107852153B (zh) 2015-06-03 2016-06-02 延迟锁相环

Country Status (4)

Country Link
US (1) US9917590B2 (zh)
EP (1) EP3304743A4 (zh)
CN (1) CN107852153B (zh)
WO (1) WO2016196848A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024082527A1 (zh) * 2022-10-21 2024-04-25 长鑫存储技术有限公司 一种延迟锁相环和存储器

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10756857B2 (en) * 2013-01-25 2020-08-25 Infineon Technologies Ag Method, apparatus and computer program for digital transmission of messages
US10284188B1 (en) * 2017-12-29 2019-05-07 Texas Instruments Incorporated Delay based comparator
US10673452B1 (en) 2018-12-12 2020-06-02 Texas Instruments Incorporated Analog-to-digital converter with interpolation
US10673456B1 (en) 2018-12-31 2020-06-02 Texas Instruments Incorporated Conversion and folding circuit for delay-based analog-to-digital converter system
US11115037B1 (en) * 2020-09-11 2021-09-07 Apple Inc. Spur cancelation in phase-locked loops using a reconfigurable digital-to-time converter
US11316526B1 (en) 2020-12-18 2022-04-26 Texas Instruments Incorporated Piecewise calibration for highly non-linear multi-stage analog-to-digital converter
US11387840B1 (en) 2020-12-21 2022-07-12 Texas Instruments Incorporated Delay folding system and method
US11309903B1 (en) 2020-12-23 2022-04-19 Texas Instruments Incorporated Sampling network with dynamic voltage detector for delay output
US11438001B2 (en) 2020-12-24 2022-09-06 Texas Instruments Incorporated Gain mismatch correction for voltage-to-delay preamplifier array
US11962318B2 (en) 2021-01-12 2024-04-16 Texas Instruments Incorporated Calibration scheme for a non-linear ADC
US11316525B1 (en) 2021-01-26 2022-04-26 Texas Instruments Incorporated Lookup-table-based analog-to-digital converter
US11881867B2 (en) 2021-02-01 2024-01-23 Texas Instruments Incorporated Calibration scheme for filling lookup table in an ADC
US12101096B2 (en) 2021-02-23 2024-09-24 Texas Instruments Incorporated Differential voltage-to-delay converter with improved CMRR
CN116153362B (zh) * 2023-04-20 2023-08-25 浙江力积存储科技有限公司 读取等待时间计数器延迟反馈方法、延迟反馈存储结构

Citations (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1231548A (zh) * 1998-01-14 1999-10-13 日本电气株式会社 能够抑制抖动的数字锁相环
US6046620A (en) * 1997-12-18 2000-04-04 Advanced Micro Devices, Inc. Programmable delay line
CN1486534A (zh) * 2001-01-16 2004-03-31 �Ҵ���˾ 具有相位旋转器的锁相环
CN1732623A (zh) * 2002-12-31 2006-02-08 睦塞德技术公司 模拟/数字延迟锁定环
US20060066368A1 (en) * 2004-09-30 2006-03-30 Gabato Manuel P Jr Method and apparatus for frequency synthesis
US20060238227A1 (en) * 2005-04-26 2006-10-26 Samsung Electronics Co., Ltd. Delay-locked loop circuits and method for generating transmission core clock signals
CN1941184A (zh) * 2005-09-28 2007-04-04 海力士半导体有限公司 使用数字及模拟控制模式的电压控制延迟线的延迟单元
US7279949B2 (en) * 2005-02-11 2007-10-09 International Business Machines Corporation Programmable delay element
CN201113942Y (zh) * 2007-08-03 2008-09-10 核工业理化工程研究院 脉冲延迟信号发生器
CN101447781A (zh) * 2007-11-29 2009-06-03 Nec液晶技术株式会社 延迟元件、可变延迟线、电压控制振荡器，以及显示设备和包括其的系统
US20090140783A1 (en) * 2007-11-29 2009-06-04 Elpida Memory, Inc. Semiconductor device
US20110169563A1 (en) * 2010-01-08 2011-07-14 Wreeju Bhaumik Systems and methods for minimizing power consumption
CN102315847A (zh) * 2010-07-08 2012-01-11 海力士半导体有限公司 延迟锁定环
US20130016982A1 (en) * 2011-07-15 2013-01-17 Intel Mobile Communications GmbH Adjustable delayer, method for delaying an input signal and polar transmitter
US20130194112A1 (en) * 2012-01-27 2013-08-01 Texas Instruments Incorporated Method of processing data samples and circuits therefor
US9018992B1 (en) * 2009-12-30 2015-04-28 Gsi Technology, Inc. Systems and methods involving phase detection with adaptive locking/detection features

Family Cites Families (58)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6154497A (en) * 1996-12-19 2000-11-28 Texas Instruments Incorporated Method and system for analog to digital conversion
US5910740A (en) * 1997-06-18 1999-06-08 Raytheon Company Phase locked loop having memory
US6054884A (en) * 1998-01-23 2000-04-25 Pmc - Sierra Ltd. Process-insensitive controllable CMOS delay line
US6104223A (en) * 1998-01-30 2000-08-15 Credence Systems Corporation Calibratable programmable phase shifter
US6100735A (en) * 1998-11-19 2000-08-08 Centillium Communications, Inc. Segmented dual delay-locked loop for precise variable-phase clock generation
US6628276B1 (en) * 2000-03-24 2003-09-30 Stmicroelectronics, Inc. System for high precision signal phase difference measurement
ATE435536T1 (de) * 2000-04-28 2009-07-15 Broadcom Corp Sende- und empfangssysteme und zugehörige verfahren für serielle hochgeschwindigkeitsdaten
USRE41831E1 (en) * 2000-05-23 2010-10-19 Marvell International Ltd. Class B driver
US6353649B1 (en) * 2000-06-02 2002-03-05 Motorola, Inc. Time interpolating direct digital synthesizer
US6990163B2 (en) * 2000-11-21 2006-01-24 Lsi Logic Corporation Apparatus and method for acquiring phase lock timing recovery in a partial response maximum likelihood (PRML) channel
US6510191B2 (en) * 2001-02-09 2003-01-21 Motorola, Inc. Direct digital synthesizer based on delay line with sorted taps
US6628154B2 (en) * 2001-07-31 2003-09-30 Cypress Semiconductor Corp. Digitally controlled analog delay locked loop (DLL)
US7609608B2 (en) * 2001-09-26 2009-10-27 General Atomics Method and apparatus for data transfer using a time division multiple frequency scheme with additional modulation
US7154978B2 (en) * 2001-11-02 2006-12-26 Motorola, Inc. Cascaded delay locked loop circuit
US6859082B2 (en) 2002-10-07 2005-02-22 Agilent Technologies, Inc. Balanced programmable delay element
US6680634B1 (en) * 2002-12-03 2004-01-20 Nokia Corporation Self calibrating digital delay-locked loop
US6975260B1 (en) * 2003-03-25 2005-12-13 T-Ram, Inc. Geometric D/A converter for a delay-locked loop
US6794913B1 (en) * 2003-05-29 2004-09-21 Motorola, Inc. Delay locked loop with digital to phase converter compensation
US6812760B1 (en) * 2003-07-02 2004-11-02 Micron Technology, Inc. System and method for comparison and compensation of delay variations between fine delay and coarse delay circuits
US6960952B2 (en) * 2003-09-11 2005-11-01 Rambus, Inc. Configuring and selecting a duty cycle for an output driver
US7024324B2 (en) * 2004-05-27 2006-04-04 Intel Corporation Delay element calibration
TWI252317B (en) * 2004-07-26 2006-04-01 Realtek Semiconductor Corp Circuit for detecting phase error and generating control signal and PLL using the same
US8139628B1 (en) * 2005-01-10 2012-03-20 Marvell International Ltd. Method and device to compensate for baseline wander
US7227395B1 (en) * 2005-02-09 2007-06-05 Altera Corporation High-performance memory interface circuit architecture
DE102005008151B4 (de) * 2005-02-23 2008-02-28 Infineon Technologies Ag DLL-Schaltkreis zum Bereitstellen einer einstellbaren Phasenbeziehung zu einem periodischen Eingangssignal
US7271634B1 (en) * 2005-09-16 2007-09-18 Advanced Micro Devices, Inc. Delay-locked loop having a plurality of lock modes
US7256636B2 (en) * 2005-09-16 2007-08-14 Advanced Micro Devices, Inc. Voltage controlled delay line (VCDL) having embedded multiplexer and interpolation functions
US7327174B2 (en) * 2006-03-14 2008-02-05 Intel Corporation Fast locking mechanism for delay lock loops and phase lock loops
US20070222493A1 (en) * 2006-03-23 2007-09-27 Sharp Laboratories Of America, Inc. Digital-to-time converter
US7339364B2 (en) * 2006-06-19 2008-03-04 International Business Machines Corporation Circuit and method for on-chip jitter measurement
US7439787B2 (en) * 2006-07-27 2008-10-21 Freescale Semiconductor, Inc. Methods and apparatus for a digital pulse width modulator using multiple delay locked loops
US7504976B1 (en) * 2007-01-31 2009-03-17 Lockheed Martin Corporation Direct radio frequency generation using power digital-to-analog conversion
US7656323B2 (en) * 2007-05-31 2010-02-02 Altera Corporation Apparatus for all-digital serializer-de-serializer and associated methods
US7888973B1 (en) * 2007-06-05 2011-02-15 Marvell International Ltd. Matrix time-to-digital conversion frequency synthesizer
KR100891335B1 (ko) * 2007-07-02 2009-03-31 삼성전자주식회사 비트 에러율 측정을 수행 할 수 있는 클럭 발생 장치
US7570093B1 (en) * 2008-03-17 2009-08-04 Himax Technologies Limited Delay-locked loop and a delay-locked loop detector
JP5321179B2 (ja) 2008-04-11 2013-10-23 富士通株式会社 位相制御装置、位相制御プリント板、制御方法
JP5579373B2 (ja) * 2008-05-22 2014-08-27 ピーエスフォー ルクスコ エスエイアールエル Ｄｌｌ回路
JP2010088108A (ja) * 2008-09-08 2010-04-15 Elpida Memory Inc Ｄｌｌ回路及びその制御方法
US7876137B2 (en) * 2008-11-20 2011-01-25 Promos Technologies Pte.Ltd. Configurable architecture hybrid analog/digital delay locked loop (DLL) and technique with fast open loop digital locking for integrated circuit devices
KR101606187B1 (ko) * 2009-02-20 2016-03-25 삼성전자주식회사 지연 동기 루프 회로 및 지연 동기 루프 회로의 동작 방법
KR20100099545A (ko) * 2009-03-03 2010-09-13 삼성전자주식회사 지연동기회로 및 그를 포함하는 반도체 메모리 장치
JP5365323B2 (ja) * 2009-04-20 2013-12-11 ソニー株式会社 クロックデータリカバリ回路および逓倍クロック生成回路
US8063683B2 (en) * 2009-06-08 2011-11-22 Integrated Device Technology, Inc. Low power clock and data recovery phase interpolator
US8400891B2 (en) * 2009-06-26 2013-03-19 Seagate Technology Llc Delay line on a movable substrate accessing data storage media
US8373470B2 (en) * 2010-10-11 2013-02-12 Apple Inc. Modular programmable delay line blocks for use in a delay locked loop
US8253457B2 (en) * 2010-11-15 2012-08-28 Texas Instruments Incorporated Delay locked loop with delay programmability
GB2502557B8 (en) * 2012-05-30 2015-10-21 Cirrus Logic Int Semiconductor Ltd Analogue-to-digital converter
US8742815B2 (en) * 2012-06-20 2014-06-03 Qualcomm Incorporated Temperature-independent oscillators and delay elements
US8704568B1 (en) * 2012-09-28 2014-04-22 Analog Devices, Inc. Sub-gate delay adjustment using digital locked-loop
US9898997B2 (en) * 2014-01-27 2018-02-20 Samsung Electronics Co., Ltd. Display driving circuit
EP2963826A1 (en) * 2014-07-04 2016-01-06 Nxp B.V. Frequency synthesiser circuit
US9571083B2 (en) * 2014-08-22 2017-02-14 Nokia Technologies Oy All-digital delay-locked loop tuning method with randomized LSB-tuning
US9602111B1 (en) * 2014-09-24 2017-03-21 Sk Hynix Memory Solutions Inc. Delay locked loop (DLL) locked to a programmable phase
US9729157B2 (en) * 2015-02-13 2017-08-08 Macom Technology Solutions Holdings, Inc. Variable clock phase generation method and system
US9660620B1 (en) * 2016-07-22 2017-05-23 Apple Inc. Dual-edge trigger clock gater
US9698798B1 (en) * 2016-07-29 2017-07-04 Movellus Circuits, Inc. Digital controller for a phase-locked loop
US9705516B1 (en) * 2016-07-29 2017-07-11 Movellus Circuits, Inc. Reconfigurable phase-locked loop with optional LC oscillator capability

Patent Citations (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6046620A (en) * 1997-12-18 2000-04-04 Advanced Micro Devices, Inc. Programmable delay line
CN1231548A (zh) * 1998-01-14 1999-10-13 日本电气株式会社 能够抑制抖动的数字锁相环
CN1486534A (zh) * 2001-01-16 2004-03-31 �Ҵ���˾ 具有相位旋转器的锁相环
CN1732623A (zh) * 2002-12-31 2006-02-08 睦塞德技术公司 模拟/数字延迟锁定环
US20060066368A1 (en) * 2004-09-30 2006-03-30 Gabato Manuel P Jr Method and apparatus for frequency synthesis
US7279949B2 (en) * 2005-02-11 2007-10-09 International Business Machines Corporation Programmable delay element
US20060238227A1 (en) * 2005-04-26 2006-10-26 Samsung Electronics Co., Ltd. Delay-locked loop circuits and method for generating transmission core clock signals
CN101697487A (zh) * 2005-09-28 2010-04-21 海力士半导体有限公司 模拟/数字控制延迟锁定回路
CN1941184A (zh) * 2005-09-28 2007-04-04 海力士半导体有限公司 使用数字及模拟控制模式的电压控制延迟线的延迟单元
CN201113942Y (zh) * 2007-08-03 2008-09-10 核工业理化工程研究院 脉冲延迟信号发生器
US20090140783A1 (en) * 2007-11-29 2009-06-04 Elpida Memory, Inc. Semiconductor device
CN101447781A (zh) * 2007-11-29 2009-06-03 Nec液晶技术株式会社 延迟元件、可变延迟线、电压控制振荡器，以及显示设备和包括其的系统
US9018992B1 (en) * 2009-12-30 2015-04-28 Gsi Technology, Inc. Systems and methods involving phase detection with adaptive locking/detection features
US20110169563A1 (en) * 2010-01-08 2011-07-14 Wreeju Bhaumik Systems and methods for minimizing power consumption
CN102315847A (zh) * 2010-07-08 2012-01-11 海力士半导体有限公司 延迟锁定环
US20130016982A1 (en) * 2011-07-15 2013-01-17 Intel Mobile Communications GmbH Adjustable delayer, method for delaying an input signal and polar transmitter
US20130194112A1 (en) * 2012-01-27 2013-08-01 Texas Instruments Incorporated Method of processing data samples and circuits therefor

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
M. BOUSSAA AND Y. AUDET: "A 1.6 GHz digital DLL for optical clock distribution", 《THE 3RD INTERNATIONAL IEEE-NEWCAS CONFERENCE》 *
李浩 等: "一种大动态范围高分辨率的脉冲延迟器设计", 《军民两用技术与产品》 *

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024082527A1 (zh) * 2022-10-21 2024-04-25 长鑫存储技术有限公司 一种延迟锁相环和存储器

Also Published As

Publication number Publication date
US20160359492A1 (en) 2016-12-08
WO2016196848A1 (en) 2016-12-08
EP3304743A1 (en) 2018-04-11
CN107852153B (zh) 2021-04-27
US9917590B2 (en) 2018-03-13
EP3304743A4 (en) 2019-01-16

Similar Documents

Publication Publication Date Title
CN107852153A (zh) 延迟锁相环
KR102116274B1 (ko) 초전도 등시성 수신기 시스템
Prlja et al. Receivers for faster-than-Nyquist signaling with and without turbo equalization
US6188339B1 (en) Differential multiplexer and differential logic circuit
CN105634451A (zh) 一种数据时钟恢复电路及其相位插值器
WO2016118348A1 (en) Serializing transmitter
US20070236258A1 (en) Current-balanced logic circuit
TW202013894A (zh) 用於具有自動相位對準技術電壓模式發射器之高速多工器
CN106603095B (zh) 一种高速低功耗pam4发射机
US20120154059A1 (en) Multi phase clock and data recovery system
CN109672444A (zh) 一种多通道时钟交织的超高速数模转换器
US20140176208A1 (en) Differential signal skew adjustment method and transmission circuit
WO2024169748A1 (zh) 四路或八路时序交织的高速数模转换器
CN103401551B (zh) 一种SerDes技术中高速串行信号的采样方法及装置
WO2022142589A1 (zh) 一种延时线结构及其时延抖动的校正方法
JP2018125838A (ja) 高速及び低電力のデジタル／アナログアップコンバータ
US6035409A (en) 1000 mb phase picker clock recovery architecture using interleaved phase detectors
Lai et al. A 33.33 Gb/s/wire pin-efficient 1.06 pJ/bit wireline transceiver based on CNRZ-5 for Chiplet in 28 nm CMOS
Rashdan et al. Data link design using a time-based approach
Mittal et al. Digital circuit optimization using pass transistor logic architectures
Kucharski et al. A 40 Gb/s 2.5 V 2/sup 7/-1 PRBS generator in SiGe using a low-voltage logic family
US8213531B2 (en) Apparatus for transmitting signal in semiconductor integrated circuit
US8547134B1 (en) Architecture for high speed serial transmitter
CN111865330A (zh) 适用于jesd204b协议标准的高速并串转换电路
Mehrabi et al. Design of a time mode SerDes using differential pulse position modulation (DPPM)

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
TA01 Transfer of patent application right

Effective date of registration: 20201231

Address after: Hamilton, Bermuda Islands

Applicant after: Marvell International Ltd.

Address before: Babado J San Mega Le

Applicant before: MARVELL WORLD TRADE Ltd.

Effective date of registration: 20201231

Address after: Ford street, Grand Cayman, Cayman Islands

Applicant after: Kaiwei international Co.

Address before: Hamilton, Bermuda Islands

Applicant before: Marvell International Ltd.

Effective date of registration: 20201231

Address after: Singapore City

Applicant after: Marvell Asia Pte. Ltd.

Address before: Ford street, Grand Cayman, Cayman Islands

Applicant before: Kaiwei international Co.

TA01 Transfer of patent application right
GR01 Patent grant
GR01 Patent grant