KR20230067398A - 동기화 회로, 반도체 기억장치 및 동기화 방법 - Google Patents

동기화 회로, 반도체 기억장치 및 동기화 방법 Download PDF

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KR20230067398A
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타이헤이 시도
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윈본드 일렉트로닉스 코포레이션
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Abstract

[과제] 동기화를 행하는 것이 가능한 동기화 회로, 반도체 기억장치 및 동기화 방법을 제공한다.
[해결 수단] 입력 동기화 신호를 제1 소정 시간만큼 지연시켜서 제1 지연 동기화 신호를 생성하는 제1 지연 회로와, 제1 지연 동기화 신호를 제2 소정 시간만큼 지연시켜서 제2 지연 동기화 신호를 생성하는 제2 지연 회로와, 입력 데이터를 입력 동기화 신호에 동기화시킨 제1 출력 데이터를 출력하는 제1 동기화 회로와, 입력 데이터를 제1 지연 동기화 신호에 동기화시킨 제2출력 데이터를 출력하는 제2 동기화 회로와, 제1 출력 데이터와 제2출력 데이터가 불일치하면, 제1 동기화 회로에 대해서, 제2 지연 동기화 신호에 의해 입력 데이터를 재동기화하는 것에 의해 제1 출력 데이터를 갱신시키는 재동기화 회로를 포함한다.

Description

동기화 회로, 반도체 기억장치 및 동기화 방법{SYNCHRONIZATION CIRCUIT, SEMICONDUCTOR MEMORY DEVICE AND SYNCHRONIZATION METHOD}
본 발명은 동기화 회로, 반도체 기억장치 및 동기화 방법에 관한 것이다.
CMOS 회로의 논리설계에 있어서, 전원은, 전압(VDD) 및 전압(VSS)을 유지한다. 그러나, 만약에 플립플롭 회로에의 입력 데이터가 클록에 대해서 충분한 셋업 마진/홀드 마진을 가지지 않으면, 플립플롭 회로의 출력 신호는, 메타스테이블 상태에 들어갈 경우가 있다. 즉, 만약에 입력 데이터의 타이밍과 입력 클록의 타이밍이 가깝고, 셋업 마진 또는 홀드 마진이 확보되지 않으면, 출력 데이터의 전압은, 전압(VDD)도 전압(VSS)도 되지 않고, 중간전압이 될 경우가 있다.
이 경우, 이러한 중간전압이 되는 신호를 입력하는 일부의 논리회로는, 출력 신호의 중간전압을 전압(VDD)으로서 취급하고, 또한, 이러한 중간전압이 되는 신호를 입력하는 다른 일부의 논리회로는, 출력 신호의 중간전압을 전압(VSS)으로서 취급한다. 또한, 시스템은 이 메타스테이블 상태에 의해 파괴되는 일이 있다.
각각의 클록·도메인 간에 데이터를 송수신할 때에, 동기화 회로를 이용할 경우가 있지만, 동기화 회로에 있어서, 이러한 메타스테이블 상태의 문제가 생길 경우가 있다.
그래서, 각각의 클록·도메인 간에 데이터를 송수신할 때에 메타스테이블 상태가 발생하는 것을 억제하기 위하여, 데이터와 동기하는 데이터 스트로브 신호를 이용하는 동기화 회로가 알려져 있다(예를 들어, 특허문헌 1).
JP H10-135938 A
이러한 동기화 회로는 데이터 스트로브 신호와 관련된 추가 회로를 필요로 하고, 회로 규모가 크기 때문에, 보다 작은 회로 규모로 입력 데이터를 받는 쪽의 클록에 동기화하는 것이 가능한 동기화 회로, 반도체 기억장치 및 동기화 방법이 요구되고 있다.
본 발명은 상기 과제를 감안해서 이루어진 것으로, 동기화를 행하는 것이 가능한 동기화 회로, 반도체 기억장치 및 동기화 방법을 제공하는 것을 목적으로 한다.
상기 과제를 해결하기 위하여, 본 발명은,
입력 동기화 신호를 제1 소정 시간만큼 지연시켜서 제1 지연 동기화 신호를 생성하는 제1 지연 회로;
상기 제1 지연 동기화 신호를 제2 소정 시간만큼 지연시켜서 제2 지연 동기화 신호를 생성하는 제2 지연 회로;
입력 데이터를 상기 입력 동기화 신호에 동기화시킨 제1 출력 데이터를 출력하는 제1 동기화 회로;
상기 입력 데이터를 상기 제1 지연 동기화 신호에 동기화시킨 제2출력 데이터를 출력하는 제2 동기화 회로; 및
상기 제1 출력 데이터와 상기 제2출력 데이터가 불일치하면, 상기 제1 동기화 회로에 대해서, 상기 제2 지연 동기화 신호에 의해 상기 입력 데이터를 재동기화하는 것에 의해 상기 제1 출력 데이터를 갱신시키는 재동기화 회로
를 포함하는 동기화 회로를 제공한다(발명 1).
이러한 발명(발명 1)에 따르면, 예를 들어, 데이터 스트로브 신호와 관련된 추가 회로 등을 이용하는 일 없이, 메타스테이블로는 되지 않는 제1 출력 데이터를 출력할 수 있다. 따라서, 작은 회로 규모로 동기화를 행하는 것이 가능한 동기화 회로를 실현할 수 있다.
상기 발명(발명 1)에 있어서는, 제1 출력 데이터를 제2 지연 동기화 신호에 동기화시킨 제3 출력 데이터를 출력하는 제3 동기화 회로를 더 포함하고 있어도 된다(발명 2).
이러한 발명(발명 2)에 따르면, 메타스테이블로는 되지 않고, 또한, 제2 지연 동기화 신호에 동기화시킨 제3 출력 데이터를 출력할 수 있다.
또한, 제2 지연 동기화 신호가 주기적인 것이면, 메타스테이블로는 되지 않고, 또한, 주기적인 제3 출력 데이터를 출력할 수 있다.
상기 발명(발명 1 내지 2)에 있어서는, 입력 데이터의 최단유지시간보다도 제1 소정시간과 제2 소정시간을 합친 시간이 짧아도 된다(발명 3).
이러한 발명(발명 3)에 따르면, 입력 동기화 신호에 동기화시킨 제1 출력 데이터와, 제1 지연 동기화 신호에 동기화시킨 제2출력 데이터가 불일치한다고 판단되었을 때에, 안정적으로 입력 동기화 신호를 제2 지연 동기화 신호에 의해 재동기화시켜, 메타스테이블로는 되지 않는 제1 출력 데이터를 취득할 수 있다.
상기 발명(발명 1)에 있어서는, 상기 입력 데이터, 상기 제1 출력 데이터 및 상기 제2출력 데이터는, 각각, 복수 비트를 포함하고,
상기 재동기화 회로는, 상기 제1 출력 데이터와 상기 제2출력 데이터가 적어도 1개의 비트에 있어서 불일치하면, 상기 제1 동기화 회로에 대해서, 상기 제2 지연 동기화 신호에 의해 상기 입력 데이터를 재동기화하는 것에 의해 상기 제1 출력 데이터를 갱신시켜도 된다(발명 4).
이러한 발명(발명 4)에 따르면, 입력 데이터에 포함되는 모든 비트에 대한 재동기의 실행/비실행을 갖출 수 있다. 따라서, 복수 비트를 포함하는 입력 데이터에 의해 표시되는 값을 그대로 유지한 제1 출력 데이터를 출력할 수 있다.
상기 발명(발명 1)에 있어서는, 상기 제1 동기화 회로가 제1 D타입 플립플롭 회로이고, 상기 제2 동기화 회로가 제2 D타입 플립플롭 회로이어도 된다(발명 5).
이러한 발명(발명 5)에 따르면, 제1 D타입 플립플롭 회로 및 제2 D타입 플립플롭 회로를 이용해서 동기화를 행하는 것이 가능하게 된다.
상기 발명(발명 1)에 있어서는, 상기 제1 동기화 회로가 제1 래치 회로이고, 상기 제2 동기화 회로가 제2 래치 회로이어도 된다(발명 6).
이러한 발명(발명 6)에 따르면, 제1 래치 회로 및 제2 래치 회로를 이용해서 동기화를 행하는 것이 가능하게 된다.
상기 발명(발명 1)에 있어서는, 상기 재동기화 회로는 2입력 배타적 논리합 게이트를 포함하고, 상기 2입력 배타적 논리합 게이트는, 상기 제1 D타입 플립플롭 회로의 출력 단자로부터의 출력 데이터와 상기 제2 D타입 플립플롭 회로의 출력 단자로부터의 출력 데이터의 배타적 논리합을 취하고, 그 결과를 나타내는 제어 신호를 출력해도 된다(발명 7).
이러한 발명(발명 7)에 따르면, 제1 D타입 플립플롭 회로의 출력 단자로부터의 출력 데이터의 논리 수준과 제2 D타입 플립플롭 회로의 출력 단자로부터의 출력 데이터의 논리 수준이 일치할 경우에는, 논리 수준이 LOW인 제어 신호를 출력할 수 있고, 제1 D타입 플립플롭 회로의 출력 단자로부터의 출력 데이터의 논리 수준 및 제2 D타입 플립플롭 회로의 출력 단자로부터의 출력 데이터의 논리 수준이 일치하지 않을 경우에는, 논리 수준이 HIGH인 제어 신호를 출력할 수 있다.
상기 발명(발명 7)에 있어서는, 상기 재동기화 회로는 2입력 논리곱 게이트를 더 포함하고, 상기 2입력 논리곱 게이트는, 상기 제어 신호와 제2 지연 클록의 논리곱을 취하고, 그 결과를 적응 제2 지연 클록으로서 출력해도 된다(발명 8).
이러한 발명(발명 8)에 따르면, 제어 신호의 논리 수준이 HIGH일 경우에는, 제2 지연 클록에 대응한 적응 제2 지연 클록을 생기게 할 수 있고, 제어 신호의 논리 수준이 LOW일 경우에는, 제2 지연 클록에 대응한 적응 제2 지연 클록을 생기게 하지 않도록 할 수 있다.
상기 발명(발명 8)에 있어서는, 상기 재동기화 회로는 2입력 논리합 게이트를 더 포함하고, 상기 2입력 논리합 게이트는, 입력 클록과 상기 적응 제2 지연 클록의 논리합을 취하고, 그 결과를 주 클록으로서 출력하고,
상기 제1 D타입 플립플롭 회로의 클록 단자에는, 상기 2입력 논리합 게이트로부터 출력되는 상기 주 클록이 공급되어도 된다(발명 9).
이러한 발명(발명 9)에 따르면, 입력 클록과 적응 제2 지연 클록의 논리합의 결과를 주 클록으로서 제1 D타입 플립플롭 회로에 공급할 수 있다.
상기 발명(발명 1)에 있어서는, 상기 재동기화 회로는 n개(n은 2 이상의 정수)의 2입력 배타적 논리합 게이트를 더 포함하고, n개의 2입력 배타적 논리합 게이트 중 i번째(i=1, 2, … n)의 2입력 배타적 논리합 게이트는, 상기 제1 동기화 회로로부터 출력된 n비트의 상기 제1 출력 데이터의 제i 비트와 상기 제2 동기화 회로로부터 출력된 n비트의 제2출력 데이터의 제i 비트의 배타적 논리합 연산을 하고, 그 결과를 n비트의 예비제어신호의 제i 비트로서 출력해도 된다(발명 10).
이러한 발명(발명 10)에 따르면, n비트의 제1 출력 데이터와 n비트의 제2출력 데이터를 비트마다 비교하고, 제1 출력 데이터와 제2출력 데이터가 상이한 지의 여부를 나타내는 예비제어신호를 출력할 수 있다.
상기 과제를 해결하기 위하여, 본 발명은, 또한 상기 발명(발명 1 내지 10)을 구비하는 반도체 기억장치를 제공한다(발명 11).
이러한 발명(발명 11)에 따르면, 반도체 기억장치 내에 있어서 데이터의 동기화를 실행할 수 있다. 또한, 예를 들어, 데이터 스트로브 신호와 관련된 추가 회로 등을 이용할 필요가 없으므로, 작은 회로 규모로 동기화를 행하는 것이 가능한 반도체 기억장치를 실현할 수 있다.
상기 과제를 해결하기 위하여, 본 발명은, 또한, 입력 데이터를 동기화 신호에 의해 동기화시킨 제1 데이터와, 상기 입력 데이터를, 상기 동기화 신호를 지연시킨 신호에 의해 동기화시킨 제2 데이터를 비교하는 단계; 및
상기 제1 데이터와 상기 제2 데이터가 다르다면, 상기 입력 데이터를, 상기 동기화 신호를 더욱 지연시킨 신호에 의해 동기화시킨 데이터를 출력하고, 그렇지 않으면, 상기 제1 데이터를 출력하는 단계
를 포함하는, 동기화 방법을 제공한다(발명 12).
이러한 발명(발명 12)에 따르면, 예를 들어, 데이터 스트로브 신호와 관련된 추가 회로를 이용하는 일 없이, 메타스테이블로는 되지 않는 제1 출력 데이터를 출력할 수 있다. 따라서, 작은 회로 규모로 동기화를 행하는 것이 가능한 동기화 방법을 실현할 수 있다.
상기 발명(발명 12)에 있어서는, 상기 비교하는 단계는, 상기 입력 데이터가 복수 비트를 포함할 경우에, 상기 제1 데이터와, 상기 제2 데이터를 비트마다 비교하는 것을 포함하고,
상기 출력하는 단계는, 상기 제1 데이터와 상기 제2 데이터가 적어도 1개의 비트에 있어서 다를 경우에, 상기 입력 데이터를, 상기 동기화 신호를 더욱 지연시킨 신호에 의해 동기화시킨 상기 데이터를 출력하고, 그렇지 않으면, 상기 제1 데이터를 출력하는 것을 포함해도 된다(발명 13).
이러한 발명(발명 13)에 따르면, 메타스테이블로는 되지 않는 복수 비트를 포함하는 제1 출력 데이터를 출력할 수 있다.
본 발명의 동기화 회로, 반도체 기억장치 및 동기화 방법에 따르면, 동기화를 행하는 것이 가능한 동기화 회로, 반도체 기억장치 및 동기화 방법을 실현할 수 있다.
도 1은 본 발명의 제1 실시형태에 의한 동기화 회로의 구성을 나타내는 회로도이다.
도 2는 도 1에 나타낸 동기화 회로의 재동기가 실행되지 않을 경우의 동작예를 나타내는 타이밍도이다.
도 3은 도 1에 나타낸 동기화 회로의 재동기가 실행될 경우의 제1 동작예를 나타내는 타이밍도이다.
도 4는 도 1에 나타낸 동기화 회로의 재동기가 실행될 경우의 제2 동작예를 나타내는 타이밍도이다.
도 5는 본 발명의 제2 실시형태에 의한 동기화 회로의 구성을 나타내는 회로도이다.
도 6은 본 발명의 제3 실시형태에 의한 동기화 회로의 구성을 나타내는 회로도이다.
도 7은 도 6에 나타낸 동기화 회로의 재동기가 실행되지 않을 경우의 동작예를 나타내는 타이밍도이다.
도 8은 도 6에 나타낸 동기화 회로의 재동기가 실행될 경우의 동작예를 나타내는 타이밍도이다.
도 9는 도 1에 나타낸 제1 실시형태에 의한 동기화 회로에 있어서의 클록과 도 5에 나타낸 제2 실시형태에 의한 동기화 회로에 있어서의 스트로브 신호의 대응 관계를 나타내는 타이밍도이다.
이하, 본 발명의 실시형태에 따른 동기화 회로에 대해서 첨부 도면을 참조해서 상세히 설명한다. 단, 이 실시형태는 예시이며, 본 발명은 이것으로 한정되는 것은 아니다.
또한, 본 명세서 등에 있어서의 "제1", "제2", "제3" 등의 표기는, 어떤 구성 요소를 다른 구성 요소와 구별하기 위하여 사용되는 것이며, 해당 구성 요소의 수, 순서 또는 우선도 등을 한정하기 위한 것은 아니다. 예를 들면, "제1 요소" 및 "제2 요소"라는 기재가 존재할 경우, "제1 요소" 및 "제2 요소"라고 하는 2개의 요소만 채용되는 것을 의미하는 것은 아니고, "제1 요소"가 "제2 요소"에 선행하지 않으면 안되는 것을 의미하는 것도 아니다.
[제1 실시형태]
도 1에 나타낸 제1 실시형태에 의한 동기화 회로(201)는, 입력 데이터(DATA)를 입력 클록(Clk)에 동기화시켜서, 출력 데이터(Q3)로서 출력하는 것이다.
동기화 회로(201)는 반도체 기억장치에 설치되어 있어도 된다. 반도체 기억장치는 다이내믹 랜덤 액세스 메모리 등의 반도체 기억장치이어도 된다.
또한, 동기화 회로(201)가 다이내믹 랜덤 액세스 메모리에 설치될 경우, 동기화 회로(201)는, 메모리 셀의 리프레시 간격을 조정할 때에 참조하는 온도에 관한 데이터를 취급하는 것이어도 된다.
입력 데이터(DATA)는, 예를 들어, 제1 계열의 클록에 동기하고 있고, 또한, 클록(Clk)은 제2 계열의 클록에 동기하고 있다. 따라서, 동기화 회로(201)는 데이터를 제1 계열의 클록으로부터 제2 계열의 클록으로 전환하게 할 수 있다.
동기화 회로(201)는, 제1 D타입 플립플롭 회로(211), 제2 D타입 플립플롭 회로(213) 및 제3 D타입 플립플롭 회로(215)를 구비한다. 여기서, 제1 D타입 플립플롭 회로(211), 제2 D타입 플립플롭 회로(213) 및 제3 D타입 플립플롭 회로(215)는, 각각, 본 발명의 제1 동기화 회로, 제2 동기화 회로 및 제3 동기화 회로의 일례이다.
또한, 동기화 회로(201)는, 2개의 지연 회로(221, 223), 2입력 배타적 논리합 게이트(225), 2입력 논리곱 게이트(227) 및 2입력 논리합 게이트(229)를 구비한다.
제1 D타입 플립플롭 회로(211)의 입력 단자(D) 및 제2 D타입 플립플롭 회로(213)의 입력 단자(D)에는, 1비트의 입력 데이터(DATA)가 공급된다.
또한, 제3 D타입 플립플롭 회로(215)의 입력 단자(D)에는, 제1 D타입 플립플롭 회로(211)의 출력 단자(Q)로부터의 출력 데이터(Q1)가 공급된다.
지연 회로(221)는, 입력 클록(Clk)을 제1의 소정의 지연 시간만큼 지연시켜서, 제1 지연 클록(Clk_d1)으로서 출력한다. 또한, 지연 회로(223)는, 제1 지연 클록(Clk_d1)을 제2의 소정의 지연 시간만큼 지연시켜서, 제2 지연 클록(Clk_d2)으로서 출력한다. 여기서, 지연 회로(221) 및 지연 회로(223)는, 각각, 본 발명의 제1 지연 회로 및 제2 지연 회로의 일례이다.
여기서, 입력 클록(Clk), 제1 지연 클록(Clk_d1) 및 제2 지연 클록(Clk_d2)은, 각각, 본 발명의 제1 동기화 신호, 제2 동기화 신호 및 제3 동기화 신호의 일례이다.
2입력 배타적 논리합 게이트(225)는, 제1 D타입 플립플롭 회로(211)의 출력 단자(Q)로부터의 출력 데이터(Q1) 및 제2 D타입 플립플롭 회로(213)의 출력 단자(Q)로부터의 출력 데이터(Q2)의 배타적 논리합을 취하고, 그 결과를 나타내는 제어 신호(qchk)를 출력한다. 따라서, 제어 신호(qchk)의 논리 수준은, 제1 D타입 플립플롭 회로(211)의 출력 단자(Q)로부터의 출력 데이터(Q1)의 논리 수준 및 제2 D타입 플립플롭 회로(213)의 출력 단자(Q)로부터의 출력 데이터(Q2)의 논리 수준이 일치하면 LOW가 되고, 일치하지 않으면 HIGH가 된다.
2입력 논리곱 게이트(227)는, 제어 신호(qchk)와 제2 지연 클록(Clk_d2)의 논리곱을 취하고, 그 결과를 적응 제2 지연 클록(cclk)으로서 출력한다. 따라서, 제어 신호(qchk)의 논리 수준이 HIGH이면, 제2 지연 클록(Clk_d2)에 대응한 적응 제2 지연 클록(cclk)이 생기지만, 제어 신호(qchk)의 논리 수준이 LOW이면, 제2 지연 클록(Clk_d2)에 대응한 적응 제2 지연 클록(cclk)이 생기지 않는다.
2입력 논리합 게이트(229)는 입력 클록(Clk)과 적응 제2 지연 클록(cclk)의 논리합을 취하고, 그 결과를 주 클록(lclk)으로서 출력한다.
제1 D타입 플립플롭 회로(211)의 클록 단자(CK)에는, 2입력 논리합 게이트(229)로부터 출력되는 주 클록(lclk)이 공급된다.
또, 제2 D타입 플립플롭 회로(213)의 클록 단자(CK)에는, 제1 지연 회로(221)로부터의 제1 지연 클록(Clk_d1)이 공급된다.
또한, 제3 D타입 플립플롭 회로(215)의 클록 단자(CK)에는, 제2 지연 회로(223)로부터의 제2 지연 클록(Clk_d2)이 공급된다.
제1 D타입 플립플롭 회로(211)는, 입력 단자(D)에 공급되는 입력 데이터(DATA)를 클록 단자(CK)에 공급되는 주 클록(lclk)의 LOW로부터 HIGH로의 상승에 동기화시킨 출력 데이터(Q1)를 출력 단자(Q)로부터 출력한다.
제2 D타입 플립플롭 회로(213)는, 입력 단자(D)에 공급되는 입력 데이터(DATA)를 클록 단자(CK)에 공급되는 제1 지연 클록(Clk_d1)의 LOW로부터 HIGH로의 상승에 동기화시킨 출력 데이터(Q2)를 출력 단자(Q)로부터 출력한다.
제3 D타입 플립플롭 회로(215)는, 입력 단자(D)에 공급되는 데이터(Q1)를 클록 단자(CK)에 공급되는 제2 지연 클록(Clk_d2)의 LOW로부터 HIGH로의 상승에 동기화시킨 출력 데이터(Q3)를 출력 단자(Q)로부터 출력한다.
입력 데이터(DATA)는, 우선, 입력 클록(Clk)보다도 2입력 논리합 게이트(229)에 의해 약간 지연시킨 주 클록(lclk)에 의해 제1 D타입·플립플롭 회로(211)에 있어서 동기화된다. 주 클록(lclk)에 의해 동기화된 입력 데이터(DATA)는, 제1 D타입·플립플롭 회로(211)의 출력 단자(Q)로부터 데이터(Q1)로서 출력된다.
다음에, 입력 데이터(DATA)는, 입력 클록(Clk)보다도 지연 회로(221)에 의해 지연시킨 제1 지연 클록(Clk_d1)에 의해 제2 D타입·플립플롭 회로(213)에 있어서 동기화된다. 제1 지연 클록(Clk_d1)에 의해 동기화된 입력 데이터(DATA)는, 제2 D타입·플립플롭 회로(213)의 출력 단자(Q)로부터 데이터(Q2)로서 출력된다.
여기서, 입력 데이터(DATA)의 논리 수준이 변화되는 타이밍이 입력 클록(Clk)의 LOW로부터 HIGH로의 상승 타이밍에 가깝다면(즉, 입력 클록(Clk)에 대한 입력 데이터(DATA)의 필요한 셋업 마진/홀드 마진이 확보되지 않으면), 제1 D타입 플립플롭 회로(211)의 출력 데이터(Q1)에 있어서 메타스테이블 상태가 발생할 가능성이 생긴다.
또한, 입력 데이터(DATA)의 논리 수준이 변화되는 타이밍이 제1 지연 클록(Clk_d1)의 상승의 타이밍에 가깝다면(즉, 제1 지연 클록(Clk_d1)에 대한 입력 데이터(DATA)의 필요한 셋업 마진/홀드 마진이 확보되지 않으면), 제2 D타입 플립플롭 회로(213)의 출력 데이터(Q2)에 있어서 메타스테이블 상태가 발생할 가능성이 생긴다.
그런데, 입력 데이터(DATA)가 같은 논리 수준을 유지하고 있을 때에, 제1 D타입 플립플롭 회로(211)에 있어서 입력 클록(Clk)의 상승에 대응한 주 클록(lclk)의 상승에 의해 입력 데이터(DATA)가 동기화되고, 이어서, 제2 D타입 플립플롭 회로(213)에 있어서 제1 지연 클록(Clk_d1)에 의해 입력 데이터(DATA)가 동기화되면, 입력 데이터(DATA)가 제2 D타입 플립플롭 회로(213)에 있어서 제1 지연 클록(Clk_d1)에 의해 동기화된 후에는, 2입력 배타적 논리합 게이트(225)로부터 출력되는 제어 신호(qchk)의 논리 수준은 LOW이다. 따라서, 그 후, 제2 지연 클록(Clk_d2)이 상승할 때에는 2입력 논리곱 게이트(227)의 출력 단자로부터 2입력 논리합 게이트(229)에 공급되는 적응 제2 지연 클록(cclk)의 논리 수준은 LOW로 유지되어 있다. 따라서, 제2 지연 클록(Clk_d2)이 상승해도 2입력 논리곱 게이트(227)로부터 출력되는 적응 제2 지연 클록(cclk)의 논리 수준은 LOW로 유지되고, 주 클록(lclk)의 논리 수준도 LOW로 유지된다. 따라서, 이러한 경우에는, 입력 데이터(DATA)가 제1 D타입 플립플롭 회로(211)에 있어서 재동기화되는 것과 같은 일은 없다.
따라서, 입력 클록(Clk)의 상승에 대응한 주 클록(lclk)의 상승에 의한 동기화에 의해 갱신된 제1 D타입 플립플롭 회로(211)의 출력 데이터(Q1)의 논리 수준은 유지된다.
다른 한편, 입력 데이터(DATA)의 논리 수준이 소정의 논리 수준(HIGH 또는 LOW)일 때에, 제1 D타입 플립플롭 회로(211)에 있어서 입력 데이터(DATA)가 입력 클록(Clk)의 상승에 대응한 주 클록(lclk)의 상승에 의해 동기화되고, 이어서, 입력 데이터(DATA)의 논리 수준이 다른 논리 수준(LOW 또는 HIGH)으로 변화되고 나서, 제2 D타입 플립플롭 회로(213)에 있어서 입력 데이터(DATA)가 제1 지연 클록(Clk_d1)에 의해 동기화되면, 제2 D타입 플립플롭 회로(213)에 있어서 입력 데이터(DATA)가 제1 지연 클록(Clk_d1)에 의해 동기화된 후에는, 2입력 배타적 논리합 게이트(225)로부터 출력되는 제어 신호(qchk)의 논리 수준은 HIGH이다.
따라서, 그 후, 제2 지연 클록(Clk_d2)이 상승할 때에는 제어 신호(qchk)의 논리 수준은 HIGH로 유지되어 있다. 따라서, 제2 지연 클록(Clk_d2)이 상승하면 2입력 논리곱 게이트(227)로부터 출력되는 적응 제2 지연 클록(cclk)도 상승한다. 2입력 논리합 게이트(229)의 한쪽 입력 단자에 이 적응 제2 지연 클록(cclk)이 입력되고, 다른 쪽 입력 단자의 논리 수준은 LOW를 유지하므로, 2입력 논리합 게이트(229)로부터 출력되는 주 클록(lclk)은, 제2 지연 클록(Clk_d2)에 대하여, 2입력 논리곱 게이트(227)와 2입력 논리합 게이트(229)에 의한 지연 시간만큼 지연되고, 상승한다. 따라서, 이러한 경우에는, 제2 지연 클록에 대응한 상승에 대응한 주 클록(lclk)의 상승에 의해 입력 데이터(DATA)가 제1 D타입 플립플롭 회로(211)에 있어서 재동기화된다.
제1 D타입 플립플롭 회로(211)의 출력 데이터(Q1) 또는 제2 D타입 플립플롭 회로(213)의 출력 데이터(Q2)에 있어서 메타스테이블 상태가 발생하고, 이것에 의해, 제2 지연 클록(Clk_d2)이 상승하는 타이밍에 있어서, 제어 신호(qchk)의 논리 수준이 HIGH가 될 경우에도, 마찬가지로, 제2 지연 클록에 대응한 상승에 대응한 주 클록(lclk)의 상승에 의해 입력 데이터(DATA)가 제1 D타입 플립플롭 회로(211)에 있어서 재동기화된다.
따라서, 이들 경우에는, 입력 클록(Clk)의 상승에 대응한 주 클록(lclk)의 상승에 의해 동기화에 의해 갱신된 제1 D타입 플립플롭 회로(211)의 출력 데이터(Q1)의 논리 수준은, 제2 지연 클록(Clk_d2)의 상승에 대응한 주 클록(lclk)의 상승에 의해 갱신되게 된다. 또, 본 실시형태에 있어서, 2입력 배타적 논리합 게이트(225), 2입력 논리곱 게이트(227), 2입력 논리합 게이트(229) 및 제1 D타입 플립플롭 회로(211)는 본 발명의 재동기화 회로의 일례이다.
다음에, 도 2를 참조해서, 입력 데이터(DATA)가 제1 D타입 플립플롭 회로(211)에 있어서 재동기화되지 않을 경우의 예의 설명을 한다.
시각 t11에 있어서, 입력 데이터(DATA)의 논리 수준은 LOW로부터 HIGH로 변화된다.
시각 tc1에 있어서, 논리 수준이 HIGH인 입력 데이터(DATA)는, 입력 클록(Clk)의 상승에 대응한 주 클록(lclk)의 상승에 의해 제1 D타입 플립플롭 회로(211)에 있어서 동기화된다. 따라서, 제1 D타입 플립플롭 회로(211)의 출력 데이터(Q1)의 논리 수준은, 입력 클록(Clk)이 상승하는 시각 tc1로부터 약간 지연된 시각 t12 이후에 있어서는 HIGH가 된다.
시각 tc2에 있어서, 논리 수준이 HIGH인 입력 데이터(DATA)는, 제1 지연 클록(Clk_d1)의 상승에 의해 제2 D타입 플립플롭 회로(213)에 있어서 동기화된다. 따라서, 제2 D타입 플립플롭 회로(213)의 출력 데이터(Q2)의 논리 수준은, 제1 지연 클록(Clk_d1)이 상승하는 시각 tc2로부터 약간 지연된 시각 t13 이후에 있어서는 HIGH가 된다.
따라서, 제어 신호(qchk)의 논리 수준은, 시각 t12로부터 시각 t13에 있어서는, HIGH가 되지만, 시각 t13 이후에 있어서는, LOW가 된다.
따라서, 제2 지연 클록(Clk_d2)이 상승하는 시각 tc3에 있어서는, 출력 데이터(Q1)와 출력 데이터(Q2)의 논리 수준이 동일하기 때문에, 제어 신호(qchk)의 논리 수준은 LOW이고, 따라서, 적응 제2 지연 클록(cclk)은 생기지 않는다.
따라서, 제2 지연 클록(Clk_d2)의 상승에 대응한 주 클록(lclk)의 상승에 의한 Ｄ타입 플립플롭 회로(211)에 있어서의 재동기화는 생기지 않는다.
따라서, 입력 클록(Clk)의 상승에 대응한 주 클록(lclk)의 상승에 의한 동기화에 의해 시각 t12에 갱신된 제1 D타입 플립플롭 회로(211)의 출력 데이터(Q1)의 논리 수준은 유지된다.
제1 D타입 플립플롭 회로(211)에 있어서 1회만 동기화된 출력 데이터(Q1)는, 그 후, 제2 지연 클록(Clk_d2)이 상승하는 시각에 있어서, 제3 D타입 플립플롭 회로(215)에 있어서 동기화되고, 제3 D타입 플립플롭 회로(215)의 출력 단자(Q)로부터 출력 데이터(Q3)로서 출력된다.
다음에, 도 3을 참조해서, 제1 D타입 플립플롭 회로(211)의 출력 데이터(Q1)가 메타스테이블이 되고, 이것에 의해, 입력 데이터(DATA)가 제2 지연 클록(Clk_d2)의 상승에 대응한 주 클록(lclk)의 상승에 의해 제1 D타입 플립플롭 회로(211)에 있어서 재동기화될 경우의 예의 설명을 한다.
시각 tc1에 있어서, 논리 수준이 LOW로부터 HIGH로 변화되는 입력 데이터(DATA)는, 입력 클록(Clk)의 상승에 대응한 주 클록(lclk)의 상승에 의해 제1 D타입 플립플롭 회로(211)에 있어서 동기화되려고 한다. 그러나, 입력 클록(Clk)에 대한 입력 데이터(DATA)의 필요한 셋업 마진/홀드 마진이 확보되지 않으므로, 시각 tc1 이후에 제1 D타입 플립플롭 회로(211)의 출력 데이터(Q1)가 메타스테이블이 된다. 또, 후술하는 재동기화에 의해 시각 t22 이후에는, 제1 D타입 플립플롭 회로(211)의 출력 데이터(Q1)의 논리 수준은 HIGH로 안정적이 된다.
시각 tc2에 있어서, 논리 수준이 HIGH인 입력 데이터(DATA)는, 제1 지연 클록(Clk_d1)의 상승에 의해 제2 D타입 플립플롭 회로(213)에 있어서 동기화된다. 따라서, 제2 D타입 플립플롭 회로(213)의 출력 데이터(Q2)의 논리 수준은, 제1 지연 클록(Clk_d1)이 상승하는 시각 tc2로부터 약간 지연된 시각 t21 이후에 있어서는 HIGH가 된다.
여기서, 전술한 바와 같이, 제1 D타입 플립플롭 회로(211)의 출력 데이터(Q1)는, 시각 tc1로부터 시각 t22까지의 기간에 있어서 메타스테이블이지만, 2입력 배타적 논리합 게이트(225)에 있어서는, 논리 수준이 LOW라고 판단된다.
따라서, 출력 데이터(Q1)와 출력 데이터(Q2)의 논리 수준이 동일하지 않으므로, 2입력 배타적 논리합 게이트(225)로부터 출력되는 제어 신호(qchk)의 논리 수준은 시각 t21로부터 HIGH이다.
또, 도 3의 예에서는, 시각 tc1 이전에 있어서는, 출력 데이터(Q1) 및 출력 데이터(Q2)의 쌍방의 논리 수준이 LOW이기 때문에, 제어 신호(qchk)의 논리 수준이 LOW로 되어 있다. 또한, 시각 tc1로부터 시각 tc2까지의 기간에 있어서는, 전술한 바와 같이, 2입력 배타적 논리합 게이트(225)에 있어서 출력 데이터(Q1)의 논리 수준이 LOW라고 판단되고, 또한, 출력 데이터(Q2)의 쌍방의 논리 수준이 LOW이기 때문에, 제어 신호(qchk)의 논리 수준이 LOW로 되어 있다.
따라서, 제2 지연 클록(Clk_d2)이 상승하는 시각 tc3에 있어서는, 제어 신호(qchk)의 논리 수준은 HIGH이며, 따라서, 적응 제2 지연 클록(cclk)도 상승한다.
도시하지 않지만, 시각 tc3의 전후에 있어서는, 입력 클록(Clk)의 논리 수준은 LOW이며, 따라서, 적응 제2 지연 클록(cclk)도 상승에 대응해서 주 클록(lclk)도 상승한다.
따라서, 제2 지연 클록(Clk_d2)의 상승에 대응한 주 클록(lclk)의 상승에 의해 제1 D타입 플립플롭 회로(211)에 있어서의 재동기화가 실행된다. 따라서, 시각 t22에 있어서, 제1 D타입 플립플롭 회로(211)의 출력 신호의 논리 수준이 그 시각에 있어서의 입력 데이터(DATA)의 논리 수준과 동일한 HIGH로 갱신된다. 이것과 동시에, 제어 신호(qchk)의 논리 수준은 LOW가 된다.
제1 D타입 플립플롭 회로(211)에 있어서 재동기화된 출력 데이터(Q1)는, 그 후, 제2 지연 클록(Clk_d2)이 상승하는 시각에 있어서, 제3 D타입 플립플롭 회로(215)에 있어서 동기화되고, 제3 D타입 플립플롭 회로(215)의 출력 단자(Q)로부터 출력 데이터(Q3)로서 출력된다.
다음에, 도 4를 참조하여, 제2 D타입 플립플롭 회로(213)의 출력 데이터(Q2)가 메타스테이블이 되고, 이것에 의해, 입력 데이터(DATA)가 제2 지연 클록(Clk_d2)의 상승에 대응한 주 클록(lclk)의 상승에 의해 제1 D타입 플립플롭 회로(211)에 있어서 재동기화될 경우의 예의 설명을 한다.
시각 tc1에 있어서, 논리 수준이 LOW인 입력 데이터(DATA)는, 입력 클록(Clk)의 상승에 대응한 주 클록(lclk)의 상승에 의해 제1 D타입 플립플롭 회로(211)에 있어서 동기화된다. 따라서, 제1 D타입 플립플롭 회로(211)의 출력 데이터(Q1)의 논리 수준은, 입력 클록(Clk)이 상승하는 시각 tc1로부터 약간 지연된 시각 t31 이후에 있어서 LOW가 된다. 또, 도 4의 예에서는, 제1 D타입 플립플롭 회로(211)의 출력 데이터(Q1)의 논리 수준은, 시각 t31 이전에 있어서도 LOW이다.
시각 tc2에 있어서, 논리 수준이 LOW로부터 HIGH로 변화되는 입력 데이터(DATA)는, 제1 지연 클록(Clk_d1)의 상승에 의해 제2 D타입 플립플롭 회로(213)에 있어서 동기화되려고 한다. 그러나, 제1 지연 클록(Clk_d1)에 대한 입력 데이터(DATA)의 필요한 셋업 마진/홀드 마진이 확보되지 않으므로, 시각 tc2로부터 제2 D타입 플립플롭 회로(213)의 출력 데이터(Q2)이 메타스테이블이 된다. 또, 시각 tc3 이후에는, 제2 D타입 플립플롭 회로(213)의 출력 데이터(Q2)의 논리 수준은, HIGH에서 안정적이 된다.
따라서, 시각 tc2로부터 시각 tc3까지의 기간에 있어서 제2 D타입 플립플롭 회로(213)의 출력 데이터(Q2)는, 메타스테이블이지만, 2입력 배타적 논리합 게이트(225)에 있어서는, 논리 수준이 HIGH라고 판단된다.
따라서, 출력 데이터(Q1)와 출력 데이터(Q2)의 논리 수준이 동일하지 않으므로, 시각 tc2 이후에는, 2입력 배타적 논리합 게이트(225)로부터 출력되는 제어 신호(qchk)의 논리 수준은 HIGH이다.
따라서, 제2 지연 클록(Clk_d2)이 상승하는 시각 tc3에 있어서는, 제어 신호(qchk)의 논리 수준은 HIGH이며, 따라서, 적응 제2 지연 클록(cclk)도 상승한다.
도시하고 있지 않지만, 시각 tc3의 전후에 있어서는, 입력 클록(Clk)의 논리 수준은 LOW이며, 따라서, 적응 제2 지연 클록(cclk)의 상승에 대응해서 주 클록(lclk)도 상승한다.
따라서, 제2 지연 클록(Clk_d2)의 상승에 대응한 주 클록(lclk)의 상승에 의해 제1 D타입 플립플롭 회로(211)에 있어서의 재동기화가 실행된다. 따라서, 시각 t32에 있어서, 제1 D타입 플립플롭 회로(211)의 출력 신호의 논리 수준이 그 시각에 있어서의 입력 데이터(DATA)의 논리 수준과 동일한 HIGH로 갱신된다.
제1 D타입 플립플롭 회로(211)에 있어서 재동기화된 출력 데이터(Q1)는, 그 후, 제2 지연 클록(Clk_d2)이 상승하는 시각에 있어서, 제3 D타입 플립플롭 회로(215)에 있어서 동기화되고, 제3 D타입 플립플롭 회로(215)의 출력 단자(Q)로부터 출력 데이터(Q3)로서 출력된다.
또, 지연 회로(221)에 의한 제1의 소정의 지연 시간과 지연 회로(223)에 의한 제2의 소정의 지연 시간을 합친 시간을, 입력 데이터(DATA)가 동일한 논리 수준을 유지하는 기간(예를 들어, 입력 데이터(DATA)의 클록 기간)보다도 짧게 하면, 최초의 동기화에 의한 출력 데이터(Q1)가 메타스테이블이 되어도, 재동기에 의해 안정한 출력 데이터(Q1)를 얻을 수 있다. 그 밖의 경우를 포함시켜서, 지연 회로(221)에 의한 제1의 소정의 지연 시간과 지연 회로(223)에 의한 제2의 소정의 지연 시간을 합친 시간을, 입력 데이터(DATA)가 동일한 논리 수준을 유지하는 기간보다도 짧게 하면, 동기화 회로(201)로부터 출력 데이터(Q3)를 안정적으로 출력할 수 있다.
[제2 실시형태]
도 5는 제2 실시형태에 의한 동기화 회로(203)를 나타낸다. 동기화 회로(203)는, 제1 실시형태에 의한 동기화 회로(201)와 비교하면, 제1 D타입 플립플롭 회로(211) 및 제2 D타입 플립플롭 회로(213)가, 각각, 제1 래치 회로(241) 및 제2 래치 회로(243)로 치환되고, 제3 D타입 플립플롭 회로(215)가 생략되어 있는 점이 다르다.
또한, 도 1 및 도 5를 참조하면, 동기화 회로(203)는, 제1 실시형태에 의한 동기화 회로(201)와 비교하면, 입력 클록(Clk), 제1 지연 클록(Clk_d1) 및 제2 지연 클록(Clk_d2)이, 각각, 입력 스트로브 신호(Str), 제1 지연 스트로브 신호(str_d1) 및 제2 지연 스트로브 신호(Str_d2)로 치환되어 있는 점이 다르다.
여기서, 입력 스트로브 신호(Str), 제1 지연 스트로브 신호(str_d1) 및 제2 지연 스트로브 신호(Str_d2)는, 각각, 본 발명의 제1 동기화 신호, 제2 동기화 신호 및 제3 동기화 신호의 다른 일례이다.
또한, 적응 제2 지연 클록(cclk) 및 주 클록(lclk)이, 각각, 적응 제2 지연 스트로브 신호(sstr) 및 주 스트로브 신호(lstr)로 치환되어 있는 점이 다르다.
도 9에 나타낸 바와 같이, 입력 클록(Clk)의 상승 시각 tc1에 있어서, 입력 스트로브 신호(Str)가 하강한다. 마찬가지로, 제1 지연 클록(Clk_d1)의 상승 시각 tc2에 있어서, 제1 지연 스트로브 신호(str_d1)가 하강한다. 또한 마찬가지로, 제2 지연 클록(Clk_d2)의 상승 시각 tc3에 있어서, 제2 지연 스트로브 신호(Str_d2)가 하강한다.
또한, 적응 제2 지연 스트로브 신호(sstr)는, 적응 제2 지연 클록(cclk)과 마찬가지로, 제어 신호(qchk)의 논리 수준이 HIGH일 때에 발생하고, 그렇지 않을 때에 발생하지 않는다. 적응 제2 지연 스트로브 신호(sstr)가 발생할 경우에는, 적응 제2 지연 스트로브 신호(sstr)는, 적응 제2 지연 클록(cclk)이 상승하는 시각과 동일한 시각에 하강한다.
초회의 동기를 위한 주 스트로브 신호(lstr)는, 초회의 동기를 위한 주 클록(lclk)의 상승과 동일한 시각에 하강한다. 또, 재동기를 위한 주 스트로브 신호(lstr)는 재동기를 위한 주 클록(lclk)의 상승과 동일한 시각에 하강한다.
일반적으로, D타입 플립플롭 회로는, 입력 데이터를 입력 클록의 상승에 동기시켜서 출력 데이터로 한다. 이것에 대해서, 래치 회로는, 스트로브 신호의 논리 수준이 HIGH인 기간에 있어서는, 입력 데이터를 그대로 출력 데이터로서 출력하지만, 스트로브 신호가 하강할 때의 입력 데이터의 논리 수준을 갖는 출력 데이터를 유지한다.
따라서, 제2 실시형태에 의한 제1 래치 회로(241) 및 제2 래치 회로(243)는, 각각, 제1 실시형태에 의한 제1 D타입 플립플롭 회로(211) 및 제2 D타입 플립플롭 회로(213)와 마찬가지로 동작한다. D타입 플립플롭 회로를 래치 회로로 치환함으로써, 회로 규모를 축소시킬 수 있다.
제2 실시형태에 있어서는, 제1 실시형태에 있어서의 제3 D타입 플립플롭 회로(215)에 대응하는 제3 래치 회로가 없다. 그러나, 제3 D타입 플립플롭 회로(215)에 대응하는 제3 래치 회로를 설치해도 된다.
제2 실시형태에 따르면, D타입 플립플롭 회로를 래치 회로로 치환하고 있으므로, 회로 규모를 축소시킬 수 있다.
[제3 실시형태]
그런데, 예를 들어, 다이내믹 랜덤 액세스 메모리에 있어서는, 서서히 축적 전하가 감소되어 가는 메모리 셀을 재충전하기 위한 리프레시 회로가 설치되어 있다. 리프레시 회로에 있어서의 리프레시율 제어를 위하여 참조하는 온도 데이터는 복수 비트에 의해 구성될 경우도 있다. 이와 같이 복수 비트로 구성되는 온도 데이터를 동기화 회로로의 입력 데이터로 해서, 클록 전환을 할 필요가 생기는 것과 같을 경우가 있다.
제1 실시형태에 의한 동기화 회로 및 제2 실시형태에 의한 동기화 회로는, 1비트만으로 구성되는 입력 데이터를 취급하는 것이지만, 예를 들어, 1비트만을 취급하는 동기화 회로를 복수 병렬로 나열하는 것뿐이라면, 비트 간에 동기화 회로의 동작이 다른 경우가 생겨 버려, 올바른 클록 전환을 할 수 없다. 즉, 소정의 비트에 대응하는 동기화 회로에서는 재동기가 일어나지만 다른 비트에 대응하는 동기화 회로에서는 재동기가 일어나지 않을 경우가 생겨버리고, 이러한 경우에는, 올바른 클록 전환을 할 수 없다.
제3 실시형태에 의한 동기화 회로는 이러한 문제를 일으키지 않도록 한 것이다.
도 6은 제3 실시형태에 의한 동기화 회로(205)를 나타낸다. 제2 실시형태에 의한 동기화 회로(203)에 있어서는, 입력 데이터(DATA)의 비트수는 1이다. 이것에 대해서, 제3 실시형태에 의한 동기화 회로(205)에 있어서는, 입력 데이터(DATA)의 비트수는 복수 n(n은 2 이상의 정수)이다.
제3 실시형태에 의한 동기화 회로(205)는, 제2 실시형태에 의한 동기화 회로(203)와 비교하면, 제1 래치 회로(241), 제2 래치 회로(243) 및 2입력 배타적 논리합 게이트(225)가, 각각, 복수(여기서는, n개)의 제1 래치 회로(241-1 내지 241-n), 복수(여기서는, n개)의 제2 래치 회로(243-1 내지 243-n) 및 복수(여기서는, n개)의 2입력 배타적 논리합 게이트(225-1 내지 225-n)로 치환하고 있는 점과, n입력 논리합 게이트(231)가 추가되어 있는 점이 다르다.
복수의 제1 래치 회로(241-1 내지 241-n)는, n비트의 입력 데이터(DATA<n:1>)를 주 스트로브 신호(lstr)에 의해 래치해서, n비트의 출력 데이터(Q1<n:1>)로서 출력한다. 마찬가지로, 복수의 제2 래치 회로(243-1 내지 243-n)는, n비트의 입력 데이터(DATA<n:1>)를 제1 지연 스트로브 신호(str_d1)에 의해 래치해서, n비트의 출력 데이터(Q2<n:1>)로서 출력한다.
복수의 2입력 배타적 논리합 게이트(225-1 내지 225-n) 중 i번째의 2입력 배타적 논리합 게이트(225-i)(i=1, 2, … n)는, 출력 데이터(Q1<n:1>)의 제i 비트와 출력 데이터(Q2<n:1>)의 제i 비트의 배타적 논리합 연산을 해서, 그 결과를 예비제어신호(qchk<n:1>)의 제i 비트로서 출력한다.
n입력 논리합 게이트(231)는, 예비제어신호(qchk<n:1>)의 논리합 연산을 해서, 그 결과를 나타내는 제어 신호(QchkN)를 출력 단자로부터 2입력 논리곱 게이트(227)의 한쪽의 입력 단자에 공급한다.
2입력 논리곱 게이트(227) 및 2입력 논리합 게이트(229)는 제2 실시형태와 마찬가지이다.
복수 비트의 입력 데이터(DATA<n:1>)의 각 비트는, 주 스트로브 신호(lstr)에 의해 복수의 제1 래치 회로(241-1 내지 241-n)의 각각에 래치되어, 출력 데이터(Q1<n:1>)로서 출력된다.
또한, 복수 비트의 입력 데이터(DATA<n:1>)의 각 비트는, 제1 지연 스트로브 신호(str_d1)에 의해 복수의 제2 래치 회로(243-1 내지 243-n)의 각각에 래치되어, 출력 데이터(Q2<n:1>)로서 출력된다.
그래서, 출력 데이터(Q1<n:1>)와 출력 데이터(Q2<n:1>)가 복수의 2입력 배타적 논리합 게이트(225-1 내지 225-n)에 의해 비트마다 비교된다. 적어도 1개의 비트에 있어서 출력 데이터(Q1<n:1>)와 출력 데이터(Q2<n:1>)가 상위한 것을 복수의 2입력 배타적 논리합 게이트(225-1 내지 225-n)가 출력하는 예비제어신호(qchk<n:1>)가 나타내면, 입력 데이터(DATA<n:1>)는 적응 제2 지연 스트로브 신호(sstr)의 하강에 대응하는 주 스트로브 신호(lstr)의 하강으로 복수의 제1 래치 회로(241-1 내지 241-n)에 있어서 재래치된다.
다음에, 도 7을 참조해서, n비트 입력 데이터(DATA<n:1>)가 복수의 제1 래치 회로(241-1 내지 241-n)에 있어서 재래치되지 않을 경우의 예의 설명을 한다.
n비트 입력 데이터(DATA<n:1>)는, 입력 스트로브 신호(Str)의 하강에 대응하는 주 스트로브 신호(lstr)의 하강으로 복수의 제1 래치 회로(241-1 내지 241-n)에 있어서 래치된다. 따라서, 복수의 제1 래치 회로(241-1 내지 241-n)의 출력 데이터(Q1<n:1>)는, 입력 스트로브 신호(Str)가 하강하는 시각 tc1로부터 약간 지연된 시각 t41에 있어서 변화된다.
다음에, n비트 입력 데이터(DATA<n:1>)는, 제1 지연 스트로브 신호(str_d1)의 하강으로 제2 래치 회로(243-1 내지 243-n)에 있어서 래치된다. 따라서, 복수의 제2 래치 회로(243-1 내지 243-n)의 출력 데이터(Q2<n:1>)는, 제1 지연 스트로브 신호(str_d1)가 하강하는 시각 tc2로부터 약간 지연된 시각 t42에 있어서 변화된다.
따라서, 시각 t41로부터 시각 t42까지의 기간에 있어서는, 복수의 제2 래치 회로(243-1 내지 243-n)의 출력 데이터(Q2<n:1>)의 적어도 일부의 비트의 논리 수준이 복수의 제1 래치 회로(241-1 내지 241-n)의 출력 데이터(Q1<n:1>)가 대응하는 비트와 일치하지 않게 된다. 따라서, 시각 t41로부터 시각 t42까지의 기간에 있어서, 복수의 2입력 배타적 논리합 게이트(225-1 내지 225-n)가 출력하는 예비제어신호(qchk<n:1>)의 적어도 1개의 논리 수준은 HIGH가 되고, 따라서, n입력 논리합 게이트(231)가 출력하는 제어 신호(QchkN)의 논리 수준은 HIGH가 된다.
시각 t42 이후에 있어서는, 복수의 제2 래치 회로(243-1 내지 243-n)의 출력 데이터(Q2<n:1>)의 논리 수준이 복수의 제1 래치 회로(241-1 내지 241-n)의 출력 신호 <n:1>의 논리 수준과 전체 비트에 있어서 일치한다. 따라서, 시각 t42 이후에, 복수의 2입력 배타적 논리합 게이트(225-1 내지 225-n)가 출력하는 모든 예비제어신호(qchk<n:1>)의 논리 수준은 LOW가 되고, 따라서, n입력 논리합 게이트(231)가 출력하는 제어 신호(QchkN)의 논리 수준도 LOW가 된다.
따라서, 제2 지연 스트로브 신호(str_d2)가 하강하는 시각 tc3에 있어서는, 제어 신호(QchkN)의 논리 수준은 LOW이며, 따라서, 적응 제2 지연 스트로브 신호(sstr) 및 주 스트로브 신호(lstr)의 하강은 발생하지 않는다.
따라서, 제2 지연 스트로브 신호(str_d2)의 하강에 대응한 주 스트로브 신호(lstr)의 하강은 발생하지 않고, 따라서, 복수의 제1 래치 회로(241-1 내지 241-n)에 있어서의 재래치는 발생하지 않는다.
따라서, 입력 스트로브 신호(Str)의 하강에 대응한 주 스트로브 신호(lstr)의 하강에 의해 래치된 복수의 제1 래치 회로(241-1 내지 241-n)의 출력 데이터(Q1<n:1>)의 논리 수준은 재래치에 의해 갱신될 일은 없고, 그대로 유지된다.
또, 도 7에 나타낸 바와 같이, 시각 tc3으로부터 시각 t43까지의 길이(tTran)의 기간에 있어서 n비트 입력 데이터(DATA<n:1>)가 변화되어도, 복수의 제1 래치 회로(241-1 내지 241-n)의 출력 데이터(Q1<n:1>)의 논리 수준은 그대로 유지된다. 또, 도 7은, n비트 입력 데이터(DATA<n:1>)가 시각 tc3으로부터 시각 t43까지의 사이에 있어서 비트 간의 스큐(skew)를 가져서 변화되고 있는 것을 나타내고 있다.
다음에, 도 8을 참조해서, n비트 입력 데이터(DATA<n:1>)가 제2 지연 스트로브 신호(str_d2)의 하강에 대응한 주 스트로브 신호(lstr)의 하강으로 복수의 제1 래치 회로(241-1 내지 241-n)에 있어서 재래치될 경우의 예의 설명을 한다.
우선, n비트 입력 데이터(DATA<n:1>)는, 입력 스트로브 신호(Str)의 하강에 대응한 주 스트로브 신호(lstr)의 하강에 의해 복수의 제1 래치 회로(241-1 내지 241-n)에 있어서 래치된다. 따라서, 복수의 제1 래치 회로(241-1 내지 241-n)의 출력 데이터(Q1<n:1>)는, 입력 스트로브 신호가 하강하는 시각 tc1로부터 약간 지연된 시각 t51에 있어서 변화된다.
따라서, 도 7의 경우와 마찬가지로, 시각 t51부터는, 복수의 제1 래치 회로(241-1 내지 241-n)의 출력 데이터(Q1<n:1>)의 적어도 일부의 비트의 논리 수준이 복수의 제2 래치 회로(243-1 내지 243-n)의 출력 데이터(Q2<n:1>)가 대응하는 비트와 일치하지 않게 된다. 따라서, 시각 t51부터는, 복수의 2입력 배타적 논리합 게이트(225-1 내지 225-n)가 출력하는 예비제어신호(qchk<n:1>)의 적어도 1개의 논리 수준은 HIGH가 되고, 따라서, n입력 논리합 게이트(231)가 출력하는 제어 신호(QchkN)의 논리 수준도 HIGH가 된다.
다음에, 도 7의 예와는 달리, 제1 지연 스트로브 신호(str_d1)가 하강하는 시각 tc2의 전후에 n비트 입력 데이터(DATA<n:1>)의 논리 수준이 변화된다. n비트 입력 데이터(DATA<n:1>)는, 제1 지연 스트로브 신호(str_d1)의 하강에 의해 복수의 제2 래치 회로(243-1 내지 243-n)에 있어서 래치되려고 한다.
만일, 시각 tc2에 있어서의 n비트 입력 데이터(DATA<n:1>)의 각 비트의 논리 수준이 시각 tc1에 있어서의 n비트 입력 데이터(DATA<n:1>)가 대응하는 비트의 논리 수준과 동일하면, 도 7의 시각 t42에 대응하는 시각 t52 이후에는, 제어 신호(QchkN)의 논리 수준은 LOW가 된다. 또, 도 8에서는, 시각 t52 이후에 제어 신호(QchkN)의 논리 수준이 LOW가 되는 사례에 대해서 도시되어 있지 않다.
그러나, 전술한 바와 같이, 시각 tc2 전후에 n비트 입력 데이터(DATA<n:1>)의 논리 수준이 변화되므로, 제1 지연 스트로브 신호(str_d1)의 하강에 대한 입력 데이터(DATA)의 필요한 셋업 마진/홀드 마진이 확보되지 않는다. 이것에 의해, 복수의 제2 래치 회로(243-1 내지 243-n)의 출력 데이터(Q2<n:1>)의 적어도 일부의 비트가 메타스테이블이 된다. 또는, 복수의 제2 래치 회로(243-1 내지 243-n)의 출력 데이터(Q2<n:1>)의 적어도 일부의 비트의 논리 수준이 복수의 제1 래치 회로(241-1 내지 241-n)의 출력 데이터(Q1<n:1>)가 대응하는 비트의 논리 수준에 대해서 불일치인 채이다.
따라서, 시각 t51 이후에 논리 수준이 HIGH가 되어 있는 복수의 2입력 배타적 논리합 게이트(225-1 내지 225-n)에 포함되는 적어도 일부의 게이트의 출력의 논리 수준은, 도 7의 시각 t42에 대응하는 시각 t52 이후에 있어서도 HIGH를 유지한다. 이것에 의해, 도 8에 나타낸 바와 같이, 제어 신호(QchkN)의 논리 수준은, 시각 t52 이후에 있어서도 HIGH인 채이다.
따라서, 제2 지연 스트로브 신호(Str_d2)가 하강하는 시각 tc3에 있어서는, 제어 신호(qchkN)의 논리 수준은 HIGH이며, 따라서, 적응 제2 지연 스트로브 신호(sstr)도 하강한다.
따라서, 적응 제2 지연 스트로브 신호(sstr)의 하강에 대응한 주 스트로브 신호(lstr)의 하강으로 n비트 입력 데이터(DATA<n:1>)가 복수의 제1 래치 회로(241-1 내지 241-n)에 있어서 재래치된다. 이것에 의해, 시각 t53에 있어서 복수의 제1 래치 회로(241-1 내지 241-n)의 출력 데이터(Q1<n:1>)의 논리 수준이 갱신된다.
또, 지연 회로(221)에 의한 제1의 소정의 지연 시간과 지연 회로(223)에 의한 제2의 소정의 지연 시간을 합친 시간을, 입력 데이터(DATA)가 동일한 논리 수준을 유지하는 기간(예를 들어, 입력 데이터(DATA)의 클록 기간)으로부터 최대 스큐 시간을 빼는 것에 의해 얻어진 시간보다도 짧게 하면, 최초의 동기화에 의한 출력 데이터(Q1)가 메타스테이블이 되어도, 재동기에 의해 안정한 출력 데이터(Q1)를 얻을 수 있다. 그 밖의 경우를 포함시켜, 지연 회로(221)에 의한 제1의 소정의 지연 시간과 지연 회로(223)에 의한 제2의 소정의 지연 시간을 합친 시간을, 입력 데이터(DATA)가 동일한 논리 수준을 유지하는 기간부터 최대 스큐 시간을 빼는 것에 의해 얻어진 시간보다도 짧게 하면, 동기화 회로(205)로부터 출력 데이터(Q3)를 안정적으로 출력할 수 있다.
211: 제1 D타입 플립플롭 회로
213: 제2 D타입 플립플롭 회로
215: 제3 D타입 플립플롭 회로
241, 241-1 내지 241-n: 제1 래치 회로
243, 243-1 내지 243-n: 제2 래치 회로
221: 제1 지연 회로
223: 제2 지연 회로
225, 225-1 내지 225-n: 2입력 배타적 논리합 게이트
227: 2입력 논리곱 게이트
229: 2입력 논리합 게이트
231: N입력 논리합 게이트
Clk: 입력 클록
Clk_d1: 제1 지연 클록
Clk_d2: 제2 지연 클록
qchk: 제어 신호
qchk <n:1>: 예비제어신호
QchkN: 제어 신호
cclk: 적응 제2 지연 클록
lclk: 주 클록
Str: 입력 스트로브 신호
str_d1: 제1 지연 스트로브 신호
str_d2: 제2 지연 스트로브 신호
sstr: 적응 제2 지연 스트로브 신호
lstr: 주 스트로브 신호

Claims (13)

  1. 동기화 회로로서,
    입력 동기화 신호를 제1 소정 시간만큼 지연시켜서 제1 지연 동기화 신호를 생성하는 제1 지연 회로;
    상기 제1 지연 동기화 신호를 제2 소정 시간만큼 지연시켜서 제2 지연 동기화 신호를 생성하는 제2 지연 회로와,
    입력 데이터를 상기 입력 동기화 신호에 동기화시킨 제1 출력 데이터를 출력하는 제1 동기화 회로;
    상기 입력 데이터를 상기 제1 지연 동기화 신호에 동기화시킨 제2 출력 데이터를 출력하는 제2 동기화 회로; 및
    상기 제1 출력 데이터와 상기 제2출력 데이터가 불일치하면, 상기 제1 동기화 회로에 대해서, 상기 제2 지연 동기화 신호에 의해 상기 입력 데이터를 재동기화하는 것에 의해 상기 제1 출력 데이터를 갱신시키는 재동기화 회로
    를 포함하는, 동기화 회로.
  2. 제1항에 있어서,
    상기 제1 출력 데이터를 상기 제2 지연 동기화 신호에 동기화시킨 제3 출력 데이터를 출력하는 제3 동기화 회로를 더 포함하는, 동기화 회로.
  3. 제1항에 있어서,
    상기 입력 데이터의 최단유지시간보다도 상기 제1 소정시간과 상기 제2 소정시간을 합친 시간이 짧은, 동기화 회로.
  4. 제1항에 있어서,
    상기 입력 데이터, 상기 제1 출력 데이터 및 상기 제2출력 데이터는, 각각, 복수 비트를 포함하고,
    상기 재동기화 회로는, 상기 제1 출력 데이터와 상기 제2출력 데이터가 적어도 1개의 비트에 있어서 불일치하면, 상기 제1 동기화 회로에 대해서, 상기 제2 지연 동기화 신호에 의해 상기 입력 데이터를 재동기화하는 것에 의해 상기 제1 출력 데이터를 갱신시키는, 동기화 회로.
  5. 제1항에 있어서,
    상기 제1 동기화 회로가 제1 D타입 플립플롭 회로이고, 상기 제2 동기화 회로가 제2 D타입 플립플롭 회로인, 동기화 회로.
  6. 제1항에 있어서,
    상기 제1 동기화 회로가 제1 래치 회로이고, 상기 제2 동기화 회로가 제2 래치 회로인, 동기화 회로.
  7. 제1항에 있어서,
    상기 재동기화 회로는 2입력 배타적 논리합 게이트를 포함하고, 상기 2입력 배타적 논리합 게이트는, 상기 제1 D타입 플립플롭 회로의 출력 단자로부터의 출력 데이터 및 상기 제2 D타입 플립플롭 회로의 출력 단자로부터의 출력 데이터의 배타적 논리합을 취하고, 그 결과를 나타내는 제어 신호를 출력하는, 동기화 회로.
  8. 제7항에 있어서,
    상기 재동기화 회로는 2입력 논리곱 게이트를 더 포함하고, 상기 2입력 논리곱 게이트는, 상기 제어 신호와 제2 지연 클록의 논리곱을 취하고, 그 결과를 적응 제2 지연 클록으로서 출력하는, 동기화 회로.
  9. 제8항에 있어서,
    상기 재동기화 회로는 2입력 논리합 게이트를 더 포함하고, 상기 2입력 논리합 게이트는, 입력 클록과 상기 적응 제2 지연 클록의 논리합을 취하고, 그 결과를 주 클록으로서 출력하고,
    상기 제1 D타입 플립플롭 회로의 클록 단자에는, 상기 2입력 논리합 게이트로부터 출력되는 상기 주 클록이 공급되는, 동기화 회로.
  10. 제1항에 있어서,
    상기 재동기화 회로는 n개(n은 2 이상의 정수)의 2입력 배타적 논리합 게이트를 더 포함하고, n개의 2입력 배타적 논리합 게이트 중 i번째(i=1, 2, … n)의 2입력 배타적 논리합 게이트는, 상기 제1 동기화 회로로부터 출력된 n비트의 상기 제1 출력 데이터의 제i 비트와 상기 제2 동기화 회로로부터 출력된 n비트의 제2출력 데이터의 제i 비트의 배타적 논리합 연산을 하고, 그 결과를 n비트의 예비제어신호의 제i 비트로서 출력하는, 동기화 회로.
  11. 제1항 내지 제10항 중 어느 한 항에 기재된 동기화 회로를 포함하는 반도체 기억장치.
  12. 동기화 방법으로서,
    입력 데이터를 동기화 신호에 의해 동기화시킨 제1 데이터와, 상기 입력 데이터를, 상기 동기화 신호를 지연시킨 신호에 의해 동기화시킨 제2 데이터를 비교하는 단계; 및
    상기 제1 데이터와 상기 제2 데이터가 다르다면, 상기 입력 데이터를, 상기 동기화 신호를 더욱 지연시킨 신호에 의해 동기화시킨 데이터를 출력하고, 그렇지 않으면, 상기 제1 데이터를 출력하는 단계
    를 포함하는, 동기화 방법.
  13. 제12항에 있어서,
    상기 비교하는 단계는, 상기 입력 데이터가 복수 비트를 포함할 경우에, 상기 제1 데이터와, 상기 제2 데이터를 비트마다 비교하는 것을 포함하고,
    상기 출력하는 단계는, 상기 제1 데이터와 상기 제2 데이터가 적어도 1개의 비트에 있어서 다른 경우에, 상기 입력 데이터를, 상기 동기화 신호를 더욱 지연시킨 신호에 의해 동기화시킨 상기 데이터를 출력하고, 그렇지 않으면, 상기 제1 데이터를 출력하는 것을 포함하는, 동기화 방법.
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