JP7206347B1 - 同期化回路、半導体記憶装置及び同期化方法 - Google Patents

同期化回路、半導体記憶装置及び同期化方法 Download PDF

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Abstract

【課題】同期化を行うことの可能な同期化回路、半導体記憶装置及び同期化方法を提供する。【解決手段】入力同期化信号を第１所定時間だけ遅延させて第１遅延同期化信号を生成する第１遅延回路と、第１遅延同期化信号を第２所定時間だけ遅延させて第２遅延同期化信号を生成する第２遅延回路と、入力データを入力同期化信号に同期化した第１出力データを出力する第１同期化回路と、入力データを第１遅延同期化信号に同期化した第２出力データを出力する第２同期化回路と、第１出力データと第２出力データが不一致ならば、第１同期化回路に対して、第２遅延同期化信号により入力データを再同期化することにより第１出力データを更新させる再同期化回路と、を備える。【選択図】図１

Description

本発明は、同期化回路、半導体記憶装置及び同期化方法に関する。
ＣＭＯＳ回路の論理設計において、電源は、電圧ＶＤＤ及び電圧ＶＳＳを維持する。しかし、もし、フリップ・フロップ回路への入力データがクロックに対して十分なセットアップ・マージン／ホルド・マージンを持たないならば、フリップ・フロップ回路の出力信号は、メタステーブル状態に入る場合がある。つまり、もし、入力データのタイミングと入力クロックのタイミングが近くて、セットアップ・マージン又はホルド・マージンが確保されなければ、出力データの電圧は、電圧ＶＤＤにも電圧ＶＳＳにもならず、中間電圧になる場合がある。
この場合、このような中間電圧になる信号を入力する一部の論理回路は、出力信号の中間電圧を電圧ＶＤＤとして扱い、また、このような中間電圧になる信号を入力する他の一部の論理回路は、出力信号の中間電圧圧を電圧ＶＳＳとして扱う。また、システムは、このメタステーブル状態により破壊されることがある。
別々のクロック・ドメイン間でデータを送受信する際に、同期化回路を用いることがあるが、同期化回路において、このようなメタステーブル状態の問題が生じる場合がある。
そこで、別々のクロック・ドメイン間でデータを送受信する際にメタステーブル状態が発生することを抑制するために、データと同期するデータストローブ信号を利用する同期化回路が知られている（例えば、特許文献１）。
特開１０－１３５９３８号公報
このような同期化回路はデータストローブ信号に関連した追加回路を必要とし、回路規模が大きいため、より小さい回路規模で入力データを受け側のクロックに同期化することが可能な同期化回路、半導体記憶装置及び同期化方法が求められている。
本発明は上記課題に鑑みてなされたものであり、同期化を行うことの可能な同期化回路、半導体記憶装置及び同期化方法を提供することを目的とする。
上記課題を解決するために、本発明は、
入力同期化信号を第１所定時間だけ遅延させて第１遅延同期化信号を生成する第１遅延回路と、
前記第１遅延同期化信号を第２所定時間だけ遅延させて第２遅延同期化信号を生成する第２遅延回路と、
入力データを前記入力同期化信号に同期化した第１出力データを出力する第１同期化回路と、
前記入力データを前記第１遅延同期化信号に同期化した第２出力データを出力する第２同期化回路と、
前記第１出力データと前記第２出力データが不一致ならば、前記第１同期化回路に対して、前記第２遅延同期化信号により前記入力データを再同期化することにより前記第１出力データを更新させる再同期化回路と、
を備える同期化回路を提供する（発明１）。
かかる発明（発明１）によれば、例えば、データストローブ信号に関連した追加回路等を用いることなく、メタステーブルにはならない第１出力データを出力することができる。したがって、小さい回路規模で同期化を行うことの可能な同期化回路を実現することができる。
上記発明（発明１）においては、第１出力データを第２遅延同期化信号に同期化した第３出力データを出力する第３同期化回路を更に備えていてもよい（発明２）。
かかる発明（発明２）によれば、メタステーブルにはならず、且つ、第２遅延同期化信号に同期化した第３出力データを出力することができる。
また、第２遅延同期化信号が周期的なものであれば、メタステーブルにはならず、且つ、周期的な第３出力データを出力することができる。
上記発明（発明１～２）においては、入力データの最短維持時間よりも第１所定時間と第２所定時間を合わせた時間が短くてもよい（発明３）。
かかる発明（発明３）によれば、入力同期化信号に同期化した第１出力データと、第１遅延同期化信号に同期化した第２出力データと、が不一致であると判断された時に、安定して入力同期化信号を第２遅延同期化信号により再同期化して、メタステーブルにはならない第１出力データを取得することができる。
上記発明（発明１）においては、前記入力データ、前記第１出力データ及び前記第２出力データは、それぞれ、複数ビットを含み、
前記再同期化回路は、前記第１出力データと前記第２出力データが少なくとも１つのビットにおいて不一致ならば、前記第１同期化回路に対して、前記第２遅延同期化信号により前記入力データを再同期化することにより前記第１出力データを更新させてもよい（発明４）。
かかる発明（発明４）によれば、入力データに含まれる全てのビットに対する再同期の実行／不実行を揃えることができる。従って、複数ビットを含む入力データにより示される値をそのまま維持した第１出力データを出力することができる。
上記発明（発明１）においては、前記第１同期化回路が第１Ｄタイプ・フリップ・フロップ回路であり、前記第２同期化回路が第２Ｄタイプ・フリップ・フロップ回路であってもよい（発明５）。
かかる発明（発明５）によれば、第１Ｄタイプ・フリップ・フロップ回路及び第２Ｄタイプ・フリップ・フロップ回路を用いて同期化を行うことが可能になる。
上記発明（発明１）においては、前記第１同期化回路が第１ラッチ回路であり、前記第２同期化回路が第２ラッチ回路であってもよい（発明６）。
かかる発明（発明６）によれば、第１ラッチ回路及び第２ラッチ回路を用いて同期化を行うことが可能になる。
上記発明（発明１）においては、前記再同期化回路は二入力排他的論理和ゲートを含み、前記二入力排他的論理和ゲートは、前記第１Ｄタイプ・フリップ・フロップ回路の出力端子からの出力データ及び前記第２Ｄタイプ・フリップ・フロップ回路の出力端子からの出力データの排他的論理和をとり、その結果を示す制御信号を出力してもよい（発明７）。
かかる発明（発明７）によれば、第１Ｄタイプ・フリップ・フロップ回路の出力端子からの出力データの論理レベル及び第２Ｄタイプ・フリップ・フロップ回路の出力端子からの出力データの論理レベルが一致する場合には、論理レベルがＬＯＷの制御信号を出力することができ、第１Ｄタイプ・フリップ・フロップ回路の出力端子からの出力データの論理レベル及び第２Ｄタイプ・フリップ・フロップ回路の出力端子からの出力データの論理レベルが一致しない場合には、論理レベルがＨＩＧＨの制御信号を出力することができる。
上記発明（発明７）においては、前記再同期化回路は二入力論理積ゲートをさらに含み、前記二入力論理積ゲートは、前記制御信号と第２遅延クロックとの論理積をとり、その結果を適応第２遅延クロックとして出力してもよい（発明８）。
かかる発明（発明８）によれば、制御信号の論理レベルがＨＩＧＨである場合には、第２遅延クロックに対応した適応第２遅延クロックを生じさせることができ、制御信号の論理レベルがＬＯＷである場合には、第２遅延クロックに対応した適応第２遅延クロックを生じさせないようにすることができる。
上記発明（発明８）においては、前記再同期化回路は二入力論理和ゲートをさらに含み、前記二入力論理和ゲートは、入力クロックと前記適応第２遅延クロックとの論理和をとり、その結果を主クロックとして出力し、
前記第１Ｄタイプ・フリップ・フロップ回路のクロック端子には、前記二入力論理和ゲートから出力される前記主クロックが供給されてもよい（発明９）。
かかる発明（発明９）によれば、入力クロックと適応第２遅延クロックとの論理和の結果を主クロックとして第１Ｄタイプ・フリップ・フロップ回路に供給することができる。
上記発明（発明１）においては、前記再同期化回路はｎ個（ｎは２以上の整数）の二入力排他的論理和ゲートをさらに含み、ｎ個の二入力排他的論理和ゲートのうちｉ番目（ｉ＝１、２、・・・、ｎ）の二入力排他的論理和ゲートは、前記第１同期化回路から出力されたｎビットの前記第１出力データの第ｉビット及び前記第２同期化回路から出力されたｎビットの第２出力データの第ｉビットの排他的論理和演算をして、その結果をｎビットの予備制御信号の第ｉビットとして出力してもよい（発明１０）。
かかる発明（発明１０）によれば、ｎビットの第１出力データとｎビットの第２出力データとをビット毎に比較して、第１出力データと第２出力データとが相違しているか否かを示す予備制御信号を出力することができる。
上記課題を解決するために、本発明は、更に、上記発明（発明１～１０）を備える半導体記憶装置を提供する（発明１１）。
かかる発明（発明１１）によれば、半導体記憶装置内においてデータの同期化を実行することができる。また、例えば、データストローブ信号に関連した追加回路等を用いる必要がないので、小さい回路規模で同期化を行うことの可能な半導体記憶装置を実現することができる。
上記課題を解決するために、本発明は、更に、入力データを同期化信号により同期化させた第１データと、前記入力データを、前記同期化信号を遅延させた信号により同期化させた第２データと、を比較することと、
前記第１データ及び前記第２データが異なっていれば、前記入力データを、前記同期化信号を更に遅延させた信号により同期化したデータを出力し、そうでなければ、前記第１データを出力することと、を含む、
同期化方法を提供する（発明１２）。
かかる発明（発明１２）によれば、例えば、データストローブ信号に関連した追加回路を用いることなく、メタステーブルにはならない第１出力データを出力することができる。したがって、小さい回路規模で同期化を行うことの可能な同期化方法を実現することができる。
上記発明（発明１２）においては、前記比較することは、前記入力データが複数ビットを含む場合に、前記第１データと、前記第２データと、をビット毎に比較することを含み、
前記出力することは、前記第１データ及び前記第２データが少なくとも１つのビットにおいて異なっている場合に、前記入力データを、前記同期化信号を更に遅延させた信号により同期化した前記データを出力し、そうでなければ、前記第１データを出力することを含んでもよい（発明１３）。
かかる発明（発明１３）によれば、メタステーブルにはならない複数ビットを含む第１出力データを出力することができる。
本発明の同期化回路、半導体記憶装置及び同期化方法によれば、同期化を行うことの可能な同期化回路、半導体記憶装置及び同期化方法を実現することができる。
本発明の第１の実施形態による同期化回路の構成を示す回路図である。 図１に示す同期化回路の再同期が実行されない場合の動作例を示すタイミング図である。 図１に示す同期化回路の再同期が実行される場合の第１の動作例を示すタイミング図である。 図１に示す同期化回路の再同期が実行される場合の第２の動作例を示すタイミング図である。 本発明の第２の実施形態による同期化回路の構成を示す回路図である。 本発明の第３の実施形態による同期化回路の構成を示す回路図である。 図６に示す同期化回路の再同期が実行されない場合の動作例を示すタイミング図である。 図６に示す同期化回路の再同期が実行される場合の動作例を示すタイミング図である。 図１に示す第１の実施形態による同期化回路におけるクロックと図５に示す第２の実施形態による同期化回路におけるストローブ信号との対応関係を示すタイミング図である。
以下、本発明の実施形態に係る同期化回路について添付図面を参照して詳細に説明する。ただし、この実施形態は例示であり、本発明はこれに限定されるものではない。
また、本明細書等における「第１」、「第２」、「第３」等の表記は、或る構成要素を他の構成要素と区別するために使用されるものであって、当該構成要素の数、順序又は優先度等を限定するためのものではない。例えば、「第１要素」及び「第２要素」との記載が存在する場合、「第１要素」及び「第２要素」という２つの要素のみが採用されることを意味するものではないし、「第１要素」が「第２要素」に先行しなければならないことを意味するものでもない。
［第１の実施形態］
図１に示す第１の実施形態による同期化回路２０１は、入力データＤＡＴＡを入力クロックＣｌｋに同期化させて、出力データＱ３として出力するものである。
同期化回路２０１は、半導体記憶装置に設けられていてもよい。半導体記憶装置は、ダイナミック・ランダム・アクセス・メモリなどの半導体記憶装置でもよい。
また、同期化回路２０１がダイナミック・ランダム・アクセス・メモリに設けられる場合、同期化回路２０１は、メモリ・セルのリフレッシュ間隔を調整する際に参照する温度に関するデータを扱うものであってもよい。
入力データＤＡＴＡは、例えば、第１の系列のクロックに同期しており、また、クロックＣｌｋは第２の系列のクロックに同期している。従って、同期化回路２０１は、データを第１の系列のクロックから第２の系列のクロックに乗り換えさせることができる。
同期化回路２０１は、第１Ｄタイプ・フリップ・フロップ回路２１１、第２Ｄタイプ・フリップ・フロップ回路２１３及び第３Ｄタイプ・フリップ・フロップ回路２１５を備える。ここで、第１Ｄタイプ・フリップ・フロップ回路２１１、第２Ｄタイプ・フリップ・フロップ回路２１３及び第３Ｄタイプ・フリップ・フロップ回路２１５は、それぞれ、本発明の第１同期化回路、第２同期化回路及び第３同期化回路の一例である。
また、同期化回路２０１は、２つの遅延回路２２１、２２３、二入力排他的論理和ゲート２２５、二入力論理積ゲート２２７及び二入力論理和ゲート２２９を備える。
第１Ｄタイプ・フリップ・フロップ回路２１１の入力端子Ｄ及び第２Ｄタイプ・フリップ・フロップ回路２１３の入力端子Ｄには、１ビットの入力データＤＡＴＡが供給される。
また、第３Ｄタイプ・フリップ・フロップ回路２１５の入力端子Ｄには、第１Ｄタイプ・フリップ・フロップ回路２１１の出力端子Ｑからの出力データＱ１が供給される。
遅延回路２２１は、入力クロックＣｌｋを第１の所定の遅延時間だけ遅延させて、第１遅延クロックＣｌｋ＿ｄ１として出力する。また、遅延回路２２３は、第１遅延クロックＣｌｋ＿ｄ１を第２の所定の遅延時間だけ遅延させて、第２遅延クロックＣｌｋ＿ｄ２として出力する。ここで、遅延回路２２１及び遅延回路２２３は、それぞれ、本発明の第１遅延回路及び第２遅延回路の一例である。
ここで、入力クロックＣｌｋ、第１遅延クロックＣｌｋ＿ｄ１及び第２遅延クロックＣｌｋ＿ｄ２は、それぞれ、本発明の第１同期化信号、第２同期化信号及び第３同期化信号の一例である。
二入力排他的論理和ゲート２２５は、第１Ｄタイプ・フリップ・フロップ回路２１１の出力端子Ｑからの出力データＱ１及び第２Ｄタイプ・フリップ・フロップ回路２１３の出力端子Ｑからの出力データＱ２の排他的論理和をとり、その結果を示す制御信号ｑｃｈｋを出力する。従って、制御信号ｑｃｈｋの論理レベルは、第１Ｄタイプ・フリップ・フロップ回路２１１の出力端子Ｑからの出力データＱ１の論理レベル及び第２Ｄタイプ・フリップ・フロップ回路２１３の出力端子Ｑからの出力データＱ２の論理レベルが一致すればＬＯＷとなり、一致しなければＨＩＧＨとなる。
二入力論理積ゲート２２７は、制御信号ｑｃｈｋと第２遅延クロックＣｌｋ＿ｄ２との論理積を取り、その結果を適応第２遅延クロックｃｃｌｋとして出力する。従って、制御信号ｑｃｈｋの論理レベルがＨＩＧＨであれば、第２遅延クロックＣｌｋ＿ｄ２に対応した適応第２遅延クロックｃｃｌｋが生じるが、制御信号ｑｃｈｋの論理レベルがＬＯＷであれば、第２遅延クロックＣｌｋ＿ｄ２に対応した適応第２遅延クロックｃｃｌｋが生じない。
二入力論理和ゲート２２９は、入力クロックＣｌｋと適応第２遅延クロックｃｃｌｋの論理和を取り、その結果を主クロックｌｃｌｋとして出力する。
第１Ｄタイプ・フリップ・フロップ回路２１１のクロック端子ＣＫには、二入力論理和ゲート２２９から出力される主クロックｌｃｌｋが供給される。
また、第２Ｄタイプ・フリップ・フロップ回路２１３のクロック端子ＣＫには、第１遅延回路２２１からの第１遅延クロックＣｌｋ＿ｄ１が供給される。
更に、第３Ｄタイプ・フリップ・フロップ回路２１５のクロック端子ＣＫには、第２遅延回路２２３からの第２遅延クロックＣｌｋ＿ｄ２が供給される。
第１Ｄタイプ・フリップ・フロップ回路２１１は、入力端子Ｄに供給される入力データＤＡＴＡをクロック端子ＣＫに供給される主クロックｌｃｌｋのＬＯＷからＨＩＧＨへの立ち上がりに同期化させた出力データＱ１を出力端子Ｑから出力する。
第２Ｄタイプ・フリップ・フロップ回路２１３は、入力端子Ｄに供給される入力データＤＡＴＡをクロック端子ＣＫに供給される第１遅延クロックＣｌｋ＿ｄ１のＬＯＷからＨＩＧＨへの立ち上がりに同期化させた出力データＱ２を出力端子Ｑから出力する。
第３Ｄタイプ・フリップ・フロップ回路２１５は、入力端子Ｄに供給されるデータＱ１をクロック端子ＣＫに供給される第２遅延クロックＣｌｋ＿ｄ２のＬＯＷからＨＩＧＨへの立ち上がりに同期化させた出力データＱ３を出力端子Ｑから出力する。
入力データＤＡＴＡは、まず、入力クロックＣｌｋよりも二入力論理和ゲート２２９により僅かに遅延した主クロックｌｃｌｋにより第１Ｄタイプ・フロップ回路２１１において同期化される。主クロックｌｃｌｋにより同期化された入力データＤＡＴＡは、第１Ｄタイプ・フロップ回路２１１の出力端子ＱからデータＱ１として出力される。
次に、入力データＤＡＴＡは、入力クロックＣｌｋよりも遅延回路２２１により遅延した第１遅延クロックＣｌｋ＿ｄ１により第２Ｄタイプ・フロップ回路２１３において同期化される。第１遅延クロックＣｌｋ＿ｄ１により同期化された入力データＤＡＴＡは、第２Ｄタイプ・フロップ回路２１３の出力端子ＱからデータＱ２として出力される。
ここで、入力データＤＡＴＡの論理レベルが変化するタイミングが入力クロックＣｌｋのＬＯＷからＨＩＧＨへの立ち上がりのタイミングに近いと（つまり、入力クロックＣｌｋに対する入力データＤＡＴＡの必要なセットアップ・マージン／ホルド・マージンが確保されないと）、第１Ｄタイプ・フリップ・フロップ回路２１１の出力データＱ１においてメタステーブル状態が発生する可能性が生じる。
また、入力データＤＡＴＡの論理レベルが変化するタイミングが第１遅延クロックＣｌｋ＿ｄ１の立ち上がりのタイミングに近いと（つまり、第１遅延クロックＣｌｋ＿ｄ１に対する入力データＤＡＴＡの必要なセットアップ・マージン／ホルド・マージンが確保されないと）、第２Ｄタイプ・フリップ・フロップ回路２１３の出力データＱ２においてメタステーブル状態が発生する可能性が生じる。
ところで、入力データＤＡＴＡが同じ論理レベルを維持しているときに、第１Ｄタイプ・フリップ・フロップ回路２１１において入力クロックＣｌｋの立ち上がりに対応した主クロックｌｃｌｋの立ち上がりにより入力データＤＡＴＡが同期化され、次いで、第２Ｄタイプ・フリップ・フロップ回路２１３において第１遅延クロックＣｌｋ＿ｄ１により入力データＤＡＴＡが同期化されるならば、入力データＤＡＴＡが第２Ｄタイプ・フリップ・フロップ回路２１３において第１遅延クロックＣｌｋ＿ｄ１により同期化された後は、二入力排他的論理和ゲート２２５から出力される制御信号ｑｃｈｋの論理レベルはＬＯＷである。従って、その後、第２遅延クロックＣｌｋ＿ｄ２が立ち上がる時には二入力論理積ゲート２２７の出力端子から二入力論理和ゲート２２９に供給される適応第２遅延クロックｃｃｌｋの論理レベルはＬＯＷに維持されている。従って、第２遅延クロックＣｌｋ＿ｄ２が立ち上がっても二入力論理積ゲート２２７から出力される適応第２遅延クロックｃｃｌｋの論理レベルはＬＯＷに維持され、主クロックｌｃｌｋの論理レベルもＬＯＷに維持される。従って、このような場合には、入力データＤＡＴＡが第１Ｄタイプ・フリップ・フロップ回路２１１において再同期化されるようなことはない。
従って、入力クロックＣｌｋの立ち上がりに対応した主クロックｌｃｌｋの立ち上がりによる同期化により更新された第１Ｄタイプ・フリップ・フロップ回路２１１の出力データＱ１の論理レベルは、維持される。
他方で、入力データＤＡＴＡの論理レベルが或る論理レベル（ＨＩＧＨ又はＬＯＷ）であるときに、第１Ｄタイプ・フリップ・フロップ回路２１１において入力データＤＡＴＡが入力クロックＣｌｋの立ち上がりに対応した主クロックｌｃｌｋの立ち上がりにより同期化され、次いで、入力データＤＡＴＡの論理レベルが他の論理レベル（ＬＯＷ又はＨＩＧＨ）に変化してから、第２Ｄタイプ・フリップ・フロップ回路２１３において入力データＤＡＴＡが第１遅延クロックＣｌｋ＿ｄ１により同期化されるならば、第２Ｄタイプ・フリップ・フロップ回路２１３において入力データＤＡＴＡが第１遅延クロックＣｌｋ＿ｄ１により同期化された後は、二入力排他的論理和ゲート２２５から出力される制御信号ｑｃｈｋの論理レベルはＨＩＧＨである。
従って、その後、第２遅延クロックＣｌｋ＿ｄ２が立ち上がる時には制御信号ｑｃｈｋの論理レベルはＨＩＧＨに維持されている。従って、第２遅延クロックＣｌｋ＿ｄ２が立ち上がると二入力論理積ゲート２２７から出力される適応第２遅延クロックｃｃｌｋも立ち上がる。二入力論理和ゲート２２９の一方の入力端子にこの適応第２遅延クロックｃｃｌｋが入力され、他方の入力端子の論理レベルはＬＯＷを維持するので、二入力論理和ゲート２２９から出力される主クロックｌｃｌｋは、第２遅延クロックＣｌｋ＿ｄ２に対して、二入力論理積ゲート２２７と二入力論理和ゲート２２９による遅延時間だけ遅延して、立ち上がる。従って、このような場合には、第２遅延クロックに対応した立ち上がりに対応した主クロックｌｃｌｋの立ち上がりにより入力データＤＡＴＡが第１Ｄタイプ・フリップ・フロップ回路２１１において再同期化される。
第１Ｄタイプ・フリップ・フロップ回路２１１の出力データＱ１又は第２Ｄタイプ・フリップ・フロップ回路２１３の出力データＱ２においてメタステーブル状態が発生し、これにより、第２遅延クロックＣｌｋ＿ｄ２が立ち上がるタイミングにおいて、制御信号ｑｃｈｋの論理レベルがＨＩＧＨになる場合にも、同様に、第２遅延クロックに対応した立ち上がりに対応した主クロックｌｃｌｋの立ち上がりにより入力データＤＡＴＡが第１Ｄタイプ・フリップ・フロップ回路２１１において再同期化される。
従って、これらの場合には、入力クロックＣｌｋの立ち上がりに対応した主クロックｌｃｌｋの立ち上がりにより同期化により更新された第１Ｄタイプ・フリップ・フロップ回路２１１の出力データＱ１の論理レベルは、第２遅延クロックＣｌｋ＿ｄ２の立ち上がりに対応した主クロックｌｃｌｋの立ち上がりにより更新されることになる。なお、本実施形態において、二入力排他的論理和ゲート２２５、二入力論理積ゲート２２７、二入力論理和ゲート２２９及び第１Ｄタイプ・フリップ・フロップ回路２１１は、本発明の再同期化回路の一例である。
次に、図２を参照して、入力データＤＡＴＡが第１Ｄタイプ・フリップ・フロップ回路２１１において再同期化されない場合の例の説明をする。
時刻ｔ１１において、入力データＤＡＴＡの論理レベルは、ＬＯＷからＨＩＧＨに変化する。
時刻ｔｃ１において、論理レベルがＨＩＧＨである入力データＤＡＴＡは、入力クロックＣｌｋの立ち上がりに対応した主クロックｌｃｌｋの立ち上がりにより第１Ｄタイプ・フリップ・フロップ回路２１１において同期化される。従って、第１Ｄタイプ・フリップ・フロップ回路２１１の出力データＱ１の論理レベルは、入力クロックＣｌｋが立ち上がる時刻ｔｃ１から僅かに遅延した時刻ｔ１２以降においてはＨＩＧＨになる。
時刻ｔｃ２において、論理レベルがＨＩＧＨである入力データＤＡＴＡは、第１遅延クロックＣｌｋ＿ｄ１の立ち上がりにより第２Ｄタイプ・フリップ・フロップ回路２１３において同期化される。従って、第２Ｄタイプ・フリップ・フロップ回路２１３の出力データＱ２の論理レベルは、第１遅延クロックＣｌｋ＿ｄ１が立ち上がる時刻ｔｃ２から僅かに遅延した時刻ｔ１３以降においてはＨＩＧＨになる。
従って、制御信号ｑｃｈｋの論理レベルは、時刻ｔ１２から時刻ｔ１３においては、ＨＩＧＨになるが、時刻ｔ１３以降においては、ＬＯＷになる。
従って、第２遅延クロックＣｌｋ＿ｄ２が立ち上がる時刻ｔｃ３においては、出力データＱ１と出力データＱ２の論理レベルが同一であるため、制御信号ｑｃｈｋの論理レベルはＬＯＷであり、従って、適応第２遅延クロックｃｃｌｋは生じない。
従って、第２遅延クロックＣｌｋ＿ｄ２の立ち上がりに対応した主クロックｌｃｌｋの立ち上がりによるＤタイプ・フリップ・フロップ回路２１１における再同期化は生じない。
従って、入力クロックＣｌｋの立ち上がりに対応した主クロックｌｃｌｋの立ち上がりによる同期化により時刻ｔ１２に更新された第１Ｄタイプ・フリップ・フロップ回路２１１の出力データＱ１の論理レベルは、維持される。
第１Ｄタイプ・フリップ・フロップ回路２１１において１回のみ同期化された出力データＱ１は、その後、第２遅延クロックＣｌｋ＿ｄ２が立ち上がる時刻において、第３Ｄタイプ・フリップ・フロップ回路２１５において同期化され、第３Ｄタイプ・フリップ・フロップ回路２１５の出力端子Ｑから出力データＱ３として出力される。
次に、図３を参照して、第１Ｄタイプ・フリップ・フロップ回路２１１の出力データＱ１がメタステーブルになり、これにより、入力データＤＡＴＡが第２遅延クロックＣｌｋ＿ｄ２の立ち上がりに対応した主クロックｌｃｌｋの立ち上がりにより第１Ｄタイプ・フリップ・フロップ回路２１１において再同期化される場合の例の説明をする。
時刻ｔｃ１において、論理レベルがＬＯＷからＨＩＧＨに変化する入力データＤＡＴＡは、入力クロックＣｌｋの立ち上がりに対応した主クロックｌｃｌｋの立ち上がりにより第１Ｄタイプ・フリップ・フロップ回路２１１において同期化されようとする。しかし、入力クロックＣｌｋに対する入力データＤＡＴＡの必要なセットアップ・マージン／ホルド・マージンが確保されないため、時刻ｔｃ１以降に第１Ｄタイプ・フリップ・フロップ２１１回路の出力データＱ１がメタステーブルになる。なお、後述する再同期化により時刻ｔ２２以降は、第１Ｄタイプ・フリップ・フロップ回路２１１の出力データＱ１の論理レベルは、ＨＩＧＨで安定する。
時刻ｔｃ２において、論理レベルがＨＩＧＨである入力データＤＡＴＡは、第１遅延クロックＣｌｋ＿ｄ１の立ち上がりにより第２Ｄタイプ・フリップ・フロップ回路２１３において同期化される。従って、第２Ｄタイプ・フリップ・フロップ回路２１３の出力データＱ２の論理レベルは、第１遅延クロックＣｌｋ＿ｄ１が立ち上がる時刻ｔｃ２から僅かに遅延した時刻ｔ２１以降においてはＨＩＧＨになる。
ここで、上述したように、第１Ｄタイプ・フリップ・フロップ回路２１１の出力データＱ１は、時刻ｔｃ１から時刻ｔ２２までの期間においてメタステーブルであるが、二入力排他的論理和ゲート２２５においては、論理レベルがＬＯＷであると判断される。
従って、出力データＱ１と出力データＱ２の論理レベルが同一ではないため、二入力排他的論理和ゲート２２５から出力される制御信号ｑｃｈｋの論理レベルは、時刻ｔ２１からＨＩＧＨである。
なお、図３の例では、時刻ｔｃ１以前においては、出力データＱ１及び出力データＱ２の双方の論理レベルがＬＯＷであるため、制御信号ｑｃｈｋの論理レベルがＬＯＷとなっている。また、時刻ｔｃ１から時刻ｔｃ２までの期間においては、上述したように、二入力排他的論理和ゲート２２５において出力データＱ１の論理レベルがＬＯＷであると判断され、また、出力データＱ２の双方の論理レベルがＬＯＷであるため、制御信号ｑｃｈｋの論理レベルがＬＯＷとなっている。
従って、第２遅延クロックＣｌｋ＿ｄ２が立ち上がる時刻ｔｃ３においては、制御信号ｑｃｈｋの論理レベルはＨＩＧＨであり、従って、適応第２遅延クロックｃｃｌｋも立ち上がる。
図示しないが、時刻ｔｃ３の前後においては、入力クロックＣｌｋの論理レベルはＬＯＷであり、従って、適応第２遅延クロックｃｃｌｋも立ち上がりに対応して主クロックｌｃｌｋも立ち上がる。
従って、第２遅延クロックＣｌｋ＿ｄ２の立ち上がりに対応した主クロックｌｃｌｋの立ち上がりにより第１Ｄタイプ・フリップ・フロップ回路２１１における再同期化が実行される。従って、時刻ｔ２２において、第１Ｄタイプ・フリップ・フロップ回路２１１の出力信号の論理レベルがその時刻における入力データＤＡＴＡの論理レベルと同一であるＨＩＧＨに更新される。これと同時に、制御信号ｑｃｈｋの論理レベルはＬＯＷになる。
第１Ｄタイプ・フリップ・フロップ回路２１１において再同期化された出力データＱ１は、その後、第２遅延クロックＣｌｋ＿ｄ２が立ち上がる時刻において、第３Ｄタイプ・フリップ・フロップ回路２１５において同期化され、第３Ｄタイプ・フリップ・フロップ回路２１５の出力端子Ｑから出力データＱ３として出力される。
次に、図４を参照して、第２Ｄタイプ・フリップ・フロップ回路２１３の出力データＱ２がメタステーブルになり、これにより、入力データＤＡＴＡが第２遅延クロックＣｌｋ＿ｄ２の立ち上がりに対応した主クロックｌｃｌｋの立ち上がりにより第１Ｄタイプ・フリップ・フロップ回路２１１において再同期化される場合の例の説明をする。
時刻ｔｃ１において、論理レベルがＬＯＷである入力データＤＡＴＡは、入力クロックＣｌｋの立ち上がりに対応した主クロックｌｃｌｋの立ち上がりにより第１Ｄタイプ・フリップ・フロップ回路２１１において同期化される。従って、第１Ｄタイプ・フリップ・フロップ回路２１１の出力データＱ１の論理レベルは、入力クロックＣｌｋが立ち上がる時刻ｔｃ１から僅かに遅延した時刻ｔ３１以降においてＬＯＷになる。なお、図４の例では、第１Ｄタイプ・フリップ・フロップ回路２１１の出力データＱ１の論理レベルは、時刻ｔ３１以前においてもＬＯＷである。
時刻ｔｃ２において、論理レベルがＬＯＷからＨＩＧＨに変化する入力データＤＡＴＡは、第１遅延クロックＣｌｋ＿ｄ１の立ち上がりにより第２Ｄタイプ・フリップ・フロップ回路２１３において同期化されようとする。しかし、第１遅延クロックＣｌｋ＿ｄ１に対する入力データＤＡＴＡの必要なセットアップ・マージン／ホルド・マージンが確保されないため、時刻ｔｃ２から第２Ｄタイプ・フリップ・フロップ回路２１３の出力データＱ２がメタステーブルになる。なお、時刻ｔｃ３以降は、第２Ｄタイプ・フリップ・フロップ回路２１３の出力データＱ２の論理レベルは、ＨＩＧＨで安定する。
従って、時刻ｔｃ２から時刻ｔｃ３までの期間において第２Ｄタイプ・フリップ・フロップ回路２１３の出力データＱ２は、メタステーブルであるが、二入力排他的論理和ゲート２２５においては、論理レベルがＨＩＧＨであると判断される。
従って、出力データＱ１と出力データＱ２の論理レベルが同一ではないため、時刻ｔｃ２以降は、二入力排他的論理和ゲート２２５から出力される制御信号ｑｃｈｋの論理レベルはＨＩＧＨである。
従って、第２遅延クロックＣｌｋ＿ｄ２が立ち上がる時刻ｔｃ３においては、制御信号ｑｃｈｋの論理レベルはＨＩＧＨであり、従って、適応第２遅延クロックｃｃｌｋも立ち上がる。
図示しないが、時刻ｔｃ３の前後においては、入力クロックＣｌｋの論理レベルはＬＯＷであり、従って、適応第２遅延クロックｃｃｌｋの立ち上がりに対応して主クロックｌｃｌｋも立ち上がる。
従って、第２遅延クロックＣｌｋ＿ｄ２の立ち上がりに対応した主クロックｌｃｌｋの立ち上がりにより第１Ｄタイプ・フリップ・フロップ回路２１１における再同期化が実行される。従って、時刻ｔ３２において、第１Ｄタイプ・フリップ・フロップ回路２１１の出力信号の論理レベルがその時刻における入力データＤＡＴＡの論理レベルと同一であるＨＩＧＨに更新される。
第１Ｄタイプ・フリップ・フロップ回路２１１において再同期化された出力データＱ１は、その後、第２遅延クロックＣｌｋ＿ｄ２が立ち上がる時刻において、第３Ｄタイプ・フリップ・フロップ回路２１５において同期化され、第３Ｄタイプ・フリップ・フロップ回路２１５の出力端子Ｑから出力データＱ３として出力される。
なお、遅延回路２２１による第１の所定の遅延時間及び遅延回路２２３による第２の所定の遅延時間を合わせた時間を、入力データＤＡＴＡが同一の論理レベルを維持する期間（例えば、入力データＤＡＴＡのクロック期間）よりも短くすれば、最初の同期化による出力データＱ１がメタステーブルとなっても、再同期により安定した出力データＱ１を得ることができる。その他の場合を含め、遅延回路２２１による第１の所定の遅延時間及び遅延回路２２３による第２の所定の遅延時間を合わせた時間を、入力データＤＡＴＡが同一の論理レベルを維持する期間よりも短くすれば、同期化回路２０１から出力データＱ３を安定して出力することができる。
［第２の実施形態］
図５は、第２の実施形態による同期化回路２０３を示す。同期化回路２０３は、第１の実施形態による同期化回路２０１と比較すると、第１Ｄタイプ・フリップ・フロップ回路２１１及び第２Ｄタイプ・フリップ・フロップ回路２１３が、それぞれ、第１ラッチ回路２４１及び第２ラッチ回路２４３に置き換わり、第３Ｄタイプ・フリップ・フロップ回路２１５が省略されている点が異なる。
また、図１及び図５を参照すると、同期化回路２０３は、第１の実施形態による同期化回路２０１と比較すると、入力クロックＣｌｋ、第１遅延クロックＣｌｋ＿ｄ１及び第２遅延クロックＣｌｋ＿ｄ２が、それぞれ、入力ストローブ信号Ｓｔｒ、第１遅延ストローブ信号ｓｔｒ＿ｄ１及び第２遅延ストローブ信号ｓｔｒ＿ｄ２に置き換わっている点が異なる。
ここで、入力ストローブ信号Ｓｔｒ、第１遅延ストローブ信号ｓｔｒ＿ｄ１及び第２遅延ストローブ信号ｓｔｒ＿ｄ２は、それぞれ、本発明の第１同期化信号、第２同期化信号及び第３同期化信号の他の一例である。
更に、適応第２遅延クロックｃｃｌｋ及び主クロックｌｃｌｋが、それぞれ、適応第２遅延ストローブ信号ｓｓｔｒ及び主ストローブ信号ｌｓｔｒに置き換わっている点が異なる。
図９に示すように、入力クロックＣｌｋの立ち上がり時刻ｔｃ１において、入力ストローブ信号Ｓｔｒが立ち下がる。同様に、第１遅延クロックＣｌｋ＿ｄ１の立ち上がり時刻ｔｃ２において、第１遅延ストローブ信号ｓｔｒ＿ｄ１が立ち下がる。更に同様に、第２遅延クロックＣｌｋ＿ｄ２の立ち上がり時刻ｔｃ３において、第２遅延ストローブ信号ｓｔｒ＿ｄ２が立ち下がる。
また、適応第２遅延ストローブ信号ｓｓｔｒは、適応第２遅延クロックｃｃｌｋと同様に、制御信号ｑｃｈｋの論理レベルがＨＩＧＨであるときに発生し、そうでないときに発生しない。適応第２遅延ストローブ信号ｓｓｔｒが発生する場合には、適応第２遅延ストローブ信号ｓｓｔｒは、適応第２遅延クロックｃｃｌｋが立ち上がる時刻と同一の時刻に立ち下がる。
初回の同期のための主ストローブ信号ｌｓｔｒは、初回の同期のための主クロックｌｃｌｋの立ち上がりと同一の時刻に立ち下がる。また、再同期のための主ストローブ信号ｌｓｔｒは、再同期のための主クロックｌｃｌｋの立ち上がりと同一の時刻に立ち下がる。
一般に、Ｄタイプ・フリップ・フロップ回路は、入力データを入力クロックの立ち上がりに同期させて出力データにする。これに対して、ラッチ回路は、ストローブ信号の論理レベルがＨＩＧＨである期間においては、入力データをそのまま出力データとして出力するが、ストローブ信号が立ち下がる時の入力データの論理レベルを持つ出力データを維持する。
従って、第２の実施形態による第１ラッチ回路２４１及び第２ラッチ回路２４３は、それぞれ、第１の実施形態による第１Ｄタイプ・フリップ・フロップ回路２１１及び第２Ｄタイプ・フリップ・フロップ回路２１３と同様に動作する。Ｄタイプ・フリップ・フロップ回路をラッチ回路に置き替えることによって、回路規模を縮小することができる。
第２の実施形態においては、第１の実施形態における第３Ｄタイプ・フリップ・フロップ回路２１５に対応する第３ラッチ回路がない。しかし、第３Ｄタイプ・フリップ・フロップ回路２１５に対応する第３ラッチ回路を設けてもよい。
第２の実施形態によれば、Ｄタイプ・フリップ・フロップ回路をラッチ回路に置き換えているので、回路規模を縮小することができる。
［第３の実施形態］
ところで、例えば、ダイナミック・ランダム・アクセス・メモリにおいては、徐々に蓄積電荷が減少していくメモリ・セルを再充電するためのリフレッシュ回路が設けられている。リフレッシュ回路におけるリフレッシュレート制御のために参照する温度データは複数ビットにより構成される場合もある。このように複数ビットより構成される温度データを同期化回路への入力データにして、クロック乗り換えをする必要が生ずるような場合がある。
第１の実施形態による同期化回路及び第２の実施形態による同期化回路は、１ビットのみより構成される入力データを扱うものであるが、例えば、１ビットのみを扱う同期化回路を複数並列に並べるだけだと、ビット間で同期化回路の動作が異なる場合が生じてしまい、正しいクロック乗り換えをすることができない。つまり、あるビットに対応する同期化回路では再同期が生じるが他のビットに対応する同期化回路では再同期が生じない場合が生じてしまい、このような場合には、正しいクロック乗り換えをすることができない。
第３の実施形態による同期化回路は、このような問題を生じないようにしたものである。
図６は、第３の実施形態による同期化回路２０５を示す。第２の実施形態による同期化回路２０３においては、入力データＤＡＴＡのビット数は１である。これに対して、第３の実施形態による同期化回路２０５においては、入力データＤＡＴＡのビット数は複数ｎ（ｎは、２以上の整数）である。
第３の実施形態による同期化回路２０５は、第２の実施形態による同期化回路２０３と比較すると、第１ラッチ回路２４１、第２ラッチ回路２４３及び二入力排他的論理和ゲート２２５が、それぞれ、複数（ここでは、ｎ個）の第１ラッチ回路２４１－１～２４１－ｎ、複数（ここでは、ｎ個）の第２ラッチ回路２４３－１～２４３－ｎ及び複数（ここでは、ｎ個）の二入力排他的論理和ゲート２２５－１～２２５－ｎに置き換わっている点と、ｎ入力論理和ゲート２３１が追加されている点が異なる。
複数の第１ラッチ回路２４１－１～２４１－ｎは、ｎビットの入力データＤＡＴＡ＜ｎ：１＞を主ストローブ信号ｌｓｔｒによりラッチして、ｎビットの出力データＱ１＜ｎ：１＞として出力する。同様に、複数の第２ラッチ回路２４３－１～２４３－ｎは、ｎビットの入力データＤＡＴＡ＜ｎ：１＞を第１遅延ストローブ信号ｓｔｒ＿ｄ１によりラッチして、ｎビットの出力データＱ２＜ｎ：１＞として出力する。
複数の二入力排他的論理和ゲート２２５－１～２２５－ｎのうちｉ番目の二入力排他的論理和ゲート２２５－ｉ（ｉ＝１、２、・・・、ｎ）は、出力データＱ１＜ｎ：１＞の第ｉビット及び出力データＱ２＜ｎ：１＞の第ｉビットの排他的論理和演算をして、その結果を予備制御信号Ｑｃｈｋ＜ｎ：１＞の第ｉビットとして出力する。
ｎ入力論理和ゲート２３１は、予備制御信号Ｑｃｈｋ＜ｎ：１＞の論理和演算をして、その結果を示す制御信号ＱｃｈｋＮを出力端子から二入力論理積ゲート２２７の片側の入力端子に供給する。
二入力論理積ゲート２２７及び二入力論理和ゲート２２９は、第２の実施形態と同様である。
複数ビットの入力データＤＡＴＡ＜ｎ：１＞の各ビットは、主ストローブ信号ｌｓｔｒにより複数の第１ラッチ回路２４１－１～２４１－ｎの各々にラッチされ、出力データＱ１＜ｎ：１＞として出力される。
また、複数ビットの入力データＤＡＴＡ＜ｎ：１＞の各ビットは、第１遅延ストローブ信号ｓｔｒ＿ｄ１により複数の第２ラッチ回路２４３－１～２４３－ｎの各々にラッチされ、出力データＱ２＜ｎ：１＞として出力される。
そして、出力データＱ１＜ｎ：１＞と出力データＱ２＜ｎ：１＞が複数の二入力排他的論理和ゲート２２５－１～２２５－ｎによりビット毎に比較される。少なくとも１つのビットにおいて出力データＱ１＜ｎ：１＞と出力データＱ２＜ｎ：１＞が相違していることを複数の二入力排他的論理和ゲート２２５－１～２２５－ｎが出力する予備制御信号ｑｃｈｋ＜ｎ：１＞が示すならば、入力データＤＡＴＡ＜ｎ：１＞は適応第２遅延ストローブ信号ｓｓｔｒの立ち下がりに対応する主ストローブ信号ｌｓｔｒの立ち下がりで複数の第１ラッチ回路２４１－１～２４１－ｎにおいて再ラッチされる。
次に、図７を参照して、ｎビット入力データＤＡＴＡ＜ｎ：１＞が複数の第１ラッチ回路２４１－１～２４１－ｎにおいて再ラッチされない場合の例の説明をする。
ｎビット入力データＤＡＴＡ＜ｎ：１＞は、入力ストローブ信号Ｓｔｒの立ち下がりに対応する主ストローブ信号ｌｓｔｒの立ち下がりで複数の第１ラッチ回路２４１－１～２４１－ｎにおいてラッチされる。従って、複数の第１ラッチ回路２４１－１～２４１－ｎの出力データＱ１＜ｎ：１＞は、入力ストローブ信号Ｓｔｒが立ち下がる時刻ｔｃ１から僅かに遅延した時刻ｔ４１において変化する。
次に、ｎビット入力データＤＡＴＡ＜ｎ：１＞は、第１遅延ストローブ信号ｓｔｒ＿ｄ１の立ち下がりで第２ラッチ回路２４３－１～２４３－ｎにおいてラッチされる。従って、複数の第２ラッチ回路２４３－１～２４３－ｎの出力データＱ２＜ｎ：１＞は、第１遅延ストローブ信号ｓｔｒ＿ｄ１が立ち下がる時刻ｔｃ２から僅かに遅延した時刻ｔ４２において変化する。
従って、時刻ｔ４１から時刻ｔ４２までの期間においては、複数の第２ラッチ回路２４３－１～２４３－ｎの出力データＱ２＜ｎ：１＞の少なくとも一部のビットの論理レベルが複数の第１ラッチ回路２４１－１～２４１－ｎの出力データＱ１＜ｎ：１＞の対応するビットに一致しなくなる。従って、時刻ｔ４１から時刻ｔ４２までの期間において、複数の二入力排他的論理和ゲート２２５－１～２２５－ｎが出力する予備制御信号ｑｃｈｋ＜ｎ：１＞の少なくとも１つの論理レベルはＨＩＧＨになり、従って、ｎ入力論理和ゲート２３１が出力する制御信号ＱｃｈｋＮの論理レベルは、ＨＩＧＨになる。
時刻ｔ４２以降においては、複数の第２ラッチ回路２４３－１～２４３－ｎの出力データＱ２＜ｎ：１＞の論理レベルが複数の第１ラッチ回路２４１－１～２４１－ｎの出力信号＜ｎ：１＞の論理レベルと全ビットにおいて一致する。従って、時刻ｔ４２以降に、複数の二入力排他的論理和ゲート２２５－１～２２５－ｎが出力する全ての予備制御信号Ｑｃｈｋ＜ｎ：１＞の論理レベルはＬＯＷになり、従って、ｎ入力論理和ゲート２３１が出力する制御信号ＱｃｈｋＮの論理レベルもＬＯＷになる。
従って、第２遅延ストローブ信号ｓｔｒ＿ｄ２が立ち下がる時刻ｔｃ３においては、制御信号ＱｃｈｋＮの論理レベルはＬＯＷであり、従って、適応第２遅延ストローブ信号ｓｓｔｒ及び主ストローブ信号ｌｓｔｒの立ち下がりは発生しない。
従って、第２遅延ストローブ信号ｓｔｒ＿ｄ２の立ち下がりに対応した主ストローブ信号ｌｓｔｒの立ち下がりは発生せず、従って、複数の第１ラッチ回路２４１－１～２４１－ｎにおける再ラッチは発生しない。
従って、入力ストローブ信号Ｓｔｒの立ち下がりに対応した主ストローブ信号ｌｓｔｒの立ち下りによりラッチされた複数の第１ラッチ回路２４１－１～２４1－ｎの出力データＱ１＜ｎ：１＞の論理レベルは再ラッチによって更新されることはなく、そのまま維持される。
なお、図７に示すように、時刻ｔｃ３から時刻ｔ４３までの長さｔＴｒａｎの期間においてｎビット入力データＤＡＴＡ＜ｎ：１＞が変化しても、複数の第１ラッチ回路２４１－１～２４１－ｎの出力データＱ１＜ｎ：１＞の論理レベルはそのまま維持される。なお、図７は、ｎビット入力データＤＡＴＡ＜ｎ：１＞が時刻ｔｃ３から時刻ｔ４３までの間においてビット間のスキューをもって変化していることを示している。
次に、図８を参照して、ｎビット入力データＤＡＴＡ＜ｎ：１＞が第２遅延ストローブ信号ｓｔｒ＿ｄ２の立ち下がりに対応した主ストローブ信号ｌｓｔｒの立ち下がりで複数の第１ラッチ回路２４１－１～２４１－ｎにおいて再ラッチされる場合の例の説明をする。
まず、ｎビット入力データＤＡＴＡ＜ｎ：１＞は、入力ストローブ信号Ｓｔｒの立下りに対応した主ストローブ信号ｌｓｔｒの立ち下がりにより複数の第１ラッチ回路２４１－１～２４１－ｎにおいてラッチされる。従って、複数の第１ラッチ回路２４１－１～２４１－ｎの出力データＱ１＜ｎ：１＞は、入力ストローブ信号が立ち下がる時刻ｔｃ１から僅かに遅延した時刻ｔ５１において変化する。
従って、図７の場合と同様に、時刻ｔ５１からは、複数の第１ラッチ回路２４１－１～２４１－ｎの出力データＱ１＜ｎ：１＞の少なくとも一部のビットの論理レベルが複数の第２ラッチ回路２４３－１～２４３－ｎの出力データＱ２＜ｎ：１＞の対応するビットに一致しなくなる。従って、時刻ｔ５１からは、複数の二入力排他的論理和ゲート２２５－１～２２５－ｎが出力する予備制御信号ｑｃｈｋ＜ｎ：１＞の少なくとも１つの論理レベルはＨＩＧＨになり、従って、ｎ入力論理和ゲート２３１が出力する制御信号ＱｃｈｋＮの論理レベルもＨＩＧＨになる。
次に、図７の例とは異なり、第１遅延ストローブ信号ｓｔｒ＿ｄ１が立ち下がる時刻ｔｃ２の前後にｎビット入力データＤＡＴＡ＜ｎ：１＞の論理レベルが変化する。ｎビット入力データＤＡＴＡ＜ｎ：１＞は、第１遅延ストローブ信号ｓｔｒ＿ｄ１の立ち下がりにより複数の第２ラッチ回路２４３－１～２４３―ｎにおいてラッチされようとする。
仮に、時刻ｔｃ２におけるｎビット入力データＤＡＴＡ＜ｎ：１＞の各ビットの論理レベルが時刻ｔｃ１におけるｎビット入力データＤＡＴＡ＜ｎ：１＞の対応するビットの論理レベルと同一であれば、図７の時刻ｔ４２に対応する時刻ｔ５２以降は、制御信号ＱｃｈｋＮの論理レベルはＬＯＷになる。なお、図８では、時刻ｔ５２以降に制御信号ＱｃｈｋＮの論理レベルがＬＯＷになるケースについて図示していない。
しかし、上述したように、時刻ｔｃ２前後にｎビット入力データＤＡＴＡ＜ｎ：１＞の論理レベルが変化するので、第１遅延ストローブ信号ｓｔｒ＿ｄ１の立ち下がりに対する入力データＤＡＴＡの必要なセットアップ・マージン／ホルド・マージンが確保されない。これにより、複数の第２ラッチ回路２４３－１～２４３－ｎの出力データＱ２＜ｎ：１＞の少なくとも一部のビットがメタステーブルになる。又は、複数の第２ラッチ回路２４３－１～２４３－ｎの出力データＱ２＜ｎ：１＞の少なくとも一部のビットの論理レベルが複数の第１ラッチ回路２４１－１～２４１－ｎの出力データＱ１＜ｎ：１＞の対応するビットの論理レベルに対して不一致のままである。
従って、時刻ｔ５１以降に論理レベルがＨＩＧＨとなっている複数の二入力排他的論理和ゲート２２５－１～２２５－ｎに含まれる少なくとも一部のゲートの出力の論理レベルは、図７の時刻ｔ４２に対応する時刻ｔ５２以降においてもＨＩＧＨを維持する。これにより、図８に示すように、制御信号ＱｃｈｋＮの論理レベルは、時刻ｔ５２以降においてもＨＩＧＨのままである。
従って、第２遅延ストローブ信号ｓｔｒ＿ｄ２が立ち下がる時刻ｔｃ３においては、制御信号ｑｃｈｋＮの論理レベルはＨＩＧＨであり、従って、適応第２遅延ストローブ信号ｓｓｔｒも立ち下がる。
従って、適応第２遅延ストローブ信号ｓｓｔｒの立ち下がりに対応した主ストローブ信号ｌｓｔｒの立ち下がりでｎビット入力データＤＡＴＡ＜ｎ：１＞が複数の第１ラッチ回路２４１－１～２４１－ｎにおいて再ラッチされる。これにより、時刻ｔ５３において複数の第１ラッチ回路２４１－１～２４１－ｎの出力データＱ１＜ｎ：１＞の論理レベルが更新される。
なお、遅延回路２２１による第１の所定の遅延時間及び遅延回路２２３による第２の所定の遅延時間を合わせた時間を、入力データＤＡＴＡが同一の論理レベルを維持する期間（例えば、入力データＤＡＴＡのクロック期間）から最大スキュー時間を差し引くことにより得た時間よりも短くすれば、最初の同期化による出力データＱ１がメタステーブルとなっても、再同期により安定した出力データＱ１を得ることができる。その他の場合を含め、遅延回路２２１による第１の所定の遅延時間及び遅延回路２２３による第２の所定の遅延時間を合わせた時間を、入力データＤＡＴＡが同一の論理レベルを維持する期間から最大スキュー時間を差し引くことにより得た時間よりも短くすれば、同期化回路２０５から出力データＱ３を安定して出力することができる。
２１１…第１Ｄタイプ・フリップ・フロップ回路
２１３…第２Ｄタイプ・フリップ・フロップ回路
２１５…第３Ｄタイプ・フリップ・フロップ回路
２４１、２４１－１～２４１－ｎ…第１ラッチ回路
２４３、２４３－１～２４３－ｎ…第２ラッチ回路
２２１…第１遅延回路
２２３…第２遅延回路
２２５、２２５－１～２２５－ｎ…二入力排他的論理和ゲート
２２７…二入力論理積ゲート
２２９…二入力論理和ゲート
２３１…Ｎ入力論理和ゲート
Ｃｌｋ…入力クロック
Ｃｌｋ＿ｄ１…第１遅延クロック
Ｃｌｋ＿ｄ２…第２遅延クロック
ｑｃｈｋ…制御信号
ｑｃｈｋ＜ｎ：1＞…予備制御信号
ＱｃｈｋＮ…制御信号
ｃｃｌｋ…適応第２遅延クロック
ｌｃｌｋ…主クロック
Ｓｔｒ…入力ストローブ信号
ｓｔｒ＿ｄ１…第１遅延ストローブ信号
ｓｔｒ＿ｄ２…第２遅延ストローブ信号
ｓｓｔｒ…適応第２遅延ストローブ信号
ｌｓｔｒ…主ストローブ信号

Claims (13)

  1. 入力同期化信号を第１所定時間だけ遅延させて第１遅延同期化信号を生成する第１遅延回路と、
    前記第１遅延同期化信号を第２所定時間だけ遅延させて第２遅延同期化信号を生成する第２遅延回路と、
    入力データを前記入力同期化信号に同期化した第１出力データを出力する第１同期化回路と、
    前記入力データを前記第１遅延同期化信号に同期化した第２出力データを出力する第２同期化回路と、
    前記第１出力データと前記第２出力データが不一致ならば、前記第１同期化回路に対して、前記第２遅延同期化信号により前記入力データを再同期化することにより前記第１出力データを更新させる再同期化回路と、
    を備える同期化回路。
  2. 前記第１出力データを前記第２遅延同期化信号に同期化した第３出力データを出力する第３同期化回路を更に備える、
    請求項１に記載の同期化回路。
  3. 前記入力データの最短維持時間よりも前記第１所定時間と前記第２所定時間を合わせた時間が短い、
    請求項１又は２に記載の同期化回路。
  4. 前記入力データ、前記第１出力データ及び前記第２出力データは、それぞれ、複数ビットを含み、
    前記再同期化回路は、前記第１出力データと前記第２出力データが少なくとも１つのビットにおいて不一致ならば、前記第１同期化回路に対して、前記第２遅延同期化信号により前記入力データを再同期化することにより前記第１出力データを更新させる、
    請求項１に記載の同期化回路。
  5. 前記第１同期化回路が第１Ｄタイプ・フリップ・フロップ回路であり、前記第２同期化回路が第２Ｄタイプ・フリップ・フロップ回路である、
    請求項１に記載の同期化回路。
  6. 前記第１同期化回路が第１ラッチ回路であり、前記第２同期化回路が第２ラッチ回路である、
    請求項１に記載の同期化回路。
  7. 前記再同期化回路は二入力排他的論理和ゲートを含み、前記二入力排他的論理和ゲートは、前記第１Ｄタイプ・フリップ・フロップ回路の出力端子からの出力データ及び前記第２Ｄタイプ・フリップ・フロップ回路の出力端子からの出力データの排他的論理和をとり、その結果を示す制御信号を出力する、
    請求項５に記載の同期化回路。
  8. 前記再同期化回路は二入力論理積ゲートをさらに含み、前記二入力論理積ゲートは、前記制御信号と第２遅延クロックとの論理積をとり、その結果を適応第２遅延クロックとして出力する、
    請求項７に記載の同期化回路。
  9. 前記再同期化回路は二入力論理和ゲートをさらに含み、前記二入力論理和ゲートは、入力クロックと前記適応第２遅延クロックの論理和をとり、その結果を主クロックとして出力し、
    前記第１Ｄタイプ・フリップ・フロップ回路のクロック端子には、前記二入力論理和ゲートから出力される前記主クロックが供給される、
    請求項８に記載の同期化回路。
  10. 前記再同期化回路はｎ個（ｎは２以上の整数）の二入力排他的論理和ゲートをさらに含み、ｎ個の二入力排他的論理和ゲートのうちｉ番目（ｉ＝１、２、・・・、ｎ）の二入力排他的論理和ゲートは、前記第１同期化回路から出力されたｎビットの前記第１出力データの第ｉビット及び前記第２同期化回路から出力されたｎビットの第２出力データの第ｉビットの排他的論理和演算をして、その結果をｎビットの予備制御信号の第ｉビットとして出力する、
    請求項１に記載の同期化回路。
  11. 請求項１～１０の何れか１項に記載の同期化回路を備える半導体記憶装置。
  12. 入力データを同期化信号により同期化させた第１データと、前記入力データを、前記同期化信号を遅延させた信号により同期化させた第２データと、を比較することと、
    前記第１データ及び前記第２データが異なっていれば、前記入力データを、前記同期化信号を更に遅延させた信号により同期化したデータを出力し、そうでなければ、前記第１データを出力することと、を含む、
    同期化方法。
  13. 前記比較することは、前記入力データが複数ビットを含む場合に、前記第１データと、前記第２データと、をビット毎に比較することを含み、
    前記出力することは、前記第１データ及び前記第２データが少なくとも１つのビットにおいて異なっている場合に、前記入力データを、前記同期化信号を更に遅延させた信号により同期化した前記データを出力し、そうでなければ、前記第１データを出力することを含む、
    請求項１２に記載の同期化方法。
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000244469A (ja) 1999-02-23 2000-09-08 Nippon Telegr & Teleph Corp <Ntt> ビット同期回路
JP2000332734A (ja) 1999-05-20 2000-11-30 Oki Comtec Ltd データ・クロック間の位相判定調整装置
JP2001016190A (ja) 1999-06-30 2001-01-19 Anritsu Corp デジタルデータ処理装置
JP2004127147A (ja) 2002-10-07 2004-04-22 Hitachi Ltd デスキュー回路およびそれを用いたディスクアレイ制御装置

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01226212A (ja) * 1988-03-04 1989-09-08 Fujitsu Ltd 入力データ−クロック間の位相調整用回路
JP4662536B2 (ja) * 2004-12-28 2011-03-30 パナソニック株式会社 タイミング調整方法及び装置
KR100853465B1 (ko) * 2006-06-29 2008-08-21 주식회사 하이닉스반도체 내부리드신호 생성회로와 이를 포함하는 반도체 메모리장치
KR20190110733A (ko) * 2018-03-21 2019-10-01 에스케이하이닉스 주식회사 클럭 신호에 동기하여 신호를 전송 및 수신하는 반도체 장치

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000244469A (ja) 1999-02-23 2000-09-08 Nippon Telegr & Teleph Corp <Ntt> ビット同期回路
JP2000332734A (ja) 1999-05-20 2000-11-30 Oki Comtec Ltd データ・クロック間の位相判定調整装置
JP2001016190A (ja) 1999-06-30 2001-01-19 Anritsu Corp デジタルデータ処理装置
JP2004127147A (ja) 2002-10-07 2004-04-22 Hitachi Ltd デスキュー回路およびそれを用いたディスクアレイ制御装置

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