JPH0529927A - プログラマブルカウンタ - Google Patents
プログラマブルカウンタInfo
- Publication number
- JPH0529927A JPH0529927A JP18425291A JP18425291A JPH0529927A JP H0529927 A JPH0529927 A JP H0529927A JP 18425291 A JP18425291 A JP 18425291A JP 18425291 A JP18425291 A JP 18425291A JP H0529927 A JPH0529927 A JP H0529927A
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- JP
- Japan
- Prior art keywords
- counter
- data
- circuit
- signal
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- Granted
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- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【目的】プログラマブルカウンタにデータを設定する時
にフリップフロップの状態が不明のためカウンタにデー
タが設定されるまでに余分なカウントをしてしまうのを
なくす。 【構成】シフトレジスタ１とデータラッチ２，カウンタ
３およびデータのエッジ検出回路５と、エッジ検出回路
よりカウンタを初期化するための回路から構成される。
図は３ビットのダウンカウンタからなるプログラマブル
カウンタであり、カウンタの初期化回路として、エッジ
検出回路５の出力を配線６によりカウンタのデータを設
定するＤフリップフロップ４をセットする。
にフリップフロップの状態が不明のためカウンタにデー
タが設定されるまでに余分なカウントをしてしまうのを
なくす。 【構成】シフトレジスタ１とデータラッチ２，カウンタ
３およびデータのエッジ検出回路５と、エッジ検出回路
よりカウンタを初期化するための回路から構成される。
図は３ビットのダウンカウンタからなるプログラマブル
カウンタであり、カウンタの初期化回路として、エッジ
検出回路５の出力を配線６によりカウンタのデータを設
定するＤフリップフロップ４をセットする。
Description
【０００１】
【産業上の利用分野】本発明はプログラマブルカウンタ
に関する。
に関する。
【０００２】
【従来の技術】従来のプログラマブルカウンタ回路は図
５のようにシフトレジスタ１，データラッチ２，カウン
タ回路３，検出回路５より構成されている。カウンタの
構成は多々あるので、基本回路として、３ビットのダウ
ンカウンタより構成される同期式のプログラマブルカウ
ンタを示している。
５のようにシフトレジスタ１，データラッチ２，カウン
タ回路３，検出回路５より構成されている。カウンタの
構成は多々あるので、基本回路として、３ビットのダウ
ンカウンタより構成される同期式のプログラマブルカウ
ンタを示している。
【０００３】シリアルデータとしてイネーブル信号ｅ，
クロック信号ｅ，データ信号ｄが入ると図６のタイミン
グチャートに示すように、シフトレジスタ１にデータが
入り、クロックごとにデータがシフトしている。シリア
ルデータの入力の終了はイネーブル信号ｅの立ち下がり
（図６のＡ）を検出回路５により検出し、これにより、
データラッチ２にシフトレジスタ１のデータが設定され
る（図６のＢ）。検出回路５の構成を説明する。検出回
路５はインバータ，抵抗，コンデンサ，シュミット回路
ＮＯＲにより構成されている。タイミングチャート図７
を使って説明する。インバータ及び抵抗と容量による積
分回路を用いイネーブル信号ｅを反転遅延させた信号を
作る。この信号とイネーブル信号ｅのＮＯＲをとること
により、イネーブル信号ｅのエッジ検出を行なう。プロ
グラムカウンタのカウントは、カウンタ回路３の“１”
の状態（図６のＣ）を３ＮＡＮＤ１により検出し、Ｄフ
リップフロップ４のデータ入力として与える。Ｄフリッ
プフロップ４はデータ入力に従い入力信号ｉの立ち下り
（図６のＤ）でセット信号ＳＣを出力する。そして、次
の入力信号ｉのＨｉｇｈの期間（図６のＣからＤ）、３
ＮＡＮＤ２，３ＮＡＮＤ３，３ＮＡＮＤ４を通して、フ
リップフロップＣ１，Ｃ２，Ｃ３にセット信号を送るこ
とにより、カウンタ回路３は入力データ値にセットされ
る。３ＮＡＮＤ２，３ＮＡＮＤ３，３ＮＡＮＤ４は入力
データが“１”の場合、Ｌｏｗ信号を出し、フリップフ
ロップをセット状態とし、入力データが“０”の場合セ
ット信号を出力しない。したがってフリップフロップは
“０”のままである。
クロック信号ｅ，データ信号ｄが入ると図６のタイミン
グチャートに示すように、シフトレジスタ１にデータが
入り、クロックごとにデータがシフトしている。シリア
ルデータの入力の終了はイネーブル信号ｅの立ち下がり
（図６のＡ）を検出回路５により検出し、これにより、
データラッチ２にシフトレジスタ１のデータが設定され
る（図６のＢ）。検出回路５の構成を説明する。検出回
路５はインバータ，抵抗，コンデンサ，シュミット回路
ＮＯＲにより構成されている。タイミングチャート図７
を使って説明する。インバータ及び抵抗と容量による積
分回路を用いイネーブル信号ｅを反転遅延させた信号を
作る。この信号とイネーブル信号ｅのＮＯＲをとること
により、イネーブル信号ｅのエッジ検出を行なう。プロ
グラムカウンタのカウントは、カウンタ回路３の“１”
の状態（図６のＣ）を３ＮＡＮＤ１により検出し、Ｄフ
リップフロップ４のデータ入力として与える。Ｄフリッ
プフロップ４はデータ入力に従い入力信号ｉの立ち下り
（図６のＤ）でセット信号ＳＣを出力する。そして、次
の入力信号ｉのＨｉｇｈの期間（図６のＣからＤ）、３
ＮＡＮＤ２，３ＮＡＮＤ３，３ＮＡＮＤ４を通して、フ
リップフロップＣ１，Ｃ２，Ｃ３にセット信号を送るこ
とにより、カウンタ回路３は入力データ値にセットされ
る。３ＮＡＮＤ２，３ＮＡＮＤ３，３ＮＡＮＤ４は入力
データが“１”の場合、Ｌｏｗ信号を出し、フリップフ
ロップをセット状態とし、入力データが“０”の場合セ
ット信号を出力しない。したがってフリップフロップは
“０”のままである。
【０００４】この後は入力信号ｉの１クロックごとにダ
ウンカウントを行ない、カウンタの状態が“１”になる
とき再び上記手順でデータ値にセットされ、これをくり
返す。
ウンカウントを行ない、カウンタの状態が“１”になる
とき再び上記手順でデータ値にセットされ、これをくり
返す。
【０００５】
【発明が解決しようとする課題】この従来のプログラマ
ブルカウンタでは、データを入力し終った時点におい
て、フリップフロップの状態が不明であり、カウンタが
新しいデータで動作を始めるまでに状態が“０”になる
までよぶんなカウント（たとえばカウンタの状態が１１
１ならば０００になるまでの７カウント）をしてしま
い、データの切り替えが高速にできないという問題があ
った。
ブルカウンタでは、データを入力し終った時点におい
て、フリップフロップの状態が不明であり、カウンタが
新しいデータで動作を始めるまでに状態が“０”になる
までよぶんなカウント（たとえばカウンタの状態が１１
１ならば０００になるまでの７カウント）をしてしま
い、データの切り替えが高速にできないという問題があ
った。
【０００６】
【課題を解決するための手段】本発明は、分周比設定の
為のシリアルデータ入力用シフトレジスタと、前記シリ
アルデータのデータをラッチするデータラッチと、入力
信号を設定データに従い分周するカウンタ回路と、前記
シリアルデータの入力の終了を検出する検出回路と、前
記検出回路の信号を受けて前記カウンタ回路を初期化す
る機能を備えている。
為のシリアルデータ入力用シフトレジスタと、前記シリ
アルデータのデータをラッチするデータラッチと、入力
信号を設定データに従い分周するカウンタ回路と、前記
シリアルデータの入力の終了を検出する検出回路と、前
記検出回路の信号を受けて前記カウンタ回路を初期化す
る機能を備えている。
【０００７】
【実施例】以下、図面により詳述する。
【０００８】図１は３ビットのダウンカウンタから構成
される同期式プログラマブルカウンタである。従来技術
と同様に、シフトレジスタ１，データラッチ２，カウン
タ回路３，検出回路５より構成される。シリアルデータ
をイネーブルｅ，クロックｃ，データｄより入力すると
図２のタイミングチャートのようにシフトレジスタ１に
データが入り、クロックごとにデータがシフトして入
る。シリアルデータの入力の終了はイネーブル信号の立
ち下がり（図２のＡ）を検出回路５が検出し、データラ
ッチ２にシフトレジスタ１のデータが設定される（図２
のＢ）。ここで検出回路５の出力信号ＳをＤフリップフ
ロップ４の５端子に与えているので、図２のようにエッ
ジを検出して、出力信号Ｓが“１”になると（図２の
Ａ）、Ｄフリップフロップ４をセットし、セット信号Ｓ
Ｃを出力する。次の入力信号ｉの立ち下がりまで（図２
のＡからＤ）セット信号ＳＣは“１”となり、入力信号
ｉの立ち上がり（図２のＣ）でデータラッチの内容がカ
ウンタ回路３に設定される。したがって、シリアルデー
タの入力の終了から入力信号ｉの同期内で新しいデータ
を設定することができる。
される同期式プログラマブルカウンタである。従来技術
と同様に、シフトレジスタ１，データラッチ２，カウン
タ回路３，検出回路５より構成される。シリアルデータ
をイネーブルｅ，クロックｃ，データｄより入力すると
図２のタイミングチャートのようにシフトレジスタ１に
データが入り、クロックごとにデータがシフトして入
る。シリアルデータの入力の終了はイネーブル信号の立
ち下がり（図２のＡ）を検出回路５が検出し、データラ
ッチ２にシフトレジスタ１のデータが設定される（図２
のＢ）。ここで検出回路５の出力信号ＳをＤフリップフ
ロップ４の５端子に与えているので、図２のようにエッ
ジを検出して、出力信号Ｓが“１”になると（図２の
Ａ）、Ｄフリップフロップ４をセットし、セット信号Ｓ
Ｃを出力する。次の入力信号ｉの立ち下がりまで（図２
のＡからＤ）セット信号ＳＣは“１”となり、入力信号
ｉの立ち上がり（図２のＣ）でデータラッチの内容がカ
ウンタ回路３に設定される。したがって、シリアルデー
タの入力の終了から入力信号ｉの同期内で新しいデータ
を設定することができる。
【０００９】第２の実施例を図３に示す。本例は３ビッ
トのアップカウンタから構成される非同期式プログラマ
ブルカウンタであり、シフトレジスタ１，データラッチ
２，カウンタ回路３，検出回路５により構成される。こ
のカウンタ回路３はフリップフロップＣ１，Ｃ２，Ｃ３
の状態と、データラッチ２のＤフリップフロップＤ１，
Ｄ２，Ｄ３の状態を２ＸＮＯＲ１，２ＸＮＯＲ２，２Ｘ
ＮＯＲ３で比較し、３ＮＡＮＤ１ですべて一致している
かを検出し、２ＮＡＮＤ１を通してリセット信号ＲＣを
出す。すべて一致しているならばカウンタをリセットし
て“０”の状態にもどすという動作を行なう。シフトレ
ジスタ１，データラッチ２へのシリアルデータの設定方
法は第１の実施例と同じである。またイネーブル信号の
立ち下がり（図４のＡ）を検出回路５が検出して、信号
Ｓが“１”になると、検出回路５の出力信号Ｓを２ＮＡ
ＮＤ１に与えているので、リセット信号ＲＣを“０”に
し、フリップフロップＣ１，Ｃ２，Ｃ３をすべて“０”
にする。したがって、状態“０”からアップカウントを
初め、新しいデータに等しくなった時にカウンタ回路３
をリセットする。したがって新しいデータですぐにカウ
ントしたことになる。
トのアップカウンタから構成される非同期式プログラマ
ブルカウンタであり、シフトレジスタ１，データラッチ
２，カウンタ回路３，検出回路５により構成される。こ
のカウンタ回路３はフリップフロップＣ１，Ｃ２，Ｃ３
の状態と、データラッチ２のＤフリップフロップＤ１，
Ｄ２，Ｄ３の状態を２ＸＮＯＲ１，２ＸＮＯＲ２，２Ｘ
ＮＯＲ３で比較し、３ＮＡＮＤ１ですべて一致している
かを検出し、２ＮＡＮＤ１を通してリセット信号ＲＣを
出す。すべて一致しているならばカウンタをリセットし
て“０”の状態にもどすという動作を行なう。シフトレ
ジスタ１，データラッチ２へのシリアルデータの設定方
法は第１の実施例と同じである。またイネーブル信号の
立ち下がり（図４のＡ）を検出回路５が検出して、信号
Ｓが“１”になると、検出回路５の出力信号Ｓを２ＮＡ
ＮＤ１に与えているので、リセット信号ＲＣを“０”に
し、フリップフロップＣ１，Ｃ２，Ｃ３をすべて“０”
にする。したがって、状態“０”からアップカウントを
初め、新しいデータに等しくなった時にカウンタ回路３
をリセットする。したがって新しいデータですぐにカウ
ントしたことになる。
【００１０】
【発明の効果】以上説明したように本発明は、データ設
定と同時にカウンタを初期化するので、新しいデータで
動作を行なうまでによぶんなカウントをすることなく、
クロックの初めから設定分周比により分周を開始するこ
とができ高速な切りかえができる。尚カウンタの構成は
３ビットに限らずビット数が多くなる程この効果が大き
くなる。
定と同時にカウンタを初期化するので、新しいデータで
動作を行なうまでによぶんなカウントをすることなく、
クロックの初めから設定分周比により分周を開始するこ
とができ高速な切りかえができる。尚カウンタの構成は
３ビットに限らずビット数が多くなる程この効果が大き
くなる。
【図１】本発明の第１の実施例の回路図である。
【図２】図１に示した回路のタイミングチャートであ
る。
る。
【図３】第２の実施例の回路図である。
【図４】図３に示した回路のタイミングチャートであ
る。
る。
【図５】従来例の回路図である。
【図６】図５に示した回路のタイミングチャートであ
る。
る。
【図７】データのエッジ検出回路のタイミングチャート
である。
である。
Claims (1)
- 【特許請求の範囲】 【請求項１】 分周比設定の為のシリアルデータ入力用
シフトレジスタと、前記シリアルデータのデータをラッ
チするデータラッチと、入力信号を設定データに従い分
周するカウンタ回路とを有するプログラマブルカウンタ
において、前記シリアルデータの入力の終了を検出する
検出回路と、前記検出回路の信号を受けて前記カウンタ
回路へのデータを初期化する機能とを設けたことを特徴
とするプログラマブルカウンタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3184252A JP2973613B2 (ja) | 1991-07-24 | 1991-07-24 | プログラマブルカウンタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3184252A JP2973613B2 (ja) | 1991-07-24 | 1991-07-24 | プログラマブルカウンタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0529927A true JPH0529927A (ja) | 1993-02-05 |
| JP2973613B2 JP2973613B2 (ja) | 1999-11-08 |
Family
ID=16150060
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3184252A Expired - Lifetime JP2973613B2 (ja) | 1991-07-24 | 1991-07-24 | プログラマブルカウンタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2973613B2 (ja) |
-
1991
- 1991-07-24 JP JP3184252A patent/JP2973613B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2973613B2 (ja) | 1999-11-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990803 |