KR0137059B1 - 고속 전송 시스템의 경보발생장치 - Google Patents

Abstract

본 발명은 입력되는 시스템 상태신호를 이용해서 전송시스템에서 필요로 하는 경보신호를 발생시키는 고속경보발생장치에 관한 것으로, 입력상태신호와, 입력상태신호를 주기적으로 검색하도록 하는 두개의 제어신호들(CS1,CS2)을 받아들이고 계수기초기화신호와 계수기동작신호 및 경보신호를 출력하는 입력상태검출 및 경보발생회로(11)와, 이 입력상태 검출 및 경보발생회로(11)로부터의 계수기초기화신호 및 계수기동작신호를 받아들여서 계수를 수행하고 계수가 완료되면 계수완료신호를 입력상태검출 및 경보발생회로(11)로 제공하는 계수기회로(12)로 구성된다.

이로써, 고속 전송 시스템으로 안정된 경보신호를 공급할 수 있는 회로를 간단하게 구성할 수 있다.

Description

고속전송시스템의 경보발생장치(Alarm Generating Apparatus in High Speed Transmission System)

제1도는 본 발명에 따른 고속 경보발생장치의 구성을 나타낸 블럭도.

제2도는 입력상태검출 및 경보발생회로의 바람직한 실시예.

제3도는 계수기 회로의 바람직한 실시예.

제4도는 본 발명에 따른 경보발생장치의 타이밍도.

[기술분야]

본 발명은 수신 시스템으로부터의 입력상태신호를 이용하여 고속 전송 시스템에서 필요로 하는 경보신호를 발생시키는 경보발생장치에 관한 것이다.

[배경기술]

일반적으로, 전송 시스템에는 전송상태를 감시하는 회로가 있어서 상태신호가 연속적으로 일정기간 동안 지속되면 그에 따라 경보신호를 발생시키는 기능을 수행해야 한다.

이 회로는 전송속도가 622.08MHz 등으로 높아짐에 따라 고속동작이 요구될 뿐만 아니라 회로의 구성도 복잡해지게 된다.

종래의 경보발생회로는 입력상태신호의 상태가 0(LOW) 혹은 1(HIGH)로 유지되는 기간을 측정하기 위한 2개의 계수기를 가지고 있으며, 대개 측정하는 기간이 절대적인 시간양이기 때문에, 전송속도가 높은 장치일 수록 계수기의 크기가 커지므로 복잡도가 높아진다.

더구나, 계수기의 크기가 커지면 일반적인 방법으로 계수기를 구현하였을때 계수를 위한 계이트 레벨(게이트 단수)이 높아져서 고속 계수기를 실현시키기에 한계가 생긴다.

따라서, 본 발명은 위와 같은 요구를 실현하기 위해 안출된 것으로서, 전송속도 가 높아져도 안정되게 고속동작을 수행함과 동시에 회로의 구성도 복잡하지 않은 경보발생회로를 제공하는데 그 목적이 있다.

[발명의 개시]

상기한 목적을 달성하기 위하여, 본 발명의 장치는, 송신시스템의 소정주기를 갖는 제1제어신호(CS1)에 의거하여 수신시스템의 수신신호 입력 상태를 나타내는 입력상태신호의 입력가능상태를 주기적으로 검출하여 계수기 초기화 신호를 출력하고, 상기 입력상태신호와 경보신호의 동작가능상태가 서로 다르고, 계수가 미완료 상태일때 상기 제1제어신호(CS1)의 매주기 마다 소정수의 외부 클럭 후에 입력되는 상기 송신시스템의 제2제어신호(CS2)가 입력되면 계수기 동작신호를 출력하는 입력상태 검출수단과, 상기 입력상태 검출수단의 계수기초기화신호에 의해 미리 정해둔 초기값으로 초기화되고, 상기 계수기 동작신호에 의해 계수를 시작하여 상기 미리 정해둔 소정의 계수값까지 계수가 완료되었을때 계수완료신호를 출력하는 계수 수단과, 그리고 상기 계수수단의 계수완료신호가 완료상태이고 상기 입력상태신호가 입력가능 상태일때, 상기 제2제어신호(CS2)에 의해 경보신호를 출력하는 경보발생수단으로 구성된 것을 특징으로 한다.

본 발명의 장치에 있어서, 상기 입력상태검출수단은, 상기 입력상태신호와 상기 제1제어신호를 받아들여 상기 계수기초기화신호를 출력하는 엣지검출기와, 상기 입력상태신호와 상기 출력경보신호를 받아 들이는 익스클루시브 노어(X-NOR) 게이트와, 이 익스클루시브 노어 게이트의 출력과 상기 계수완료신호를 받아들이는 노어 게이트와, 상기 제1제어신호에 의해 인에이블되어 상기 노어 게이트의 출력을 받아들여서 그대로 출력하는 제1플립플롭과, 상기 제1플립플롭의 출력과 상기 제2제어신호를 받아들여서 상기 계수기동작신호를 출력하는 제1앤드 게이트를 포함한다.

본 발명의 장치에 있어서, 상기 경보발생수단은, 상기 입력상태신호와 상기 계수완료신호를 받아들이는 제2앤드 게이트와, 상기 제2제어신호에 의해 인에이블되어 상기 제2앤드 게이트의 출력을 받아 들여서 그대로 상기 경보신호로서 출력하는 제2플립플롭을 포함한다.

본 발명의 장치에 있어서, 상기 계수수단은, m(여기서, m=i+j+k, i,j,k,m은 양의 정수) 비트의 계수값 중 하위 i 비트를 계수하기 위한 i 비트의 제1계수기와, 상기 m 비트의 계수값 중 중위 j 비트를 계수하기 위한 j 비트의 제2계수기와, 상기 m 비트의 계수값 중 상위 k 비트를 계수하고 그리고 최상위 비트 신호를 상기 계수완료신호로서 출력하는 k+1 비트의 제3계수기와, 상기 제1계수기의 i 비트 출력 신호들 중 최하위 비트 신호를 반전시키는 제1인버터와, 상기 제1인버터의 출력과 상기 제1계수기의 나머지 비트 출력 신호들을 받아들이는 제3앤드 게이트와, 이 제3앤드 게이트의 출력을 받아들여 그대로 출력하는 제3플립플롭과, 이 제3플립플롭의 출력과 상기 제2계수기의 출력을 받아들이는 제4앤드 게이트와, 상기 제3계수기로부터의 상기 계수완료신호를 반전시키는 제2인버터와, 이 제2인버터의 출력과 상기 계수기동작신호를 받아들이고 자신의 출력을 상기 제1계수기의 인에이블(ENABLE)단자로 제공하는 제5앤드 게이트와, 이 제5앤드 게이트의 상기 출력과 상기 제3플립플롭의 상기 출력을 받아들이고 자신의 출력을 상기 제2계수기의 인에이블 단자로 제공하는 제6앤드 게이트와, 상기 제4앤드 게이트의 출력과 상기 제5앤드 게이트의 상기 출력을 받아들이고 자신의 출력을 상기 제3계수기의 인에이블 단자로 제공하는 제7앤드 게이트를 포함한다.

다음에는, 본 발명의 장치를 도면을 참조하면서 설명하겠다.

제1도는 본 발명에 따른 경보발생장치의 구성을 간략하게 나타낸 블럭도이다.

제1도에서, 참조번호 11은 입력상태검출 및 경보발생회로를 나타내고, 12는 계수기회로를 나타낸다.

제1도를 참조하여, 본 발명의 경보발생장치는 입력상태신호와, 입력상태신호를 주기적으로 검색하도록 하는 두개의 제어신호들(CS1,CS2)을 받아들이고 계수기초기화신호와 계수기동작신호 및 경보신호를 출력하는 입력상태검출 및 경보발생회로(11)와, 이 입력상태검출 및 경보발생회로(11)로부터의 계수기초기화신호 및 계수기동작신호를 받아들여서 계수를 수행하고 계수가 완료되면 계수완료신호를 입력상태검출 및 경보발생회로(11)로 제공하는 계수기회로(12)로 구성된다.

입력상태검출 및 경보발생회로(11)는 두개의 제어신호들(CS1,CS2)을 이용하여 입력상태신호를 받아들이고 경보신호를 출력한다.

제어신호 CS1과 CS2는 동일한 주기를 갖는 신호들로서, 그 주기는 외부클럭의 주기의 정수배이며, 외부클럭의 한 주기의 폭의 신호(액티브 1)이며, 그 신호의 위치는 동일하지 않다.

따라서, 제어신호 CS1과 CS2의 주기는 최소한 외부클럭 주기의 두배가 되어야 한다.

본 발명의 바람직한 실시예 에서 각 제어신호들(CS1,CS2)의 주기는 외부클럭 주기의 53배이며, CS2 신호는 CS1 신호에 비해 다섯 주기의 외부클럭들 후에 발생된다.

제2도는 입력상태검출 및 경보발생회로(11)의 바람직한 실시예를 나타낸 회로도이다.

제2도에서, 참조번호 21은 엣지검출기를 나타내고 22는 익스클루시브노어(X-NOR) 게이트, 23은 노어(NOR) 게이트, 24 및 27은 D-플립플롭, 25 및 26은 앤드(AND) 게이트를 각각 나타낸다.

제2도를 참조하여, 엣지검출기(21)는 외부클럭에 동기되어 입력되는 입력상태신호를 매 CS1 위치에서 검색하여 변화가 생기면 즉시 외부클럭의 한 주기 폭의 신호(액티브 1)를 계수기초기화신호로서 발생시킨다.

계수기동작신호는 익스클루시브 노어 게이트(22)와 노어 게이트(23), 제1플립플롭(24) 및 제1앤드 게이트(25)에 의해 생성된다.

입력상태신호와 출력경보신호가 동일하지 않으면 익스클루시브 노어 게이트(22)는 0 상태의 신호를 출력한다.

이때, 계수완료신호가 0상태이므로 노어 게이트(23)는 1상태의 신호를 출력한다.

노어 게이트(23)의 출력신호는 외부클럭에 의해 제1플립플롭(24)으로 입력된다.

따라서, 제어신호 CS2가 1상태이면 제1앤드게이트(25)는 1상태의 신호를 계수기동작신호로서 출력한다.

한편, 제2앤드 게이트(26)는 계수완료신호와 입력상태신호를 받아 들이고 이들의 논리곱을 구하여 제2플립플롭(27)으로 출력한다.

제2플립플롭(27)은 제어신호 CS2가 존재할때 외부클럭에 의해 제2앤드 게이트(26)의 출력을 받아들여 출력경보신호로서 출력한다.

엣지검출기(21)의 출력은 계수기(12)를 초기화시키는 계수기초기화신호로서 사용되고, 제1앤드 게이트(25)의 출력은 계수기(12)가 계수를 수행하도록 허용하는 계수기동작신호로서 사용된다.

계수기(12)의 계수값이 소정의 값이 되었을때 계수완료신호가 계수기(12)로부터 출력되므로, 제어신호 CS1가 입력될때 마다 입력 상태신호를 검색하였을때 연속적으로 소정의 횟수만큼 0이면 출력 경보신호가 0이 된다.

제3도는 계수기 회로(12)의 바람직한 실시예를 나타낸 것이다. 제3도에서, 참조번호 31 및 32는 8진 계수기, 33은 9진 계수기, 34 및 38은 인버터, 35,37, 39~41은 앤드 게이트들, 36은 D-플립플롭을 각각 나타낸다.

계수기 회로의 기능은 계수기 초기화 신호에 의해 리셋되고 계수기동작 신호가 존재할 때만 외부클럭에 따라 계수를 수행하다가 소정의 계수값에 도달하면 그 값으로 유지시키면서 계수완료신호를 출력한다.

본 발명의 바람직한 실시예에서는, 계수값을 16,777,215(2²⁴-1)로 정한다.

이 계수값을 통상적인 방법으로 구현하기 위해서는 24진 계수기를 0으로 초기화시킨 후 24비트 모두가 1에 도달할때 계수완료신호를 발생시키고 계수를 중단한다.

이와 같은 방법에 의하면, 비트수가 커질 수록 동기식 계수기의 구현은 한계에 이르게 된다.

즉, 각 비트를 구성하는 플립플롭(도시되지 않음)의 입력을 구현하는 논리회로의 입력의 갯수가 최대로 계수기 비트수가 되어 상기 논리회로의 구성시 높은 게이트 레벨이 요구되어 지연시간이 길어지게 됨으로써 고속 계수기의 구현이 곤란하게 된다.

또한, 계수완료신호를 구현하기 위해서는 24비트의 출력을 모두 논리곱을 한 결과를 만들어야 하므로 계수완료신호 자체에 상당한 지연이 발생하므로 고속경보장치용 경보신호로서는 부적합하다.

이와 같은 문제를 해결하기 위하여, 본 실시예에서는, 계수기 회로의 비트수를 1비트 더 늘여 25비트를 사용하고, 계수기의 초기치를 1 (최하위 비트만 1이고 나머지 상위 24 비트는 모두 0)로 하여 계수값이 16,777,216(2²⁴)일때 계수완료신호를 발생시키고 계수를 중단하게 한다.

구체적으로 본 실시예의 계수기 회로(12)는 전달(CARRY)신호를 이용하여 두개의 8진 계수기와 한개의 9진 계수기로 구현된다.

따라서, 제3도에 도시된 25진 계수기는 9진 계수기가 동작할 수 있는 속도로 구현될 수 있다.

특히, 최상위 비트(25번째 비트)가 곧 바로 계수완료신호로 되므로 계수완료신호의 발생과 동시에 계수를 중단시키는 회로가 매우 간단해 진다.

제3도를 참조하여, 25비트 중 하위의 8비트에 대응되는 8진 계수기(이하, '제1계수기'라 함)(31)는 엣지검출기(21)로부터의 계수기 초기화신호에 의해 외부클럭에 동기되어 1(최하위 비트만 1이고 나머지 상위 7 비트는 0)로 초기화되며, 앤드게이트(39)로부터 제1계수기(31)의 인에이블(EN)단자로 1상태의 신호가 입력되면 이 계수기(31)는 자신의 계수값을 1씩 증가시킨다.

제1계수기(31)에서, 8비트 모두가 1이 되면 8비트 모두는 다시 0으로 된다.

25비트 중 중위의 8비트에 대응되는 8진 계수기(이하, 제2계수기라 함)(32)는 엣지검출기(21)로부터의 계수초기화신호에 의해 8비트 모두가 0으로 리셋되는 것을 제외하고는 제1계수기(31)와 동일하게 동작한다.

25비트 중 상위의 9비트의 대응되는 9진 계수기(이하, '제3계수기'라 함)(33)는 엣지검출기(21)로부터의 계수초기화신호에 의해 9비트 모두가 0으로 리셋되며 최상위 비트(D25)가 1이고 나머지 비트들이 0이면 계수를 중단한다.

제3계수기(33)는 1 상태의 최상위 비트 신호(D25)를 계수완료신호로서 출력한다.

이 계수기완료신호는 제2앤드게이트(26)의 일 입력단으로 제공된다(제2도 참조).

제3도를 참조하여, 제1계수기(31)의 출력비트들 중 최하위 비트 신호는 제1인버터(34)를 통하여 제3앤드게이트(35)의 일 입력단으로 입력되고 나머지 7비트 신호는 직접 제3앤드 게이트(35)의 다른 입력단들로 입력된다.

제3앤드 게이트(35)의 출력신호는 제3플립플롭(36)의 입력단으로 제공된다.

제3플립플롭(36)은 외부클럭에 의해 제1계수기(31)의 전달(CARRY)신호에 상응하는 제3앤드 게이트(35)의 출력을 받아들여 제4앤드 게이트(37)의 일 입력단으로 제공한다.

한편, 제3계수기(33)로부터의 계수기완료신호는 제2인버터(38)를 통하여 제5앤드 게이트(39)의 일 입력단으로 제공된다.

제5앤드 게이트(39)의 다른 입력에는 제2도의 제1앤드 게이트(25)로부터의 계수기동작신호가 제공된다.

제6앤드 게이트(40)의 일 입력단에는 제5앤드 게이트(39)의 출력이 제공되고 그것의 다른 입력단에는 제3플립플롭(36)의 출력이 제공된다.

제6앤드 게이트(40)의 출력은 제2계수기(32)의 인에이블 단자로 제공된다.

제4앤드게이트(37)의 일 입력단에는 제3플립플롭(36)의 출력이 제공된다.

제2계수기(32)의 8비트 출력은 제4앤드 게이트(37)의 다른 입력단들로 각각 계공된다.

제4앤드 게이트(37)는 제2계수기(32)의 전달신호에 상응하는 출력신호를 제7앤드 게이트(41)의 일 입력단으로 제공한다.

제7앤드 게이트(41)의 다른 입력단에는 제5앤드 게이트(39)의 출력이 제공된다.

제7앤드 게이트(41)의 출력은 제3계수기(33)의 인에이블 단자로 제공된다.

입력상태 검출 및 경보발생회로(11)로부터 1상태의 계수기동작신호가 제공되고 계수완료신호가 0상태이면 제5앤드 게이트(39)의 출력은 1이 된다.

이로써, 제1계수기(31)는 동작상태로 되고, 외부클럭의 입력에 응답하여 계수를 수행하게 된다.

제2계수기(32)는 제3플립플롭(36)의 출력이 1이고 제5앤드 게이트(39)의 출력이 1일때 동작상태로 되고, 제3계수기(33)는 제4앤드 게이트(37)의 출력이 1이고 제5앤드 게이트(39)의 출력이 1일때 동작상태로 된다.

제4도는 본 발명의 바람직한 실시예에 따른 경보발생회로의 입출력신호들의 타이밍을 나타내고 있다.

이상에서 바람직한 실시예를 통하여 설명된 본 발명에 따르면, 고속 전송 시스템으로 안정된 경보신호를 공급할 수 있는 회로를 간단하게 구성할 수 있다.

Claims (4)

1. 소신시스템의 소정주기를 갖는 제1제어신호(CS1)에 의거하여 수신 시스템의 수신신호 입력상태를 나타내는 입력상태신호의 입력가능상태를 주기적으로 검출하여 계수기 초기화 신호를 출력하고, 상기 입력상태신호와 경보신호의 동작가능상태가 서로 다르고, 계수가 미완료 상태일때 상기 제1제어신호(CS1)의 매주기마다 소정수의 외부클럭 후에 입력되는 상기 송신시스템의 제2제어신호(CS2)가 입력되면 계수기 동작신호를 출력하는 입력상태 검출수단과,

   상기 입력상태 검출수단의 계수기초기화신호에 의해 미리 정해둔 초기값으로 초기화되고, 상기 계수기 동작신호에 의해 계수를 시작하여 상기 미리 정해둔 소정의 계수값까지 계수가 완료되었을때 계수완료신호를 출력하는 계수 수단과, 그리고

   상기 계수수단의 계수완료신호가 완료상태이고 상기 입력상태신호가 입력가능 상태일때, 상기 제2제어신호(CS2)에 의해 경보신호를 출력하는 경보발생수단으로 구성된 것을 특징으로 하는 고속 전송 시스템의 경보발생장치.
2. 제1항에 있어서,

   상기 입력상태검출수단은,

   상기 입력상태신호와 상기 제1제어신호(CS1)를 받아들여 상기 계수기초기화신호를 출력하는 엣지검출기(21)와,

   상기 입력상태신호와 상기 출력경보신호를 받아들이는 익스클로시브 노어게이트(22)와,

   상기 익스클루시브 노어 게이트(22)의 출력과 상기 계수완료신호를 받아들이는 노어 게이트(23)와,

   상기 제1제어신호에 의해 인에이블되어 상기 노어 게이트(23)의 출력을 받아들여서 그대로 출력하는 제1플립플롭(24)과,

   상기 제1플립플롭(24)의 출력과 상기 제2제어신호를 받아들여서 상기 계수기동작신호를 출력하는 제1앤드 게이트(25)를 포함하는 고속전송시스템의 경보발생장치.
3. 제1항에 있어서,

   상기 경보발생수단은,

   상기 입력상태신호와 상기 계수완료신호를 받아들이는 제2앤드 게이트(26)와,

   상기 제2제어신호에 의해 인에이블되어 상기 제2앤드 게이트(26)의 출력을 받아들여서 그대로 상기 경보신호로서 출력하는 제2플립플롭(27)을 포함하는 고속 전송시스템의 경보발생장치.
4. 제1항에 있어서,

   상기 계수수단은,

   m(여기서, m=i+j+k, i,j,k,m은 양의 정수) 비트의 계수값 중 하위 i 비트를 계수하기 위한 i 비트의 제1계수기(31)와,

   상기 m 비트의 계수값 중 중위 j 비트를 계수하기 위한 j 비트의 제2계수기(32)와,

   상기 m 비트의 계수값 중 상위 k 비트를 계수하고 그리고 최상위 비트신호를 상기 계수완료신호로서 출력하는 k+1 비트의 제3계수기(33)와,

   상기 제1계수기(31)의 i 비트 출력 신호들 중 최하위 비트 신호를 반전시키는 제1인버터(34)와,

   상기 제1인버터(34)의 출력과 상기 제1계수기(31)의 나머지 비트출력 신호들을 받아들이는 제3앤드 게이트(35)와,

   상기 제3앤드 게이트의 출력을 받아들여 그대로 출력하는 제3플립플롭(36)과,

   상기 제3플립플롭(36)의 출력과 상기 제2계수기의 출력을 받아들이는 제4앤드 게이트(37)와,

   상기 제3계수기(33)로부터의 상기 계수완료신호를 반전시키는 제2인버터(38)와,

   상기 제2인버터의 출력과 상기 계수기동작신호를 받아들이고 자신의 출력을 상기 제1계수기(31)의 인에이블단자로 제공하는 제5앤드게이트(39)와,

   상기 제5앤드 게이트(39)의 상기 출력과 상기 제3플립플롭(36)의 상기 출력을 받아들이고 자신의 출력을 상기 제2계수기(32)의 인에이블단자로 제공하는 제6앤드 게이트(40)와,

   상기 제4앤드 게이트(37)의 출력과 상기 제5앤드 게이트(39)의 상기 출력을 받아들이고 자신의 출력을 상기 제3계수기(33)의 인에이블 단자로 제공하는 제7앤드 게이트(41)를 포함하는 고속전송시스템의 경보발생장치.