JPH02135823A - Ｄ／ａ変換装置 - Google Patents
Ｄ／ａ変換装置Info
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- JPH02135823A JPH02135823A JP28929288A JP28929288A JPH02135823A JP H02135823 A JPH02135823 A JP H02135823A JP 28929288 A JP28929288 A JP 28929288A JP 28929288 A JP28929288 A JP 28929288A JP H02135823 A JPH02135823 A JP H02135823A
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- 102100040862 Dual specificity protein kinase CLK1 Human genes 0.000 description 10
- 238000010586 diagram Methods 0.000 description 6
- 230000000630 rising effect Effects 0.000 description 6
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- 238000006243 chemical reaction Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 230000001934 delay Effects 0.000 description 2
- 102100024331 Collectin-11 Human genes 0.000 description 1
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- 239000002253 acid Substances 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
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- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は特にＤ／Ａ変換器が時分割多重されたディジタ
ル信号を入力とするＤ／Ａ変換装置に関する。
ル信号を入力とするＤ／Ａ変換装置に関する。
従来の技術
近年のディジタル信号処理技術の進歩により、Ｄ／Ａ変
換装置はますますその重要性を増している。従来のＤ／
Ａ変換装置は、例えばＮＢＣ技報ＶＯ１，４０Ｎｏ、１
０／１９８７（ｐｐ１７８〜１７８）に示されている。
換装置はますますその重要性を増している。従来のＤ／
Ａ変換装置は、例えばＮＢＣ技報ＶＯ１，４０Ｎｏ、１
０／１９８７（ｐｐ１７８〜１７８）に示されている。
以下図面に基づき従来のＤ／Ａ変換装置の説明を行う。
第３図は従来のＤ／Ａ変換装置のブロック図である。シ
リアルデータＳＤは時分割多重化されたディジタル信号
であり、ピットクロックＣＬＫ１ ワードクロックＷＣ
Ｋは復調用のクロック信号である。これらのタイミング
関係を第４図に示す。シリアルデータＳＤはＭＳＢを先
頭とする１６個のデータでディジタルデータ１ワードを
構成する。１はＤ／Ａ変換器であり、シリアルデータＳ
Ｄ、 ビットクロックＣＬＫ１ ワードクロックＷＣ
Ｋを入力としてＤ／Ａ変換を行う。第３図の動作説明を
行うと、シフトレジスタ５１が入力されるシリアルデー
タＳＤをピットクロックＣＬＫの立ち上がりによって順
次シフトしていき、シリアル信号をパラレル信号に変換
する。パラレル信号に変換されたシリアルデータＳＤは
ワードクロックＷＣＫの立ち上がりによってラッチ５２
に書き込まれる。この段階で時分割で入力されたディジ
タルデータが本来発生されるべきディジタル値になりＤ
／Ａ変換器５３に与えられ、アナログ信号に変換され出
力されるものである。Ｄ／Ａ変換器５３は抵抗ラダーあ
るいはレベルシフタ等で構成される。通常、シフトレジ
スタ５１、ラッチ５２、Ｄ／Ａ変換器５３はワンチップ
化されており、同−ＩＣ上に構成されている。
リアルデータＳＤは時分割多重化されたディジタル信号
であり、ピットクロックＣＬＫ１ ワードクロックＷＣ
Ｋは復調用のクロック信号である。これらのタイミング
関係を第４図に示す。シリアルデータＳＤはＭＳＢを先
頭とする１６個のデータでディジタルデータ１ワードを
構成する。１はＤ／Ａ変換器であり、シリアルデータＳ
Ｄ、 ビットクロックＣＬＫ１ ワードクロックＷＣ
Ｋを入力としてＤ／Ａ変換を行う。第３図の動作説明を
行うと、シフトレジスタ５１が入力されるシリアルデー
タＳＤをピットクロックＣＬＫの立ち上がりによって順
次シフトしていき、シリアル信号をパラレル信号に変換
する。パラレル信号に変換されたシリアルデータＳＤは
ワードクロックＷＣＫの立ち上がりによってラッチ５２
に書き込まれる。この段階で時分割で入力されたディジ
タルデータが本来発生されるべきディジタル値になりＤ
／Ａ変換器５３に与えられ、アナログ信号に変換され出
力されるものである。Ｄ／Ａ変換器５３は抵抗ラダーあ
るいはレベルシフタ等で構成される。通常、シフトレジ
スタ５１、ラッチ５２、Ｄ／Ａ変換器５３はワンチップ
化されており、同−ＩＣ上に構成されている。
発明が解決しようとする課題
しかしながら上記のような構成では、ディジタル信号と
して長時間連続したゼロデータ（インフィニティゼロ）
が与えられた場合、シリアルデータＳＤは“０”に固定
されるが、ピットクロックＣＬＫ１ ワードクロツタＷ
ＣＫは動き続ける。これらの信号は立ち上がり部、立ち
下がり部に高（１周波数酸分を持っており、これらがＩ
Ｃの基板等を介してアナログ出力に影響を与え、ＳＮ比
が劣化するという問題点があった。
して長時間連続したゼロデータ（インフィニティゼロ）
が与えられた場合、シリアルデータＳＤは“０”に固定
されるが、ピットクロックＣＬＫ１ ワードクロツタＷ
ＣＫは動き続ける。これらの信号は立ち上がり部、立ち
下がり部に高（１周波数酸分を持っており、これらがＩ
Ｃの基板等を介してアナログ出力に影響を与え、ＳＮ比
が劣化するという問題点があった。
本発明は上記の問題点に鑑み、インフィニティゼロ入力
が与えられた際に良好なＳＮ比を得られるＤ／Ａ変換装
置を提供するものである。
が与えられた際に良好なＳＮ比を得られるＤ／Ａ変換装
置を提供するものである。
課題を解決するための手段
この目的を達成するために本発明のＤ／Ａ変換装置は、
特定ビット数のディジタルデータがそのビット数より少
ないビット数の信号に時分割多重化されたディジタル信
号とその信号を元のディジタルデータに復調するための
同期信号とを入力とし、ディジタル信号と同期信号に基
づきディジタル信号をディジタルデータに対応したアナ
ログ信号に変換するＤ／Ａ変換器と、ディジタルデータ
が一定回数以上連続してゼロであることを検出し、ディ
ジタルデータが所定回数以上連続してゼロであるとき、
新たにゼロ以外のディジタルデータを検出するまでの間
、同期信号をＤ／Ａ変換器に与えないようにする制御手
段と、ディジタル信号を所定の時間だけ遅延させてＤ／
Ａ変換器に与える遅延手段とを備えた構成となっている
。
特定ビット数のディジタルデータがそのビット数より少
ないビット数の信号に時分割多重化されたディジタル信
号とその信号を元のディジタルデータに復調するための
同期信号とを入力とし、ディジタル信号と同期信号に基
づきディジタル信号をディジタルデータに対応したアナ
ログ信号に変換するＤ／Ａ変換器と、ディジタルデータ
が一定回数以上連続してゼロであることを検出し、ディ
ジタルデータが所定回数以上連続してゼロであるとき、
新たにゼロ以外のディジタルデータを検出するまでの間
、同期信号をＤ／Ａ変換器に与えないようにする制御手
段と、ディジタル信号を所定の時間だけ遅延させてＤ／
Ａ変換器に与える遅延手段とを備えた構成となっている
。
作用
本発明は上記した構成によりインフィニティゼロ入力時
にインフィニティゼロを検出し、同期用の信号を停止す
るようにしたため、Ｄ／Ａ変換用のＩＣに入力される信
号がすべて“１”あるいは“０”に固定されるため雑音
発生源がなくなり、ＳＮ比を向上させることができるも
のである。
にインフィニティゼロを検出し、同期用の信号を停止す
るようにしたため、Ｄ／Ａ変換用のＩＣに入力される信
号がすべて“１”あるいは“０”に固定されるため雑音
発生源がなくなり、ＳＮ比を向上させることができるも
のである。
実施例
以下図面・に基づき本発明の説明を行う。
第１図は本発明によるＤ／Ａ変換装置の一実施例を示す
ブロック図である。この図においてシリアルデータＳＤ
、 ピットクロックＣＬ Ｋ１ ワードクロックＷ
ＣＫは第４図に示すとおりの信号である。１はＤ／Ａ変
換器であり、時分割多重化されたディジタルデータとそ
の復調用信号を入力とする第３図にて述べたものと同様
の機能を有するものである。２は制御回路であり、シリ
アルデータＳＤに一定時間以上ゼロが連続すると“０”
を出力する。つまり、ディジタルデータが一定回数以上
ゼロになると“Ｏ”を出力する。また、シリアルデータ
ＳＤがゼロ以外の値になると直ちに“１”を出力する。
ブロック図である。この図においてシリアルデータＳＤ
、 ピットクロックＣＬ Ｋ１ ワードクロックＷ
ＣＫは第４図に示すとおりの信号である。１はＤ／Ａ変
換器であり、時分割多重化されたディジタルデータとそ
の復調用信号を入力とする第３図にて述べたものと同様
の機能を有するものである。２は制御回路であり、シリ
アルデータＳＤに一定時間以上ゼロが連続すると“０”
を出力する。つまり、ディジタルデータが一定回数以上
ゼロになると“Ｏ”を出力する。また、シリアルデータ
ＳＤがゼロ以外の値になると直ちに“１”を出力する。
３は遅延回路であり、ピットクロックＣＬＫによりシリ
アルデータＳＤをワードクロックＷＣＫの１周期分遅延
させるものである。
アルデータＳＤをワードクロックＷＣＫの１周期分遅延
させるものである。
本実施例ではピットクロックＣＬＫがワードクロックＷ
ＣＫの３２倍の周期となっているため、３２ビツトのシ
フトレジスタとなっている。４，５はＡＮＤゲートであ
る。
ＣＫの３２倍の周期となっているため、３２ビツトのシ
フトレジスタとなっている。４，５はＡＮＤゲートであ
る。
このように構成することにより、ディジタルデータがゼ
ロになると制御回路２が“０”を出力するため、ピット
クロックＣＬＫ１ ワードクロックＷＣＫがＡＮＤゲー
ト４，５によって“０”に固定されるため、Ｄ／Ａ変換
器１の内部動作が完全に停止する。故にＤ／Ａ変換器１
は雑音発生源を持たないことになり、ノイズレベルの低
減が図れる。また、ディジタルデータがゼロ以外の値に
戻った場合は、制御回路２の出力が直ちに“１”になり
、ＡＮＤゲート４，５がオンとなってピットクロックＣ
ＬＫ１ ワードクロックＷＣＫが動き始める。このとき
シリアルデータＳＤは遅延回路３によって１周期分遅延
されているので、先頭データが欠落することなく Ｄ／
Ａ変換器１に与えられる。
ロになると制御回路２が“０”を出力するため、ピット
クロックＣＬＫ１ ワードクロックＷＣＫがＡＮＤゲー
ト４，５によって“０”に固定されるため、Ｄ／Ａ変換
器１の内部動作が完全に停止する。故にＤ／Ａ変換器１
は雑音発生源を持たないことになり、ノイズレベルの低
減が図れる。また、ディジタルデータがゼロ以外の値に
戻った場合は、制御回路２の出力が直ちに“１”になり
、ＡＮＤゲート４，５がオンとなってピットクロックＣ
ＬＫ１ ワードクロックＷＣＫが動き始める。このとき
シリアルデータＳＤは遅延回路３によって１周期分遅延
されているので、先頭データが欠落することなく Ｄ／
Ａ変換器１に与えられる。
尚、制御回路２において“１”を出力するためのディジ
タルデータ＝ゼロを連続して検出する回数については、
本実施例では遅延回路３がワードクロックＷＣＫ１周期
分の遅延を行っているので、２回連続してディジタルデ
ータ＝ゼロを検出すれば“１”を出力するようにすれば
よいが、無論３回以上に設定してもよい。
タルデータ＝ゼロを連続して検出する回数については、
本実施例では遅延回路３がワードクロックＷＣＫ１周期
分の遅延を行っているので、２回連続してディジタルデ
ータ＝ゼロを検出すれば“１”を出力するようにすれば
よいが、無論３回以上に設定してもよい。
第２図は第１図における制御回路２の具体的な実施例で
ある。この図において、６はシフトレジスタであり、端
子ＩＮより入力されるシリアルデータＳＤを端子ＧＫに
与えられるピットクロックＣＬＫの立ち上がりエツジで
シフトしていく。ここでは１６ビツトのシフトレジスタ
となっている。
ある。この図において、６はシフトレジスタであり、端
子ＩＮより入力されるシリアルデータＳＤを端子ＧＫに
与えられるピットクロックＣＬＫの立ち上がりエツジで
シフトしていく。ここでは１６ビツトのシフトレジスタ
となっている。
７はラッチであり、端子ＧＫの立ち上がりエツジでラッ
チする。８はゼロ検出器であり、入力データがすべてゼ
ロになると“Ｏ”を出力する。例えばＯＲゲートがこれ
に相当する。９はカウンタであり、端子ＣＫの立ち上が
りエツジをカウントし、端子Ｒが“１”になるとリセッ
トされる。端子Ｑハカウンタ９のＭＳＢ出力である。こ
こでは２ビツトのカウンタとなっている。１０はクロッ
クの立ち下がりエツジで動作するリセット付Ｄフリップ
フロップである。
チする。８はゼロ検出器であり、入力データがすべてゼ
ロになると“Ｏ”を出力する。例えばＯＲゲートがこれ
に相当する。９はカウンタであり、端子ＣＫの立ち上が
りエツジをカウントし、端子Ｒが“１”になるとリセッ
トされる。端子Ｑハカウンタ９のＭＳＢ出力である。こ
こでは２ビツトのカウンタとなっている。１０はクロッ
クの立ち下がりエツジで動作するリセット付Ｄフリップ
フロップである。
第２図の動作について説明すると、ディジタルデータが
ゼロでないときはラッチ７に格納される値がゼロでない
ため、ゼロ検出器８の出力Ｙは“１”である。故にカウ
ンタ９、Ｄフリップフロップ１０はゼロを出力している
。ここでディジタルデータがゼロになると、ゼロ検出器
８が“Ｏ“°を出力するのでカウンタ９がカウントを開
始する。
ゼロでないときはラッチ７に格納される値がゼロでない
ため、ゼロ検出器８の出力Ｙは“１”である。故にカウ
ンタ９、Ｄフリップフロップ１０はゼロを出力している
。ここでディジタルデータがゼロになると、ゼロ検出器
８が“Ｏ“°を出力するのでカウンタ９がカウントを開
始する。
カウンタ９が４クロツクカウントすると端子Ｑが“１”
から“Ｏ”に変化するので、Ｄフリップフロップ１０の
出力は“Ｏ”から“１”に変化する。
から“Ｏ”に変化するので、Ｄフリップフロップ１０の
出力は“Ｏ”から“１”に変化する。
故にこれによってピットクロックＣＬ Ｋ、 ワード
クロックＷＣＫを止めることができる。次いで、ディジ
タルデータがゼロでなくなると、カウンタ９、Ｄフリッ
プフロップ１０が直ちにリセットされるため、制御回路
２の出力は“１”になり、ピットクロックＣＬＫ、
ワードクロックＷＣＫが復帰する。
クロックＷＣＫを止めることができる。次いで、ディジ
タルデータがゼロでなくなると、カウンタ９、Ｄフリッ
プフロップ１０が直ちにリセットされるため、制御回路
２の出力は“１”になり、ピットクロックＣＬＫ、
ワードクロックＷＣＫが復帰する。
尚、第２図においては、ディジタルデータがゼロである
ことを検出するためにシリアルデータＳＤをシフトレジ
スタ６、ラッチ７により一旦元のディジタルデータにデ
コードしてからゼロ検出しているが、シリアルデータＳ
Ｄそのものがゼロであるかどうかを直接判定してもよい
。このときはワードクロックＷＣＫが“０”である時に
、ワードクロックＷＣＫの少なくとも２周期分シリアル
データＳＤがゼロであることを検出すればよい。
ことを検出するためにシリアルデータＳＤをシフトレジ
スタ６、ラッチ７により一旦元のディジタルデータにデ
コードしてからゼロ検出しているが、シリアルデータＳ
Ｄそのものがゼロであるかどうかを直接判定してもよい
。このときはワードクロックＷＣＫが“０”である時に
、ワードクロックＷＣＫの少なくとも２周期分シリアル
データＳＤがゼロであることを検出すればよい。
また、第１図における遅延回路３については本実施例に
おいては３２ビツトのシフトレジスタとしたが、シリア
ルデータＳＤを一旦元のディジタルデータにデコードし
た後、シフトレジスタ等で遅延させ、パラレル／シリア
ル変換器でシリアルデータに変換してもよいことは言う
までもない。
おいては３２ビツトのシフトレジスタとしたが、シリア
ルデータＳＤを一旦元のディジタルデータにデコードし
た後、シフトレジスタ等で遅延させ、パラレル／シリア
ル変換器でシリアルデータに変換してもよいことは言う
までもない。
発明の効果
以上述べたように本発明は特定ビット数のディジタルデ
ータがそのビット数より少ないビット数の信号に時分割
多重化されたディジタル信号とこのディジタル信号を元
のディジタルデータに復調するための同期信号とを入力
とし、前記ディジタル信号と前記同期信号に基づき、前
記ディジタル信号を前記ディジタルデータに対応したア
ナログ信号に変換するＤ／Ａ変換器と、前記ディジタル
データが一定回数以上連続してゼロであることを検出す
る手段とを備え、前記ディジタルデータが所定回数以上
連続してゼロであるとき、前記ゼロ検出器が新たにゼロ
以外のディジタルデータを検出するまでの間、前記同期
信号を停止させてＤ／Ａ変換器に与えるようにし、ディ
ジタル信号を所定の時間だけ遅延させてＤ／Ａ変換器に
与えるようにしたことにより、インフィニティゼロ入力
時にＤ／Ａ変換器においてノイズ発生源がなくなり、ノ
イズレベルが低減され、ＳＮ比が向上するという優れた
効果を有するものである。
ータがそのビット数より少ないビット数の信号に時分割
多重化されたディジタル信号とこのディジタル信号を元
のディジタルデータに復調するための同期信号とを入力
とし、前記ディジタル信号と前記同期信号に基づき、前
記ディジタル信号を前記ディジタルデータに対応したア
ナログ信号に変換するＤ／Ａ変換器と、前記ディジタル
データが一定回数以上連続してゼロであることを検出す
る手段とを備え、前記ディジタルデータが所定回数以上
連続してゼロであるとき、前記ゼロ検出器が新たにゼロ
以外のディジタルデータを検出するまでの間、前記同期
信号を停止させてＤ／Ａ変換器に与えるようにし、ディ
ジタル信号を所定の時間だけ遅延させてＤ／Ａ変換器に
与えるようにしたことにより、インフィニティゼロ入力
時にＤ／Ａ変換器においてノイズ発生源がなくなり、ノ
イズレベルが低減され、ＳＮ比が向上するという優れた
効果を有するものである。
第１図は本発明によるＤ／Ａ変換装置の一実施例を示す
ブロック図、第２図は第１図における制御回路の具体例
を表すブロック図、第３図は従来のＤ／Ａ変換器を表す
ブロック図、第４図はシリアルデータＳＤ、 ビット
クロツタＷＣＫのタイミングを示すタイミング図である
。 １・・・Ｄ／Ａ変換器、 ２・・・制御回路、 ３
・・・遅延回路、４，５・・・ＡＮＤゲート。
ブロック図、第２図は第１図における制御回路の具体例
を表すブロック図、第３図は従来のＤ／Ａ変換器を表す
ブロック図、第４図はシリアルデータＳＤ、 ビット
クロツタＷＣＫのタイミングを示すタイミング図である
。 １・・・Ｄ／Ａ変換器、 ２・・・制御回路、 ３
・・・遅延回路、４，５・・・ＡＮＤゲート。
Claims (1)
- 特定ビット数のディジタルデータがそのビット数より少
ないビット数の信号に時分割多重化されたディジタル信
号とこのディジタル信号を元のディジタルデータに復調
するための同期信号とを入力とし、前記ディジタル信号
と前記同期信号に基づき、前記ディジタル信号を前記デ
ィジタルデータに対応したアナログ信号に変換するＤ／
Ａ変換器と、前記ディジタルデータが一定回数以上連続
してゼロであることを検出し、前記ディジタルデータが
所定回数以上連続してゼロであるとき、新たにゼロ以外
のディジタルデータを検出するまでの間、前記同期信号
を前記Ｄ／Ａ変換器に与えないようにする制御手段と、
前記ディジタル信号を所定の時間だけ遅延させて前記Ｄ
／Ａ変換器に与える遅延手段とを有することを特徴とす
るＤ／Ａ変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28929288A JPH077914B2 (ja) | 1988-11-16 | 1988-11-16 | Ｄ／ａ変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28929288A JPH077914B2 (ja) | 1988-11-16 | 1988-11-16 | Ｄ／ａ変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02135823A true JPH02135823A (ja) | 1990-05-24 |
| JPH077914B2 JPH077914B2 (ja) | 1995-01-30 |
Family
ID=17741292
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28929288A Expired - Fee Related JPH077914B2 (ja) | 1988-11-16 | 1988-11-16 | Ｄ／ａ変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH077914B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0677825A (ja) * | 1992-07-20 | 1994-03-18 | Nippon Precision Circuits Kk | オーバーサンプリング型ｄ／ａコンバータ制御回路 |
| EP0614284A1 (en) * | 1993-03-01 | 1994-09-07 | Motorola, Inc. | Thermochromic compounds, their manufacture and use |
-
1988
- 1988-11-16 JP JP28929288A patent/JPH077914B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0677825A (ja) * | 1992-07-20 | 1994-03-18 | Nippon Precision Circuits Kk | オーバーサンプリング型ｄ／ａコンバータ制御回路 |
| EP0614284A1 (en) * | 1993-03-01 | 1994-09-07 | Motorola, Inc. | Thermochromic compounds, their manufacture and use |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH077914B2 (ja) | 1995-01-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |