JPS61257038A - フレ−ム同期回路 - Google Patents
フレ−ム同期回路Info
- Publication number
- JPS61257038A JPS61257038A JP60099132A JP9913285A JPS61257038A JP S61257038 A JPS61257038 A JP S61257038A JP 60099132 A JP60099132 A JP 60099132A JP 9913285 A JP9913285 A JP 9913285A JP S61257038 A JPS61257038 A JP S61257038A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- frame
- frame synchronization
- position pulse
- bit rate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Synchronisation In Digital Transmission Systems (AREA)
- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、多重変換装置において１本の高速データ信号
を複数の低速データに分離する過程で使用されるフレー
ム同期回路に関する。
を複数の低速データに分離する過程で使用されるフレー
ム同期回路に関する。
従来のこの種のフレーム同期回路は、高速データからフ
レーム同期信号を抽出する、シフトレジスタ等で構成さ
れるフレーム同期信号抽出回路、このフレームＦ［信号
の位置を示すフレームボジジョンパルスを発生するフレ
ームポジションパルス発生回路、フレームポジションパ
ルス発生回路からのフレームポジションパルスによりフ
レーム同期信号抽出回路で抽出された信号（以後、ＦＤ
と称す）が正しいフレームパルスか否かを判定する判定
回路、この判定回路の判定出力をカウントし１判定が可
である数が第１の閾値を越えた時フレーム同期が確立し
たとし、判定が不可である数が第２の閾値を越えた時フ
レーム同期が外れたとする計数回路、さらにフレーム同
期が外れた時にフレームポジションパルス発生回路をス
トップさせ、ＦＤが検出された時フレームポジションパ
ルス発生回路をスタートさせる制御回路で構成された。
レーム同期信号を抽出する、シフトレジスタ等で構成さ
れるフレーム同期信号抽出回路、このフレームＦ［信号
の位置を示すフレームボジジョンパルスを発生するフレ
ームポジションパルス発生回路、フレームポジションパ
ルス発生回路からのフレームポジションパルスによりフ
レーム同期信号抽出回路で抽出された信号（以後、ＦＤ
と称す）が正しいフレームパルスか否かを判定する判定
回路、この判定回路の判定出力をカウントし１判定が可
である数が第１の閾値を越えた時フレーム同期が確立し
たとし、判定が不可である数が第２の閾値を越えた時フ
レーム同期が外れたとする計数回路、さらにフレーム同
期が外れた時にフレームポジションパルス発生回路をス
トップさせ、ＦＤが検出された時フレームポジションパ
ルス発生回路をスタートさせる制御回路で構成された。
しかしながら、従来のフレーム同期回路は、フレーム同
期信号抽出回路、フレームポジションパルス発生回路、
判定回路等が高速データのクロック周波数で動作してい
るため、クロック周波数が高くなると、高価な高速論理
素子をたくさん使用しなければならないという欠点を有
していた。
期信号抽出回路、フレームポジションパルス発生回路、
判定回路等が高速データのクロック周波数で動作してい
るため、クロック周波数が高くなると、高価な高速論理
素子をたくさん使用しなければならないという欠点を有
していた。
本発明の目的は、上記従来の欠点を解決し、わずかな高
速論理素子で実現できるフレーム同期回路を提供するこ
とにある。
速論理素子で実現できるフレーム同期回路を提供するこ
とにある。
本発明は高速データのビットレートで動作する部分を、
最初（７）ｎ個のビットレートを１／ｎの並列データに
変換する回路のみにすることにより、フレーム同期回路
のその他の部分を高速データのビットレートのｌ／ｎで
動作させるようにしたもので、これにより高価な高速論
理素子の使用率を下げることができる。
最初（７）ｎ個のビットレートを１／ｎの並列データに
変換する回路のみにすることにより、フレーム同期回路
のその他の部分を高速データのビットレートのｌ／ｎで
動作させるようにしたもので、これにより高価な高速論
理素子の使用率を下げることができる。
すなわち、本発明のフレーム同期回路は、ビットレート
ｆｏの１本の高速データをビットレートｆ、／ｎ（７
）ｎ木のパラレルデータに変換するシリアル／パラレル
変換回路と、これらパラレルデータをｎ相のパラレルデ
ータに変換する移相回路と、これらｎ相のパラレルデー
タに対してそれぞれフレーム同期信号を抽出するｎ個の
フレーム同期信号抽出回路と、ｆ、／ｎのビットレート
のクロックによりフレーム同期信号の位置を示すフレー
ムポジションパルスを発生するフレームポジションパル
スＲ主回路と、フレームポジションパルスにより、フレ
ーム同期信号抽出回路で抽出された信号が正しいフレー
ムパルスか否かを各相に対して判定するｎ個の判定回路
と、該判定回路の判定出力を計数し、判定が可である数
が第１の閾値を越えたときフレーム同期が確立したとし
、判定が不可である数が第２の閾値を越えたときフレー
ム同期が外れたとするｎ個の計数回路と、フレーム同期
が外れたとき、前記フレームポジションパルス発生回路
を停止させ、前記の抽出された信号が検出されたときフ
レームポジションパルス発生回路をスタートさせる制御
回路を備えてなる。
ｆｏの１本の高速データをビットレートｆ、／ｎ（７
）ｎ木のパラレルデータに変換するシリアル／パラレル
変換回路と、これらパラレルデータをｎ相のパラレルデ
ータに変換する移相回路と、これらｎ相のパラレルデー
タに対してそれぞれフレーム同期信号を抽出するｎ個の
フレーム同期信号抽出回路と、ｆ、／ｎのビットレート
のクロックによりフレーム同期信号の位置を示すフレー
ムポジションパルスを発生するフレームポジションパル
スＲ主回路と、フレームポジションパルスにより、フレ
ーム同期信号抽出回路で抽出された信号が正しいフレー
ムパルスか否かを各相に対して判定するｎ個の判定回路
と、該判定回路の判定出力を計数し、判定が可である数
が第１の閾値を越えたときフレーム同期が確立したとし
、判定が不可である数が第２の閾値を越えたときフレー
ム同期が外れたとするｎ個の計数回路と、フレーム同期
が外れたとき、前記フレームポジションパルス発生回路
を停止させ、前記の抽出された信号が検出されたときフ
レームポジションパルス発生回路をスタートさせる制御
回路を備えてなる。
本発明の実施例について図面を参照して説明する。
第１図は本発明によるフレーム同期回路の一実施例（ｎ
＝０のブロック図である。
＝０のブロック図である。
パラレル／シリアル変換回路ｌは入力した高速データ信
号１０を１へのビットレートの４木のパラレルデータ１
１に変換する。移相回路２はこれらパラレルデータ１１
を４相のパラレルデータ１３〜１６に変換する。フレー
ム同期信号抽出回路３は４相のパラレルデータ１３〜１
Ｂを入力し、各相に含まれるフレーム同期信号を抽出す
る。フレームポジションパルス発生回路４は高速データ
信号１０のビットレートの１／４のビットレートのクロ
ック１２によりフレーム同期信号の位置を示すフレーム
ポジションパルス２１を発生する０判定回路５はフレー
ムポジションパルス２１により、フレーム同期信号抽出
回路３で抽出された信号が正しいフレームパルスか否か
を判定する。計数回路６は判定回路５の判定出力を計数
し、判定が可である数が第１の閾値以上のとき対応する
出力２２〜２５をアクティブにし、その相でフレーム同
期が確立したことを知らせ、判定が不可である数が第２
の閾値以上のときフレーム同期が外れたとして対応する
出力２２〜２５をノン・アクティブにする。論理和回路
７は計数回路６の出力２２〜２５がすべてノン・アクテ
ィブのとき同期が外れたとして出力２６が“Ｏ″になる
。
号１０を１へのビットレートの４木のパラレルデータ１
１に変換する。移相回路２はこれらパラレルデータ１１
を４相のパラレルデータ１３〜１６に変換する。フレー
ム同期信号抽出回路３は４相のパラレルデータ１３〜１
Ｂを入力し、各相に含まれるフレーム同期信号を抽出す
る。フレームポジションパルス発生回路４は高速データ
信号１０のビットレートの１／４のビットレートのクロ
ック１２によりフレーム同期信号の位置を示すフレーム
ポジションパルス２１を発生する０判定回路５はフレー
ムポジションパルス２１により、フレーム同期信号抽出
回路３で抽出された信号が正しいフレームパルスか否か
を判定する。計数回路６は判定回路５の判定出力を計数
し、判定が可である数が第１の閾値以上のとき対応する
出力２２〜２５をアクティブにし、その相でフレーム同
期が確立したことを知らせ、判定が不可である数が第２
の閾値以上のときフレーム同期が外れたとして対応する
出力２２〜２５をノン・アクティブにする。論理和回路
７は計数回路６の出力２２〜２５がすべてノン・アクテ
ィブのとき同期が外れたとして出力２６が“Ｏ″になる
。
制御回路８は計数回路６の出力２２〜２５が全てノン・
アクティブのときの論理和回路７の“Ｏ”の出力２６に
よりフレームポジションパルス発生回路４へ供給される
クロック２７が禁止されてフレームポジションパルス発
生回路４を停止させ、フレーム同期信号１７〜２０のい
ずれかが検出されると論理和回路７の“１”の出力２Ｂ
によりクロック２７をフレームポジションパルス発生回
路４に供給して、フレームポジションパルス発生回路を
再び動作させる。
アクティブのときの論理和回路７の“Ｏ”の出力２６に
よりフレームポジションパルス発生回路４へ供給される
クロック２７が禁止されてフレームポジションパルス発
生回路４を停止させ、フレーム同期信号１７〜２０のい
ずれかが検出されると論理和回路７の“１”の出力２Ｂ
によりクロック２７をフレームポジションパルス発生回
路４に供給して、フレームポジションパルス発生回路を
再び動作させる。
第２図は第１図のフレーム同期回路の動作例を示すタイ
ムチャートである。
ムチャートである。
本発明は高速データのビットレートで動作する部分を、
最初（７）ｎ個のビットレートを１／ｎの並列データに
変換する回路のみにすることにより、フレーム同期回路
のその他の部分を高速データのビットレートの１１ｎで
動作させるようにしたもので、これにより高価な高速論
理素子の使用率を下げることができる。
最初（７）ｎ個のビットレートを１／ｎの並列データに
変換する回路のみにすることにより、フレーム同期回路
のその他の部分を高速データのビットレートの１１ｎで
動作させるようにしたもので、これにより高価な高速論
理素子の使用率を下げることができる。
第１図は本発明によるフレーム同期回路の一実施例（パ
ラレルデータ数＝４）の構成を示すブロック図、第２図
はその動作を説明するタイムチャートである。 １・・・シリアル／パラレル変換回路。 ２・・・移相回路、 ３・・・フレーム同期信号抽出回路、 ４・・・フレームポジションパルス発生回路、５・・・
判定回路、 ６・・・計数回路、７・・・論理
和回路、 ８・・・制御回路、ｌＯ〜２７・・・信
号。
ラレルデータ数＝４）の構成を示すブロック図、第２図
はその動作を説明するタイムチャートである。 １・・・シリアル／パラレル変換回路。 ２・・・移相回路、 ３・・・フレーム同期信号抽出回路、 ４・・・フレームポジションパルス発生回路、５・・・
判定回路、 ６・・・計数回路、７・・・論理
和回路、 ８・・・制御回路、ｌＯ〜２７・・・信
号。
Claims (1)
- 【特許請求の範囲】 ビットレート ｆ°の１本の高速データをビットレート
ｆｏ／ｎ（７）ｎ本のパラレルデータに変換するシリア
ル／パラレル変換回路と、 これらパラレルデータをｎ相のパラレルデータに変換す
る移相回路と、 これらｎ相のパラレルデータに対してそれぞれフレーム
同期信号を抽出するｎ個のフレーム同期信号抽出回路と
、 ｆｏ／ｎのビットレートのクロックによりフレーム同期
信号の位置を示すフレームポジションパルスを発生する
フレームポジションパルス発生回路と、 フレームポジションパルスにより、フレーム同期信号抽
出回路で抽出された信号が正しいフレームパルスか否か
を各相に対して判定するｎ個の判定回路と、 該判定回路の判定出力を計数し、判定が可である数が第
１の閾値を越えたときフレーム同期が確立したとし、判
定が不可である数が第２の閾値を越えたときフレーム同
期が外れたとするｎ個の計数回路と、 フレーム同期が外れたとき、前記フレームポジションパ
ルス発生回路を停止させ、前記の抽出された信号が検出
されたときフレームポジションパルス発生回路をスター
トさせる制御回路を備えてなるフレーム同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60099132A JPS61257038A (ja) | 1985-05-10 | 1985-05-10 | フレ−ム同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60099132A JPS61257038A (ja) | 1985-05-10 | 1985-05-10 | フレ−ム同期回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61257038A true JPS61257038A (ja) | 1986-11-14 |
Family
ID=14239212
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60099132A Pending JPS61257038A (ja) | 1985-05-10 | 1985-05-10 | フレ−ム同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61257038A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63260333A (ja) * | 1987-04-17 | 1988-10-27 | Fujitsu Ltd | フレ−ム同期回路 |
| US6104770A (en) * | 1997-01-10 | 2000-08-15 | Nec Corporation | Apparatus of detecting synchronization signal and method of detecting synchronization signal |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5141913A (ja) * | 1974-10-07 | 1976-04-08 | Fujitsu Ltd | Heiretsugatafureemudokihoshiki |
-
1985
- 1985-05-10 JP JP60099132A patent/JPS61257038A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5141913A (ja) * | 1974-10-07 | 1976-04-08 | Fujitsu Ltd | Heiretsugatafureemudokihoshiki |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63260333A (ja) * | 1987-04-17 | 1988-10-27 | Fujitsu Ltd | フレ−ム同期回路 |
| JPH0553420B2 (ja) * | 1987-04-17 | 1993-08-10 | Fujitsu Ltd | |
| US6104770A (en) * | 1997-01-10 | 2000-08-15 | Nec Corporation | Apparatus of detecting synchronization signal and method of detecting synchronization signal |
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